KR950011987B1 - 금속 평탄화를 이용한 반도체 소자의 금속 배선 방법 - Google Patents
금속 평탄화를 이용한 반도체 소자의 금속 배선 방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래의 금속 배선 형성도,
제2도는 본 발명에 따른 금속 배선 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드산화막
3a,3b : 층간 절연막 4 : 폴리실리콘막
5,8 : 알루미늄합금 7 : 감광막
본 발명은 반도체 소자의 금속 배선에 관한 것으로, 특히 64메가 및 256메가 디램(DRAM) 이상의 초고집적 소자의 금속화 공정에 적용될 수 있는 금속 평탄화를 이용한 반도체 소자의 금속 배선 방법에 관한 것이다.
일반적으로 소자의 고집적도가 증가함에 따라 DLM(double layer metal; 이하 DLM이라 칭함) 또는 그 이상의 공정에서 소자의 단차(topology)가 극대화 되었다. 그리하여 비아홀(vis hole)식각시, 홀 저부의 금속이 소자의 단차효과와 산화막과 알루미늄(A1)의 식각 선택도 때문에 상대적으로 높은 단차를 가지고 있는 금속의 비아홀 오픈시 제1 도에 도시된 바와 같이 어택(Attack)을 받게 된다.
그리하여 이러한 문제점 해결과 추후 공정의 공정 마진 확보를 위해 첫번째 금속 증착, 전후에 평탄화 공정이 필요하다.
종래의 CMP(chemical mechanical polish)공정은 산화막 평탄화 방법을 이용하여 콘택 또는 비아홀에 금속을 플러그한 후에 금속배선을 형성하여 왔다.
그러나 상기 종래의 산화막 평탄에 의한 금속배선 형성은 텅스텐/산화막 식각비는 20/1, AlSiCu/산화막 식각비는 300/1이므로 산화막 금속간의 식각 선택도를 고려해야만 하는 문제점이 있었다.
상기 문제점을 해결 하기 위하여 안출된 본 발명은 금속배선의 신뢰도를 증진 시킬 수 있는 금속 평탄화를 이용한 반도체 소자의 금속 배선 방법을 제공 하는데 그 목적이 있다.
상기 목적을 달성 하기 위하여 본 발명은, 제1층간 절연막이 도포되어 있는 상태에서 상기 제1층간 절연막의 일정부위를 식각하여 전도물질 상에 콘택홀을 형성한 다음에 플러그용 제1알루미늄합금과 텅스텐을 차례로 증착하는 제1단계, 상기 제1단계후에 텅스텐을 CMP(chemical mechanical polish)공정으로 평탄화를 이루는 제2단계, 상기 제2단계 후에 상기 감광막을 마스크로 하여 상기 텅스텐과 알루미늄을 선택 식각하는 제3단계, 및 상기 제3단계 후에 제2산화막을 도포하고 비아(via)홀을 형성하고 비아홀에 제2알루미늄합금 플러그를 형성하는 제4단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 금속 평탄화를 실현하는 본 방법은 알루미늄위에 텅스텐 증착한 후 CMP공정으로 평탄화하는 것으로, 첨부된 도면 제2도를 참조하여 본 발명에 따른 일 실시예를 상세히 설명하며, 도면에서 1은 반도체 기판, 2는 필드 산화막, 3a,3b는 층간 절연막, 4는 폴리실리콘막, 5,8은 알루미늄합금, 7은 감광막을 각각 나타낸다.
먼저, 제2도(a)는 펄드산화막(2)이 형성되어 있는 반도체 기판(1) 상부에 폴리실리콘막(4)을 매립하고 있는 제1층간 절연막(3a)이 도포되어 있는 상태에서 상기 제1층간 절연막(3a)의 일정부위를 식각하고 상기 반도체 기판(1)과 폴리실리콘막(4)에 콘택홀을 형성한 다음에 플러그용 제1 알루미늄합금(Al)(5)과 텅스텐(W)(6)을 차례로 증착한 단면도이다.
이때 상기 제1 알루미늄합금(5)은 PVD(physical vapor deposition)스퍼터링 방법으로 증착을 하는데 증착 두께는 5000Å 내지 8000Å정도로 증착한다. 그리고 상기 텅스텐 (6)은 반응기체 WF6와, SiH4, H2(또는 Ar), 증착 온도 250℃ 내지 450℃로 LPCVD(low pressure chemical vapor deposition)반응기에서 증착하며, 증착 두께는 단차(topology)효과를 고려하여 6000Å 내지 10000Å정도 증착한다.
제2b도는 증착된 상기 텅스텐(6)을 CMP(chemical mechanical polish)공정으로 평탄화를 이룬상태의 단면도이다.
이처럼 CMP공정으로 평탄화 함으로써 추후 메탈1 패턴 공정에서 발생되는 노칭(notching)과 D.O.F(depth of focus)의 문제해결과 평탄화 공정을 통해 그 후 DLM(double layer metal)공정에 있어서 공정마진을 확보할 수 있다.
또한 상기 CMP로써 식각 및 평탄화 되는 두께는 단차를 고려하여 3000Å 내지 5000Å정도 식각한다. 이 때 CMP 폴리셔의 r.p.m은 1000rpm 내지 3000rpm정도로 조절하고, 화학반응은 억제하고 슬러리(slurry)의 점도와 식각 속도 등을 조절하여, 폴리싱(polishing) 및 식각한다. CMP공정 후 표면의 이물질 제거를 위해 100 : 1BOE(Buffered Oxide Etcher)에서 1분 내지 2분 정도 클리닝한다.
제2c도는 CMP공정으로 평탄화된 텅스텐(6)위에 감광막(7)증착과 노광 노정을 거쳐 패턴을 형성한 단면도이다.
제2d도는 상기 감광막(7)을 마스크로 하여 텅스텐(6)과 알루미늄(5)을 선택 식각한 상태의 단면도이다.
이때 상기 텅스텐(6)식각은 SF6/Cl2/Ar반응 기체를 이용하고, 알루미늄(5)은 BCl3/Cl2/CHF3반응 기체를 이용한다.
제2e도는 SOG(Spin On Glass)와 TEOS(Tetra Ethyl Ortho Silicate)를 이용한 제2산화막(3b)을 도포한 후에 감광막을 도포하여 비아(via)홀을 형성하고 비아홀에 제2알루미늄합금(8) 플러그를 형성한 단면도이다.
이때 상기 제2산화막(3b)의 두께는 5000Å 내지 10000Å정도로 형성한다.
상기와 같이 이루어지는 본 발명은 금속과 산화막 평탄화로 DLM 또는 그 이상의 금속배선 공정을 용이하게 할 수 있으며, 비아 홀 오픈시 금속의 어택을 최대한 억제하여 금속화 공정의 신뢰성을 증대시킬 수 있는 효과가 있다.
Claims (6)
- 금속 평탄화를 이용한 반도체 소자의 금속 배선 방법에 있어서, 제1층간 절연막(3a)이 도포되어 있는 상태에서 상기 제1층간 절연막(3a)의 일정부위를 식각하여 전도물질상에 콘택홀을 형성한 다음에 플러그용 제1 알루미늄합금(Al)(5)과 텅스텐(W)(6)을 차례로 증착하는 제1단계, 상기 제1단계 후에 텅스텐(6)을 CMP(chemical mechanical polish)공정으로 평탄화를 이루는 제2단계, 상기 제2단계후에 상기 감광막(7)을 마스크로 하여 상기 텅스텐(6)과 알루미늄(5)을 선택 식각하는 제3단계, 및 상기 제3단계 후에산화막(3b)을 도포하고 비아(via)홀을 형성하고 비아홀에 제2알루미늄합금(8) 플러그를 형성하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 금속 평탄화를 이용한 반도체 소자의 금속 배선 방법
- 제1항에 있어서, 상기 제1단계의 제1알루미늄합금(5)은 PVD(physical vapor deposition)스퍼터링 방법으로 5000Å 내지 8000Å두께로 증착하는 것을 특징으로 하는 금속 평탄화를 이용한 반도체 소자의 금속 배선 방법.
- 제1항에 있어서, 상기 제1단계의 텅스텐(6) 증착 온도는 250℃ 내지 450℃로 LPCVD(low pressure chemical vapor deposition)반응기에서 6000Å 내지 10000Å두께로 증착하는 것을 특징으로 하는 금속 평탄화를 이용한 반도체 소자의 금속 배선 방법.
- 제1항에 있어서, 상기 제2단계의 CMP공정에 의한 텅스텐(6) 평탄화의 식각 두께는 3000Å내지 5000Å인 것을 특징으로 하는 금속 평탄화를 이용한 반도체 소자의 금속 배선 방법.
- 제1항에 있어서, 상기 제2단계의 CMP 폴리셔(polisher)의 r.p.m은 1000rpm 내지 3000rpm인 것을 특징으로 하는 금속 평탄화를 이용한 반도체 소자의 금속 배선 방법.
- 제1항에 있어서, 상기 제2단계는 CMP공정 후 표면의 이물질 제거를 위해 100 : 1BOE(Buffered Oxide Etcher)에서 1분 내지 2분 동안 클리닝하는 제5단계를 더 포함하여 이루어지는 것을 특징으로 하는 금속 평탄화를 이용한 반도체 소자의 금속 배선 방법.
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