KR0166134B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

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Abstract

본 발명은 폴리실리콘막과 폴리실리콘막상의 실리사이드막으로 이루어지는 폴리사이드 구조의 게이트 전극 형성방법에 있어서; 기판상에 게이트용 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막상에 이후에 형성될 게이트 패턴의 역패턴 형상으로 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 패턴의 측벽에 제2절연막 스페이서를 형성하는 단계; 노출된 폴리실리콘막 상에 선택적으로 실리사이드막을 형성하는 단계; 상기 폴리실리콘막 표면이 노출되지 않을 정도로 화학적 기계적 플리싱(CMP)으로 기판 상부를 평탄화하는 단계; 상기 제1 및 제2 절연막을 제거하는 단계; 상기 실리사이드막을 식각마스크로하여 노출된 폴리실리콘막을 비등방성 식각하는 단계를 포함하여 미세 선폭의 게이트 전극을 형성하는 것을 특징으로 하는 반도체소자의 게이트 전극 형성방법에 관한 것으로, 새로운 장비의 도입 또는 개발없이 초미세 게이트 전극의 형성으로 제조비용의 절감 및 제조수율과 생산성의 향상을 가져오는 효과가 있다.

Description

반도체 소자의 게이트 전극 형성 방법
제1(a)도 내지 제1(e)도는 본 발명의 일실시예에 따른 게이트 전극 형성 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 절연막
3 : 폴리실리콘막 4 : 절연막 패턴
5 : 절연막 스페이서 6 : 실리사이드막
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 폴리사이드로 이루어지는 미세게이트 전극 형성 방법에 관한 것이다.
반도체 소자가 점차 고집적화 되어가면서 게이트 전극의 저항을 낮추기 위하여 폴리실리콘막 및 실리사이드막으로 이루어지는 폴리사이드(Polycide)구조의 게이트 전극을 사용하고 있으며, 반도체 소자의 초고집적화 추세에 따라 게이트 전극의 임계선폭도 0.2㎛이하가 될 것을 요구하고 있다.
그러나,0.2㎛이하의 선폭을 갖는 게이트 전극을 형성하기 위해서는 새로운 노광기나 감광막의 개발이 필수적으로 선행되어야 하지만 이는 막대한 개발비가 소요되며, 개발기간이 길어질수록 반도체 소자의 제품화에도 지장을 주게된다.
따라서,본 발명은 기존의 노광기 및 감광막을 사용하여 0.2㎛이하의 초미세 게이트 전극을 형성하는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 폴리실리콘막 및 실리사이드막으로 이루어지는 폴리사이드 구조의 게이트 전극 형성 방법에 있어서,기판 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상에, 게이트 전극 이외의 영역을 노출시키기 위한 제1절연막패턴을 형성하는 단계;상기 제1절연막 패턴의 측벽에 제2절연막 스페이서를 형성하는 단계;상기 제2절연막 스페이서 사이에 노출된 상기 폴리실리콘막 상에 선택적으로 실리사이드막을 형성하는 단계;상기 폴리실리콘막 표면이 노출되지 않을 정도로, 상기 실리사이드막,제1절연막 패턴 및 상기 제2절연막 스페이서를 제거하여,상기 폴리실리콘막 상에 실리사이드막 패턴이 남도록 하는 단계; 및 상기 실리사이드막 패턴을 식각마스크로 하여, 상기 실리사이드막 패턴 사이에 노출된 상기 폴리실리콘막을 비등방성 식각해서 폴리사이드 구조의 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법을 제공한다.
이하,본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면 제1(a)도 내지 제1(e)도를 참조하여 설명한다.
먼저, 제1(a)도에 도시된 바와 같이 실리콘 기판(1)상에 게이트 절연막(2) 및 게이트 전극을 형성하기 위한 폴리실리콘막(3)을 형성하고, 상기 폴리실리콘막(3)상에 절연막을 증착하고, 상기 절연막을 사진식각하여 절연막 패턴(4)을 형성한다. 상기 절연막 패턴(4)은 TEOS(tetraethyl orthosilicate)를 원료로 하여 화학기상증착법(CVD)으로 형성되며, 이후에 형성될 게이트 전극 영역을 정의한다.
이어서, 제1(b)도에 도시된 바와 같이 상기 절연막 패턴(4)의 측벽에 절연막 스페이서(5)를 형성하고, 노출된 폴리실리콘막(3)상에 텅스텐막을 선택적으로 형성한 다음 열처리를 실시하여 실리사이드막(6)을 형성한다.
상기 텅스텐막 대신에 티타늄막,탄탄륨막,몰리브덴막 등의 전이금속막을 사용하여 실리사이드막을 형성할 수도 있다.
이어서,제1(c)도에 도시된 바와 같이 화학적 기계적 연마(Chemical Mechanical Polishing)방법으로 상기 실리사이드막(6),절연막 패턴(4) 및 절연막 스페이서(5)를 연마하여 평탄화시킨다. 이때,상기 폴리실리콘막(3)이 노출되지 않을 정도로 연마를 실시하며, 이후에 절연막 패턴(4) 및 절연막 스페이서(5)를 제거하기 위한 습식식각 공정에서 실리사이드막(6)의 접착력이 감소되어 실리사이드막(6)의 벗겨짐(Peeling)현상이 발생하는 것을 방지하기 위하여, 잔류되는 절연막 스페이서(5)의 높이는 연마전 높이의 1/2이하가 되도록 한다.
다음으로, 제1(d)도에 도시된 바와 같이 HF가 포함된 화학용액으로 상기 절연막 패턴(4) 및 절연막 스페이서(5)를 제거하여, 실리사이드막(6)패턴을 상기 폴리실리콘막(3)상에 잔류시킨다.
다음으로, 제1(e)도에 도시된 바와 같이 상기 실리사이드막(6)패턴을 식각 마스크로 사용하고, HBr 및 Cl2가스를 식각제로 사용하여 상기 실리사이드막(6)패턴 사이에 노출된 상기 폴리실리콘막(3)을 비등방성 식각해서 폴리사이드 구조의 게이트 전극을 형성한다.
전술한 바와 같이 이루어지는 본 발명은 새로운 장비의 도입 또는 개발없이 초미세 게이트 전극의 형성으로 제조 비용의 절감 및 제조 수율과 생산성의 향상을 가져오는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환,변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (3)

  1. 폴리실리콘막 및 실리사이드막으로 이루어지는 폴리사이드 구조의 게이트 전극 형성 방법에 있어서, 기판 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에, 게이트 전극 이외의 영역을 노출시키기 위한 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 패턴의 측벽에 제2 절연막 스페이서를 형성하는 단계; 상기 제2절연막 스페이서 사이에 노출된 상기 폴리실리콘막 상에 선택적으로 실리사이드막을 형성하는 단계; 상기 폴리실리콘막 표면이 노출되지 노출되지 않을 정도로, 상기 실리사이드막, 제1절연막 패턴 및 상기 제2절연막 스페이서를 연마하여 평탄화시키는 단계; 상기 제1절연막 패턴 및 상기 제2절연막 스페이서를 제거하여, 상기 폴리실리콘막 상에 실리사이드막 패턴이 남도록 하는 단계; 및 상기 실리사이드막 패턴을 식각마스크로하여, 상기 실리사이드막 패턴 사이에 노출된 상기 폴리실리콘막을 비등방성 식각해서 폴리사이드 구조의 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 제1절연막은 TEOS(tetraethyl orthosilicate)를 원료로하여 화학기상증착법으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 평탄화시키는 단계의 연마 공정은 화학적 기계적 연마법을 이용하며, 연마 후에 잔존하는 상기 제2 절연막 스페이서의 높이는 연마전 높이의 1/2을 넘지 않도록 연마하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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