KR950009935B1 - 반도체장치의 제조방법 - Google Patents
반도체장치의 제조방법 Download PDFInfo
- Publication number
- KR950009935B1 KR950009935B1 KR1019920016303A KR920016303A KR950009935B1 KR 950009935 B1 KR950009935 B1 KR 950009935B1 KR 1019920016303 A KR1019920016303 A KR 1019920016303A KR 920016303 A KR920016303 A KR 920016303A KR 950009935 B1 KR950009935 B1 KR 950009935B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- film
- forming
- memory cell
- etching
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000004020 conductor Substances 0.000 claims abstract description 20
- 230000002093 peripheral effect Effects 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 5
- 238000000206 photolithography Methods 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims 3
- 238000001039 wet etching Methods 0.000 claims 2
- 238000001259 photo etching Methods 0.000 abstract 1
- 238000003860 storage Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000000463 material Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 셀프얼라인 콘택구조를 갖춘 반도체메모리장치를 도시한 단면도이고,
제2도 내지 제6도는 본 발명의 일실시예에 따른 반도체메모리장치의 셀프얼라인 콘택형성방법을 도시한 공정순서도이고,
제7도 및 제8도는 본 발명의 다른 실시예에 따른 반도체메모리장치의 셀프얼라인 콘택형성방법을 도시한 공정순서도이고,
제9도는 본 발명에 다른 반도체메모리장치의 셀프얼라인 콘택형성공정의 일부 과정을 사진으로 나타낸것이다.
본 발명은 반도체메모리장치에 관한 것으로, 특히 셀프얼라인에 의한 반도체메모리장치의 콘택형성방법에 관한 것이다.
반도체메모리장치가 고집적화되어 감에 따라 메모리셀 크기도 미세화되어 비트선접속을 위한 다이렉트콘택(Direct contact) 및 메모리셀의 커패시터전극 접속을 위한 메몰콘택(Buried contact)의 크기도 더욱 작아질 것이 요구되고 있다. 또한 비트선형성공정상 스트링거(stringer)와 같은 메모리장치에 나쁜 영향을 미치는 결함이 생길 수 있음에 따라 이러한 문제를 해결하기 위해 하지층(Under layer)의 평탄화가 요구된다. 그러나 하지층을 평탄화시키게 되면 고집적화된 반도체장치에 유용한 요철부위를 이용하여 에치량을 조절하여 콘택부위만을 오픈시키는 기술인 셀프얼라인 콘택(Self-align contact)공정을 실시할 수 없는 문제점이 있다.
제1도는 IEEE, pp.1591∼1595, 1988 “ An Optically Delineated 4.2-㎛ Self-aligned Isolated-Plate Stacked-Capacitor DRAM Cell”에 발표된 비트라인 접속을 위해 패트(Pad)를 이용한 반도체메모리장치의 단면도를 도시한 것이다.
제1도를 참조하여 종래의 콘택형성방법을 설명하면 다음과 같다.
게이트전극(22)과 소오스 및 드레인영역(23,24)으로 이루어진 트랜지스터상에 상기 게이트전극(22)을 감싸도록 제1절연막(25)을 형성하고, 상기 소오스영역(23)과 접속되도록 커패시터의 스토리지전극(26)을 형성하고 이어서 상기 스토리지전극(26)상에 유전체막(27) 및 플레이트전극(28)을 차례로 형성하여 커패시터를 완성한다. 다음에 상기 트랜지스터 및 커패시터가 형성된 반도체기판상에 제2절연막(29)을 형성한 후 상기 제2절연막(29) 및 플레이트전극층(28)을 식각하여 비트라인접속을 위한 콘택홀을 형성한 다음 결과물상에 제3절연막(30)을 침적하고 이를 에치백하여 상기 콘택홀 형성을 위한 식각시에 노출된 상기 플레이트전극(28)의 측면에 제3절역막으로 된 스페이서(30)를 형성한다. 이어서 상기 콘택홀이 형성된 결과물상에 도전층을 침적하고 이를 사진식각공정에 의해 패터닝하여 상기 드레인영역(24)과 후속공정에서 형성될 비트라인을 접속시키기 위한 패드(31)를 형성한 다음, 결과물상에 평탄화층(32)을 형성하고 상기 패드(31)의 소정부분이 노출되도록 상기 평탄화층(32)을 식각한 후 도전층을 침적하여 상기 패드(31)를 통해 상기 드레인영역(24)과 접속되도록 비트라인(33)을 형성한다.
상기한 종래의 콘택형성방법에 있어서는 비트라인접속을 위한 패드를 형성한 후에 평탄화시키므로 상기패드의 형성시, 주변회로 영역에서 상기 패드를 형성하기 위해 침적되는 도전층이 하지층의 굴곡을 그대로 따라 형성되고 이로 인해 패드로 패터닝하기 위한 사진식각공정시 스트링거등이 남지 않도록 완전히 식각하기가 매우 어려운 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위한 것이고, 신뢰성 있는 반도체메모리장치를 실현할 수 있는 반도체메모리장치의 콘택형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 반도체메모리장치의 제조방법은 필드산화막에 의해 메모리셀영역 및 주변회로영역으로 분리된 반도체기판에 트랜지스터를 형성한 후 상기 트랜지스터가 형성된 반도체기판전면에 다층의 절연막을 차례로 형성하는 공정과, 상기 메모리셀영역상의 상기 다층 절연막중 상층절연막을 제거하고 주변회로영역상의 상층절연막을 평탄화시키는 공정, 블랭킷에치에 의해 상기 메모리셀영역상의 하층 절연막을 식각하여 콘택홀을 형성하는 공정, 상기 결과물상에 패드형성용 도전물질을 침적하고 이를 식각에 의해 평탄화하는 공정, 상기 도전물질층상에 제3절연막을 형성하는 공정, 사진식각공정에 의해 메모리셀영역상에 상기 제3절연막을 사진식각공정에 의해 패터닝하여 소정패턴을 형성하는 공정, 상기 패터닝된 제3절연막을 마스크로 하여 상기 도전물질층을 식각하여 패드를 형성하는 공정이 구비된 것을 특징으로 한다.
본 발명의 하나의 실시예에 의하면, 상기 다층의 절연막은 HTO(High Temperature Oxide)/BPSG(Borophosphorus silicate glass), SiN/BPSG 또는 HTO/SiN/BSPG중의 어느 하나로 형성하는 것이 바람직하다. 이때, 하층의 절연막, 즉 HTO막 또는 SiN막은 식각저지층으로 사용되며, HTO막은 500Å∼2000Å, SiN막은 70Å∼500Å두께로 형성하는 것이 바람직하다.
상기 다층의 절연막으로 HTO/SiN/BPSG구조를 이용할 경우, HTO막과 SiN막을 차례로 형성한 후 사진식각공정에 의해 주변회로영역의 상기 SiN막을 먼저 제거한 다음 BPSG막을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도 내지 제6도에 본 발명의 일실시예에 따른 반도체메모리장치의 콘택형성방법을 도시하였다.
먼저, 제2도를 참조하면, 필드산화막(2)에 의해 액티브영역과 필드영역 그리고 주변회로영역으로 분리된 반도체기판(1)상에 게이트전극(3)과 소오스 및 드레인영역(4)으로 이루어진 트랜지스터를 형성한 후, 절연층으로서, 예컨대 HTO(High Temperature Oxide)막(5)을 상기 게이트전극(3)을 감싸도록 형성한다. 이어서 상기 결과물상에 식각선택비가 다른 두가지 이상의 절연막을 차례로 형성하는 바, 예컨대 제1절연막으로서 HTO막(6)을 500Å∼2000Å두께로 형성하고 이어서 제2절연막으로서 BPSG(Borophosphorous silicate glass)막(7)을 침적하여 2층의 절연막을 형성한다.
이어서 제3도를 참조하면, 상기 BPSG막(7)상에 포토레지스트(8)을 도포한 후, 메모리셀영역의 상기 포토레지스트만을 제거하여 메모리셀영역을 오픈시킨 다음 이에 따라 노출되는 상기 BPSG막을 상기 제1절연막인 HTO막(6)과의 식각선택지를 고려하여 HTO막에 대해 식각선택비가 10 : 1이상인 식각액, 예컨대 100 : 1 HF 또는 BOE(buffered Oxide Etchant)를 이용하여 식각한다.
다음에 제4도를 참조하면, 상기 주변회로영역상에 남아 있는 포토레지스트를 제거한 후, 남아 있는 상기 BPSG막(7)을 평탄화시킨다. 제9도에 이 결과물을 사진으로 나타내었다. 이어서 블랭킷에치(Blanket Etch)를 등방성 또는 이방성으로 진행하여 비트라인 콘택(15A) 또는 커패시터의 스토리지노드 콘택(15B) 영역상의 상기 제1절연막을 제거함으로써 사진식각공정에 의하지 않고 셀프얼라인에 의해 비트라인 콘택 또는 스토리지노드 콘택을 형성한다. 이어서 상기 결과물상에 패드형성용 도전물질, 예컨대 불순물이 도핑된 다결정실리콘을 침적하여 도전물질층(9)을 형성한 후, 상기 도전물질층(9)상에 제3절연막으로서, 예컨대 HTO막(10)을 형성한다. 계속해서 상기 HTO막(10)상에 포토레지스터(11)를 도포하고 사진식각공정에 의해 이를 소정패턴으로 패터닝한다.
다음에 제5도를 참조하면, 상기 패터닝된 포토레지스트를 마스크로 하여 상기 제3절연막(10)을 패터닝한다.
이어서 제6도를 참조하면, 상기 패터닝된 제3절연막을 마스크로 하여 상기 도전물질층(9)을 식각하여 패드(9A)를 형성한다. 이때 주변회로영역상의 도전물질층은 그 하지층인 제2절연막이 평탄화되어 있기 때문제 잔유물등이 남는 일 없이 용이하게 제거할 수 있다(제9도의 사진 참조). 이때, 메모리셀영역만을 사진식각공정에 의해 포토레지스트로 덮고 주변회로영역의 상기 제2 및 제1절연막을 제거할 수도 있다.
상기 패드(9A)는 상기 제5도의 공정에서 패터닝된 제3절연막(10)의 측벽에 유전체막을 이용하여 스페이서를 형성함으로써 그 크기를 조절할 수도 있다.
이후의 공정은 상기 결과물상에 평탄화층을 형성하고 이 평탄화층의 소정부분에 개구부를 형성하여 상기 형성된 패드를 노출시킨 다음 비트라인 또는 커패시터 스토리지노드 형성을 위한 도전층을 상기 평탄화층상에 침적하고 소정패턴으로 패터닝하여 상기 평탄화층에 형성된 개구부를 통해 상기 패드에 연결됨으로써 소오스 또는 드레인영역에 접속되는 스토리지전극 또는 비트라인을 형성하는 것이다.
다음에 제7도 및 제8도를 참조하여 본 발명의 다른 실시예를 설명한다.
상기 제2도의 공정후에 제7도에 도시된 바와 같이 상기 제2절연막인 BPSG막(7)을 먼저 평판화시킨후, 제8도에 도시된 바와 같이 상기 평탄화된 BPSG막(7)상에 포토레지스트(8)를 도포하고 사진식각공정에 의해 메모리셀영역을 노출시킨 다음 상기 제3도와 동일한 공정에 의해 메모리셀영역의 BPSG막(7)을 식각하고 이어서 제4도와 동일한 공정에 의해 상기 제1절연막을 식각하여 비트라인 콘택 및 스토리지노드콘택을 형성한다. 이후의 공정은 상기 실시예와 동일한다.
본 발명의 또 다른 실시예로서, 상기 반도체기판에 트랜지스터를 형성하기 전에 먼저 제1 및 제2절연막을 형성한 후, 사진식각공정에 의해 메모리셀영역과 주변회로영역을 선택적으로 오픈시킨 다음 트랜지스터를 형성한다. 이어서 패드형성용 도전물질을 침적하고 이를 패터닝하게 되면 콘택홀부위의 식각손상을 줄이면서 셀프얼라인으로 패드를 형성할 수 있다.
이상 상술한 바와 같이 본 발명에 의하면, 셀프얼라인에 의해 메몰콘택 및 다이렉트콘택을 위한 콘택홀을 용이하게 형성할 수 있으며, 고집적화된 소자에서의 미세한 크기의 콘택에서도 배선층간의 쇼트(Short)없이 사진식각공정의 한계이하로 콘택홀을 형성할 수 있다. 또한, 메몰콘택 및 다이렉트콘택을 위한 콘택패드형성시 콘택영역이외의 영역에 콘택패드형성용 도전물질이 남는 일어 없으므로 신뢰성 있는 반도체메모리장치를 실현할 수 있게 된다.
Claims (11)
- 필드산화막에 의해 메모리셀영역 및 주변회로영역으로 분리된 반도체기판에 트랜지스터를 형성한 후 상기 트랜지스터가 형성된 반도체기판 전면에 다층의 절연막을 차례로 형성하는 공정과, 상기 메모리셀영역상의 상기 다층의 절연막중 상층절연막을 제거하고 주변회로영역상의 상층절연막은 평탄화시키는 공정, 블랭킷에치에 의해 상기 메모리셀영역상의 다층의 절연막의 하층 절연막을 식각하여 소오스 및 드레인영역이 노출되록 콘택홀을 형성하는 공정, 상기 결과물상에 패드형성용 도전물질을 침적하고 이를 식각에 의해 평탄화하는 공정, 상기 도전물질층상에 제3절연막을 형성하는 공정, 사진식각공정에 의해 메모리셀영역상에 상기 제3절연막을 사진식각공정에 의해 패터닝하여 소정패턴으로 형성하는 공정, 상기 패터닝된 제3절연막을 마스크로 하여 상기 도전물질층을 식각하여 패드를 형성하는 공정이 구비된 것을 특징으로 하는 반도체메모리장치의 제조방법.
- 제1항에 있어서, 상기 다층의 절연막은 식각선택비가 서로 다른 막들로 형성하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
- 제1항에 있어서, 상기 다층의 절연막은 HTO막과 BPSG막을 차례로 침적하여 형성하거나 SiN막과 BPSG막을 차례로 침적하여 형성하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
- 제1항에 있어서, 상기 다층의 절연막을 차례로 형성하는 공정은 HTO막과 SiN막을 차례로 침적한후 상기 주변회로영역상의 상기 SiN막을 제거하고 나서 결과물상에 BPSG막을 침적하는 공정임을 특징으로 하는 반도체메모리장치의 제조방법.
- 제1항에 있어서, 상기 메모리셀영역상의 상기 다층 절연막중 상층절연막을 제거하고 주변회로영역상의 상층절연막을 평탄화시키는 공정은 사진식각공정에 의해 상기 메모리셀영역만을 노출시키고 노출된 메모리셀영역상의 상층 절연막을 식각한 후, 남아 있는 주변회로영역상의 상층절연막을 평탄화시키는 공정임을 특징으로 하는 반도체메모리장치의 제조방법..
- 제1항에 있어서, 상기 메모리셀영역상의 상기 다층 절연막중 상층절연막을 제거하고 주변회로영역상의 상층절연막을 평탄화시키는 공정은 상기 반도체기판 전면에 형성된 다층의 절연막을 평탄화시킨 후 사진식각공정에 의해 상기 메모리셀영역상의 상층 절연막을 식각하는 공정임을 특징으로 하는 반도체메모리장치의 제조방법.
- 제1항에 있어서, 상기 상층 절연막을 식각하는 공정은 습식식각에 의해 행하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 습식식각은 상기 다층 절연막의 하층절연막에 대해 10 : 1이상의 식각선택비를 갖는 식각액을 이용하여 행하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
- 제1항에 있어서, 상기 블랭킷에치는 등방성 또는 이방성으로 진행하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
- 제1항에 있어서, 상기 패드를 형성하는 공정후에 주변회로영역상에 남아 있는 도전물질층을 제거하는 공정이 더 포함되는 것을 특징으로 하는 반도체메모리장치의 제조방법.
- 제10항에 있어서, 상기 주변회로영역상에 남아 있는 도전물질층을 제거하는 공정후에 그 하부에 남아있는 다층의 절연막을 제거하는 공정이 더 포함되는 것을 특징으로 하는 반도체메모리장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920016303A KR950009935B1 (ko) | 1992-09-07 | 1992-09-07 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920016303A KR950009935B1 (ko) | 1992-09-07 | 1992-09-07 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940007986A KR940007986A (ko) | 1994-04-28 |
| KR950009935B1 true KR950009935B1 (ko) | 1995-09-01 |
Family
ID=19339220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920016303A KR950009935B1 (ko) | 1992-09-07 | 1992-09-07 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950009935B1 (ko) |
-
1992
- 1992-09-07 KR KR1019920016303A patent/KR950009935B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940007986A (ko) | 1994-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950000660B1 (ko) | 고집적 소자용 미세콘택 형성방법 | |
| US5323047A (en) | Structure formed by a method of patterning a submicron semiconductor layer | |
| US6159820A (en) | Method for fabricating a DRAM cell capacitor | |
| KR100349986B1 (ko) | 메모리셀의비트라인용비아홀제조방법 | |
| US5933755A (en) | Method of fabricating contact sites for microelectronic devices | |
| KR20000013396A (ko) | 커패시터 및 그의 제조 방법 | |
| KR950009935B1 (ko) | 반도체장치의 제조방법 | |
| KR100252044B1 (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR100230349B1 (ko) | 금속배선 콘택형성방법 | |
| KR100269277B1 (ko) | 반도체메모리장치의제조방법 | |
| KR100333539B1 (ko) | 반도체소자의미세콘택홀형성방법 | |
| JP3172229B2 (ja) | 半導体装置の製造方法 | |
| KR100235960B1 (ko) | 반도체소자의 도전 라인 형성방법 | |
| KR0165459B1 (ko) | 게이트전극을 함몰시킨 소자분리막 및 그 제조방법 | |
| KR0155787B1 (ko) | 반도체 메모리장치의 매몰접촉창 형성방법 | |
| KR100237758B1 (ko) | 반도체 소자의 금속라인 형성 방법 | |
| KR100242471B1 (ko) | 반도체 메모리장치의 캐패시터 제조방법 | |
| JPH10209402A (ja) | 半導体素子及びその製造方法 | |
| KR0166491B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR940011736B1 (ko) | 반도체 장치의 제조방법 | |
| KR0166030B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100190304B1 (ko) | 반도체 메모리소자 제조방법 | |
| JP3199044B2 (ja) | 半導体装置及びその製造方法 | |
| KR960013644B1 (ko) | 캐패시터 제조방법 | |
| KR19990074636A (ko) | 반도체소자의 콘택 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060830 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |