KR950007255Y1

KR950007255Y1 - 디지탈/아날로그 변환기의 inl에러 측정회로

Info

Publication number: KR950007255Y1
Application number: KR92008574U
Authority: KR
Inventors: 배정환
Original assignee: 문정환; 금성일렉트론 주식회사
Priority date: 1992-05-19
Filing date: 1992-05-19
Publication date: 1995-09-04
Also published as: KR930026677U

Abstract

내용 없음.

Description

디지탈/아날로그 변환기의 INL에러 측정회로

제1도는 종래의 디지탈/아날로그 변환기의 INL에러 측정블록도.

제2도는 본 고안의 디지탈/아날로그 변환기의 INL에러 측정 블록도.

제3도는 본 고안에 적용된 3비트 D/A변환기의 INL에러 예시도.

* 도면의 주요부분에 대한 부호의 설명

10 : 측정 데이타 저장부 20 : INL에러 판별부

11 : 클럭 발생기 12 : 카운터

13 : 디유티 14 : 기준 A/D변환기

15 : 래치 16, 17 : 신호 지연부

21 : 메모리 22-24 : 가산기

25 : 멀티플렉서 I₁₁, I₁₂, I₂₁-I₂₆: 인버터

본 고안은 디지탈/아날로그 변환기의 INL(Integral Nonlinearity 이하, INL로 칭함)에러를 측정하는 회로에 관한 것으로, 특히 에러를 측정하는데 소요되는 시간을 단축하고, 디지탈 신호만 처리할 수 있는 반도체 집적 회로용 시험장치에서도 에러를 측정할 수 있도록 한 디지탈/아날로그 변환기의 INL 에러 측정회로에 관한 것이다.

제1도는 종래의 디지탈(D)/아날로그(A) 변환기의 INL에러 측정 블록도로서 이에 도시한 바와 같이, 피측정 장치(DUT; Device Under Test)인 디유티(Device Under Test)(1)로부터 입력되는 아날로그 신호를 측정하여 그 측정 결과치를 메모리(2B)에 저장시키는 아날로그신호 측정부(2A)와, 상기 메모리(2B)에 저장된 데이타를 분석하여 D/A변환기인 디유티(1)의 INL에러를 산출하는 중앙처리장치(2C)와, 상기 중앙처리장치(2C)의 제어를 받아 측정 대상인 디유티(1)측에 디지탈 신호를 하나의 코드 단위로 출력하는 아날로그 신호 발생부(2D)로 구성된 것으로, 이와 같이 구성된 종래 시스템의 작용을 설명하면 다음과 같다.

집적회로 시험장치(2)의 중앙처리장치(2C)가 측정용 디지탈신호를 출력하는 디지탈 신호 출력부(2D)를 제어하여 이로부터 측정대상인 D/A변환기 즉, 디유티(1)에 디지탈 신호가 공급되면, 그 디유티(1)는 그 디지탈 신호를 공급받아 그에 상응되는 아날로그 신호를 출력하게 되고, 이때, 아날로그신호 측정부(2A)는 상기 디유티(1)에서 출력되는 아날로그 신호를 측정하여 그 측정 데이타를 메모리(2B)에 저장하는 과정을 반복 수행하게 된다.

여기서, 상기 디유티(1)가 8비트의 D/A 변환기인 경우, 이를 시험하기 위해 그 디유티(1)에 8비트 코드를 순차적으로 공급해야 되는데, 즉, 데이타 "00000000"→"00000001"→ㆍㆍㆍㆍㆍ→"11111110"→"11111111"를 256스텝에 걸쳐순차적으로 공급하고, 그 디유티(1)로 부터 매회마다 출력되는 아날로그 신호를 아날로그 신호 측정부(2A)에서 측정하여 이를 메모리(2B)에 저장하게 된다.

이후, 상기 중앙처리장치(2C)는 상기 메모리(2B)에 저장된 측정데이타를 분석 및 산술 처리하여 디유티(1)의 INL 에러를 측정하게 되며, 이와 같이 8비트 D/A변환기의 INL에러를 측정하는 경우, 256스텝의 측정과정을 반복 수행하여야 하는데, 통상적으로 1스텝당 30nsec의 시간이 소요되어 총 7.68초(256×30nsec)의 시간이 소요된다.

이와 같이 종래의 INL에러 측정장치에 있어서는 측정하는데 시간이 많이 소요되는 결함이 있고, 또한 디지탈 신호의 출력과 아날로그 신호의 측정을 위한 집적회로 시험장치는 디지탈 신호 및 아날로그 신호를 동시에 처리할 수 있는 고기능의 장비여야 하므로 그에따른 비용의 상승을 감수해야되는 문제점이 있었다. 본 고안은 이와 같은 종래의 결함을 해결하기 위하여 측정시간을 단축하고 아날로그신호나 디지탈신호만 처리할 수 있는 집적회로 시험장비를 사용하여도 측정이 가능하게 안출한 것으로, 이를 첨부한 도면에 의하여 상세히 설명한다.

제2도는 본 고안의 디지탈/아날로그 변환기의 INL 에러 측정 블록도로서 이에 도시한 바와 같이, 기본 클럭을 발생하는 클럭 발생기(11)와, 상기 클럭발생기(11)로부터 입력되는 클럭을 카운트하는 카운터(12)와, 상기 카운터(12)에서 카운트되는 값에 해당되는 레벨의 디지탈신호(D)를 아날로그 신호(A)로 변환하는 피측정대상인 디유티(13)와, 상기 디유티(13)에서 변환된 아날로그 신호를 보다 높은 분해도로 다시 디지탈 변환하는 기준 A/D변환기(14)와, 상기 클럭발생기(11)의 클럭신호에 의해 인에이블되어 상기 기준 A/D변환기(14)에서 출력되는 디지탈 신호를 재변환시켜 데이타로 저장하는 래치(15)와, 상기 N비트의 디유티(13)의 이상적인 D/A변환값을 저장하고 있다가 상기 카운터(12)의 카운트값을 어드레스로 하여 순차적으로 출력하는 메모리(21)와, 상기 메모리(21)에서 출력되는 코드에 대한 2의 보수값을 계산하는 가산기(22)와, 상기 래치(15)의 출력코드에 가산기(22)의 출력 코드를 더하는 가산기(23)와, 상기 가산기(23)에서 출력되는 코드의 2의 보수를 계산하는 가산기(24)와, 상기 가산기(23)에서 출력되는 캐리신호(Carry)에 따라 그 가산기(23)의 출력코드를 선택하거나 가산기(24)의 출력코드를 선택하여 최종 INL 에러의 판정신호를 출력하는 멀티플렉서(25)로 구성한 것으로, 이와 같이 구성한 본 고안의 작용 및 효과를 첨부한 제3도를 참조하여 상세히 설명하면 다음과 같다.

설명의 편의상 디유티(13)가 3비트의 D/A변환기이고, 아날로그 출력 범위가 0∼7v이며, INL스펙(SPEC)이 1/2 LSB인 것으로 가정하여 설명하는데, 여기서 INL은 제3도에서와 같이, 각 코드 단위 스텝에서 이상적인 A/D변환값과 디유티(13)에 의한 A/D변환값과의 차이값을 의미한다.

디유티(13)가 3비트이므로 1 LSB=7/(2³-1)=1V이고, 이 디유티(13)에 입력 코드를 "001"→"010"→"011"→"100"ㆍㆍㆍㆍㆍ순으로 공급하여 이로부터 출력되는 전압이 각각 0.8V, 1.9V, 3.3V, 4.4Vㆍㆍㆍ라 할때,

"001"코드에서의 INL=1V-0.8V=0.2V→0.2LSB

"010"코드에서의 INL=2V-1.9V=0.1V→0.1LSB

"011"코드에서의 INL=3V-3.3V=-0.3V→0.3LSB

"100"코드에서의 INL=4V-4.4V=-0.4V→0.4LSB

가 되며, 이하, 본 고안에 의해 상기 INL값의 산출과정을 설명한다.

먼저, 클럭 발생기(11)로 부터 일정한 주기를 갖는 클럭 하나가 3비트 카운터(12)에 공급될 때, 이의 출력은 "001"이 되고, 이는 디유티(13)의 입력으로 공급됨과 동시에 메모리(21)의 어드레스로 공급됨에 따라 그 디유티(13)는 디지탈 입력 코드 "001"을 아날로그로 변환한 0.8V에 대한 값을 출력하게 된다.

상기 디유티(13)의 0.8V 출력이 기준 A/D변환기(14)에 공급되어 이로부터 디지탈 코드^"MSB1110^LSBn가 출력되고, 이는 래치(15)에 의해 래치되어 가산기(23)의 입력단자(A₀∼A_n+3)에 공급되는데, 단, 여기서 상기 기준 A/D 변환기(14)의 입력 레벨이 0V∼7V이고, 이 기준 A/D변환기(14)가 7비트의 A/D변환기이면, 1LSB=7V(2⁷-1)=7V/127≒55MV, 따라서 아날로그 입력 0.8V는 800MV÷55MV=14.5로 분해되고, 그 분해된 값 14에 대한 7비트 출력은 "0001110"이다.

한편, 상기 메모리(21)는 이상적으로 A/D변환한 경우에 해당되는 1V에 대한 7비트 코드 즉, 1000MV÷5MV=18.1에서 18에 대한 7비트 코드 "0010010"을 출력하게 되며, 이는 인버터(I₂₁-I₂₃)를 통해 "1101101"로 반전되어 가산기(22)의 입력단자(A₀∼A_n+3)측으로 공급된다.

이에따라 그 가산기(22)는 입력단자(A₀∼A_n+3)를 통해 입력되는 코드 "1101101"와 입력단자(B₀∼B_n+3)를 통해 입력되는 코드 "0000001"을 가산하여 그 결과로 생성된 코드 "1101110"을 상기 가산기(23)의 입력단자(B₀∼B_n+3)측으로 출력하게 되고, 그 가산기(23)는 입력단자(A₀∼A_n+3)를 통해 입력되는 0.8V에 대한 코드 "0001110"과 입력단자(B₀∼B_n+3)를 통해 입력되는 1V에 대한 보수 "1101110"을 더하여 그 결과치 '1111100"과 캐리 "0"을 출력하게 된다.

그리고, 상기 가산기(23)에서 출력되는 7비트 코드 "1111100"은 직접 멀티플렉서(25)의 입력단자(A₀∼A_n+3)로 공급됨과 아울러, 인버터(I₂₄-I₂₆)를 통해 "0000011"로 반전된 후, 가산기(24)의 입력단자(A₀∼A_n+3)측으로 공급되어 그 가산기(24)는 이 코드 "0000011"과 입력단자(A₀∼A_n+3)를 통해 입력되는 코드 "0000001"을 더하여 그 결과치 "0000100"을 상기 멀티플렉서(25)의 입력단자(B₀∼B_n+3)측으로 출력하게 된다.

한편, 상기 멀티플렉서(25)는 선택단자(S)를 통해 상기 가산기(23)로 부터 캐리신호(Carry)가 "1"로 입력되면, 입력단자(A₀∼A_n+3)를 통해 공급되는 코드를 선택하게 되고, "0"으로 입력되면, 입력단자(B₀∼B_n+3)를 통해 공급되는 코드를 선택하게 되는데, 이 경우, 그 캐리신호(Carry)가 "0"이므로 상기 가산기(24)로부터 공급되는 코드 "0000100"를 선택하여 이를 출력단자(Q₀∼Q_n+3)를 통해 출력하게 되며, 이 결과로 코드 "001"의 INL에러는 1/4이 됨을 알 수 있다.

즉, 카운터(12)에서 출력되는 디지탈값 "001"이 디유티(13)에 의해 아날로그 값 0.8V로 변환된 후 기준 A/D변환기(14)에 의해 고정도값 "14(7비트코드 : 0001110)"로 분해되어 래치(15)를 통해 출력되고, 다른 한편으로는 디지탈값 "001"이 이상적인 아날로그값으로 변환되는 경우에 대한 기준값 "18(7비트코드;0010010)"이 출력되며, 가산기(22-24) 및 인버터(I21-I26)에 의해 그들의 차값 "18(-14=4)(7비트코드 : 0000100)"이 구해지며, 이 출력값이 멀티플렉서(25)를 통해 출력되므로 그의 출력단자(Q2)에서 1/4LSB에러신호가 출력되는 것이다.

이후, 상기 클럭발생기(11)로 부터 2번째 클럭이 출력될 때, 다음 스텝의 INL을 구하는 과정을 설명하면 하기와 같다.

이때, 상기 카운터(12)는 "010"을 출력하고, 디유티(13)는 "010"을 아날로그신호로 변환한 1.9V을 기준 A/D변환기(14)의 입력측으로 출력하게 되는데, 이 결과 그 기준 A/D변환기(14)는 1.9V에 대한 7비트코드 즉, 1.9V+55MV=34.5에서 34에 대한 7비트 코드 "0100010"을 출력하게 되며, 이는 래치(15)를 통해 가산기(23)의 입력단자(A₀∼A_n+3)측으로 공급된다.

한편, 상기 카운터(12)의 출력 "010"이 메모리(21)의 어드레스로 공급되어 이로부터 그 어드레스에 저장된 코드 "0100100"이 출력되는데, 왜냐하면, "010"에 해당되는 이상적인 디지탈/아날로그변환 출력은 2V이고, 이 값이 기준 A/D변환기(14)에 입력되면, 200MV÷55MV≒36이 되며, 이 36에 대한 7비트 코드가 "0100100"이 되기 때문이다.

상기 메모리(21)에서 출력되는 코드 "0100100"은 인버터(I₂₁-I₂₃)를 통해 "1011011"로 반전되어 상기 가산기(22)의 입력단자(A₀∼A_n+3)측으로 출력됨에 따라 그 가산기(22)는 그 "1011011"에 "0000001"을 더하여 결과치 "1011100"을 상기 가산기(23)의 입력단자(B₀∼B_n+3)측으로 출력한다.

따라서, 상기 가산기(23)는 "0100010"과 "1011100"을 더하여 그 결과치 "1111110"과 캐리신호(Carry) "0"을 출력하게 되며, 이는 인버터(I₂₄-I₂₆)에 의해 반전되어 "0000001"이 됨에 따라 상기 가산기(24)는 입력단자(A₀∼A_n+3)의 코드 "0000001"과 입력단자(B₀∼B_n+3)의 코드 "0000001"을 더하여 그 결과치 "0000010"을 상기 멀티플렉서(25)의 입력단자 (B₀∼BB_n+3)측으로 출력하게 된다.

그리고, 상기 멀티플렉서(25)에는 선택단자(S)를 통해 상기 가산기(23)로 부터 캐리신호(Carry)가 "0"으로 입력되고 있으므로 상기 가산기(24)로 부터 입력되는 코드 "0000010"를 선택하게 되는데, 이것이 "010"에서 디유티(13)의 INL에러에 해당된다. 즉, "010"에서 디유티(13)는 1/8LSB의 INL에러를 갖는다는 것을 의미한다.

이와 같은 방식으로 모든 입력코드("011","100", ㆍㆍㆍㆍ"111")를 인가하면서 상기와 같이 멀티플렉서(25)의 출력 상태를 보고, INL에러의 정도를 판별하게 되며, 스펙에 명시된 INL에러의 한계치가 1/2LSB로 규정되어 있으므로 멀티플렉서(25)의 출력(Q₃)이 "1"이면 디유티(13)의 에러 시험이 불합격(Fail)로 판정 된다.

이상에서 상세히 설명한 바와 같이 본 고안은 클럭발생기의 주파수를 1KHZ를 하여도 2^B×1MS=256MS의 시간만이 소요되어 종래(7.68sec)에 비해 측정시간을 월등히 단출할 수 있고, 디지탈 신호만 처리할 수 있는 직접회로시험용 장비를 사용하여도 이를 측정할 수 있는 효과가 있다.

Claims

클럭발생기와 카운터를 이용하여 디지탈입력을 순차적으로 발생시켜 피측정 대상인 D/A변환기에 공급하고, 이에 대응하여 그 D/A변환기에서 출력되는 아날로그신호를 보다 높은 고정도의 디지탈신호롤 재변환시켜 저장하는 측정데이타 저장부(10)와, 상기 피측정 대상인 D/A변환기의 이상적인 디지탈/아날로그 변환값을 저장하고 있다가 상기 측정데이타에 동기하여 순차적으로 출력하는 메모리(21)와, 소정 비트의 가산기를 이용하여 상기 측정데이타 저장부(10)에서 출력되는 디유티(13)의 실제 출력값과 상기 메모리(21)에서 출력되는 이상적인 값의 차이를 산출한 후 그 차값을 근거로하여 스펙이 정한 INL에러의 정도를 나타내는 INL에러 판별부(20)로 구성한 것을 특징으로 하는 디지탈/아날로그 변환기의 INL에러 측정회로.
제1항에 있어서, 측정데이타 저장부(10)는 기본 클럭을 발생하는 클럭 발생부(11)와, 상기 클럭발생기(11)로 부터 입력되는 클럭을 카운트하는 카운터(12)와, 상기 카운터(12)에서 카운트되는 값에 해당되는 레벨의 디지탈신호(D)를 아날로그 신호(A)로 변환하는 피측정대상인 디유티(13)와, 상기 디유티(13)에서 변환된 아날로그 신호를 보다 높은 분해도로 다시 디지탈 변환하는 기준 A/D변환기(14)와, 상기 클럭발생기(11)의 클럭신호에 동기하여 상기 기준 A/D변환기(14)에서 출력되는 디지탈 신호를 저장하는 래치(15)와, 상기 클럭발생부(11)에서 출력되는 클럭신호를 지연출력하여 상기 기준 A/D변환기(14)의 동기를 맞추기 위한 신호 지연부(16)와, 상기 신호 지연부(16)에서 출력되는 클럭신호를 지연시켜 상기 래치(15)의 래치인에이블신호(LE)로 출력하는 신호지연부(17)로 구성한 것을 특징으로하는 디지탈/아날로그 변환기의 INL에러 측정회로.
제1항에 있어서, INL에러 판별부(20)는 메모리(21)에서 출력되는 코드에 대한 2의 보수값을 계산하는 가산기(22)와, 상기 래치(15)의 출력 코드에 가산기(22)의 출력 코드를 더하는 가산기(23)와, 상기 가산기(23)에서 출력되는 코드의 2의 보수를 게산하는 가산기(24)와, 상기 가산기(23)에서 출력되는 캐리신호(Carry)에 따라 그 가산기(23)의 출력코드를 선택하거나 가산기(24)의 출력코드를 선택하여 최종 INL에러의 판정신호를 출력하는 멀티플렉서(25)로 구성한 것을 특징으로 하는 디지탈/아날로그 변환기의 INL에러 측정회로.