JP3161795B2 - Phase controller - Google Patents
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- JP3161795B2 JP3161795B2 JP04883192A JP4883192A JP3161795B2 JP 3161795 B2 JP3161795 B2 JP 3161795B2 JP 04883192 A JP04883192 A JP 04883192A JP 4883192 A JP4883192 A JP 4883192A JP 3161795 B2 JP3161795 B2 JP 3161795B2
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Description
【0001】[0001]
【産業上の利用分野】本発明は位相制御装置に関し、特
に時分割多重化された複数のディジタル信号をシリアル
伝送する位相制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase controller, and more particularly to a phase controller for serially transmitting a plurality of time-division multiplexed digital signals.
【0002】近年、通信回線数やファクシミリ等の様々
なデータ伝送機器の増大に伴い、伝送情報量は飛躍的に
増大しつつある。このような状況に対して、伝送するデ
ータの品質を損なわずに伝送情報量を増大させる方法と
して、通信回線の光ケーブル化、通信周波数の高周波数
化及び時分割多重化等の対策が講じられている。[0002] In recent years, the amount of transmission information has been dramatically increased with the increase in various data transmission devices such as the number of communication lines and facsimile machines. Under such circumstances, as a method of increasing the amount of transmission information without deteriorating the quality of the data to be transmitted, measures such as using an optical cable for a communication line, increasing the communication frequency, and time division multiplexing have been taken. I have.
【0003】これらの対策のうち、時分割多重化では、
送信装置及び受信装置において次のようなデータ処理が
行われる。送信装置では、ディジタル信号化された複数
のデータを時分割多重化処理によりシリアル信号に変換
して送信する。また、受信装置では、受信したシリアル
信号(以下、「受信信号」という)に含まれる個々の信
号を認識して元のディジタル信号化された複数のデータ
に復元する。この復元の際、受信信号の通信速度と受信
装置の処理速度とは一般的に異なる。したがって、受信
装置は受信信号を取り扱い易い所定のタイミングで出力
するために、受信信号の位相を変換する必要がある。[0003] Among these measures, in time division multiplexing,
The following data processing is performed in the transmitting device and the receiving device. The transmitting device converts a plurality of digitalized data into a serial signal by time division multiplexing and transmits the serial signal. Further, the receiving device recognizes individual signals included in the received serial signal (hereinafter, referred to as “received signal”) and restores the data to a plurality of original digital signals. At the time of this restoration, the communication speed of the received signal and the processing speed of the receiving device generally differ. Therefore, the receiving device needs to convert the phase of the received signal in order to output the received signal at a predetermined timing that is easy to handle.
【0004】この受信信号の位相を変換する装置が位相
制御装置であり、従来二つの位相変換方法が知られてい
る。一つは受信信号を遅延回路を通すことにより所定の
タイミングに位相を変換する方法であり、他の一つは受
信信号をメモリに書き込み、書き込まれた受信信号を所
定のタイミングで読み出す方法である。A device for converting the phase of the received signal is a phase control device, and two phase conversion methods are conventionally known. One is a method of converting the phase of a received signal through a delay circuit to a predetermined timing, and the other is a method of writing the received signal to a memory and reading the written received signal at a predetermined timing. .
【0005】ところが、メモリを媒介として位相を変換
する位相制御装置では、受信信号をメモリに書き込むタ
イミングと、書き込まれた受信信号をメモリから読み出
すタイミングとが一致する場合が発生する。具体的に
は、受信信号をメモリへ書き込むと同時に、書き込まれ
た受信信号を読み出すような状態である。したがって、
メモリの内部状態が確定しないうちに読み出されること
になるため、読み出された受信信号(以下、「出力信
号」という)は不確定となり、読出データ誤りが発生し
ていた。However, in a phase control device that converts a phase through a memory, the timing at which a received signal is written to the memory may coincide with the timing at which the written received signal is read from the memory. Specifically, this is a state in which the received signal is written to the memory and the written received signal is read at the same time. Therefore,
Since the data is read before the internal state of the memory is determined, the read reception signal (hereinafter, referred to as “output signal”) is indeterminate, and a read data error has occurred.
【0006】[0006]
【従来の技術】従来、受信信号をメモリに書き込むタイ
ミングと、出力信号をメモリから読み出すタイミングと
が一致する場合には、安全なタイミングまで受信信号の
書き込みを遅延させていた。2. Description of the Related Art Conventionally, when the timing of writing a received signal to a memory coincides with the timing of reading an output signal from a memory, the writing of the received signal is delayed until a safe timing.
【0007】図4は、従来の位相制御装置の概略ブロッ
ク図である。図において、従来の位相制御装置は、信号
受信部10、書込同期信号発生回路11、同期信号切換
回路12、ディジタルメモリ21、書込アドレス信号カ
ウンタ22、読出アドレス信号カウンタ23及び同期信
号一致検出回路31から構成されている。FIG. 4 is a schematic block diagram of a conventional phase control device. Referring to FIG. 1, a conventional phase control device includes a signal receiving unit 10, a write synchronization signal generation circuit 11, a synchronization signal switching circuit 12, a digital memory 21, a write address signal counter 22, a read address signal counter 23, and a synchronization signal coincidence detection. It comprises a circuit 31.
【0008】信号受信部10は通信ケーブル等の伝送媒
体を通じて伝送される通信信号S10を受信し、この通
信信号S10の先頭パルス等の同期パターンを検出して
受信信号D1及びフレーム同期信号S11を出力する。
書込同期信号発生回路11はフレーム同期信号S11を
入力し、互いに半周期のずれがある二つの書込同期信号
S12a,S12bを出力する。なお、二つの書込同期
信号S12a,S12bの一周期の長さは、フレーム同
期信号S11の長さと同一である。同期信号切換回路1
2は切換信号S14によって、二つの書込同期信号S1
2a,S12bのうち、いずれか一つを実書込同期信号
S13として出力する。The signal receiving section 10 receives a communication signal S10 transmitted through a transmission medium such as a communication cable, detects a synchronization pattern such as a leading pulse of the communication signal S10, and outputs a reception signal D1 and a frame synchronization signal S11. I do.
The write synchronizing signal generating circuit 11 receives the frame synchronizing signal S11 and outputs two write synchronizing signals S12a and S12b which are shifted from each other by a half cycle. Note that the length of one cycle of the two write synchronization signals S12a and S12b is the same as the length of the frame synchronization signal S11. Synchronous signal switching circuit 1
2 is a switch signal S14, and two write synchronization signals S1
One of 2a and S12b is output as actual write synchronization signal S13.
【0009】書込アドレス信号カウンタ22は実書込同
期信号S13によってカウントを開始し、書込アドレス
信号AD1を出力する。この書込アドレス信号AD1に
よってディジタルメモリ21の書き込みアドレスが順次
選択され、受信信号D1が1ビットずつディジタルメモ
リ21に書き込まれる。一方、読出アドレス信号カウン
タ23は読出同期信号S20によってカウントを開始
し、読出アドレス信号AD2を出力する。この読出アド
レス信号AD2によってディジタルメモリ21の読み出
しアドレスが順次選択され、出力信号D2が1ビットず
つディジタルメモリ21から読み出される。ディジタル
メモリ21は書込アドレス信号AD1に同期して受信信
号D1を一時的に記憶し、読出アドレス信号AD2に同
期して出力信号D2を出力する。The write address signal counter 22 starts counting by the actual write synchronization signal S13 and outputs a write address signal AD1. The write address of the digital memory 21 is sequentially selected by the write address signal AD1, and the received signal D1 is written to the digital memory 21 bit by bit. On the other hand, the read address signal counter 23 starts counting by the read synchronizing signal S20 and outputs the read address signal AD2. The read address of the digital memory 21 is sequentially selected by the read address signal AD2, and the output signal D2 is read from the digital memory 21 bit by bit. Digital memory 21 temporarily stores reception signal D1 in synchronization with write address signal AD1, and outputs output signal D2 in synchronization with read address signal AD2.
【0010】また、同期信号一致検出回路31は、実書
込同期信号S13と読出同期信号S20とが一致した場
合に切換信号S14を出力する。なお、同期信号切換回
路12は、例えば切換信号S14がローレベルの場合は
書込同期信号S12aを選択し、切換信号S14がハイ
レベルの場合は書込同期信号S12bを選択して、実書
込同期信号S13として出力する。The synchronization signal coincidence detection circuit 31 outputs a switching signal S14 when the actual write synchronization signal S13 matches the read synchronization signal S20. For example, when the switching signal S14 is at a low level, the synchronization signal switching circuit 12 selects the write synchronization signal S12a, and when the switching signal S14 is at a high level, selects the write synchronization signal S12b to perform actual writing. It is output as a synchronization signal S13.
【0011】このような構成により、受信信号D1をデ
ィジタルメモリ21に書き込むタイミングと、出力信号
D2をディジタルメモリ21から読み出すタイミングと
が一致する場合には、同期信号一致検出回路31がこの
一致を検出する。すなわち、同期信号一致検出回路31
は、実書込同期信号S13と読出同期信号S20との重
なりを検出して、切換信号S14を出力する。この切換
信号S14により、二つの書込同期信号S12a,S1
2bのうち、読出同期信号S20との周期が異なる書込
同期信号が選択されて新たな実書込同期信号S13とし
て出力される。したがって、書込アドレス信号カウンタ
22と読出アドレス信号カウンタ23とのカウントの開
始がずれるため、書込アドレス信号AD1と読出アドレ
ス信号AD2とのアドレスが重なり合うことなく、出力
信号D2を正しく読み出すことができる。With this configuration, when the timing of writing the received signal D1 to the digital memory 21 and the timing of reading the output signal D2 from the digital memory 21 match, the synchronization signal match detection circuit 31 detects this match. I do. That is, the synchronization signal coincidence detection circuit 31
Detects an overlap between the actual write synchronization signal S13 and the read synchronization signal S20, and outputs a switching signal S14. By this switching signal S14, two write synchronization signals S12a and S1 are generated.
2b, a write synchronization signal having a cycle different from that of the read synchronization signal S20 is selected and output as a new actual write synchronization signal S13. Therefore, the start of counting of the write address signal counter 22 and the start of counting of the read address signal counter 23 are shifted, so that the output signal D2 can be correctly read without the addresses of the write address signal AD1 and the read address signal AD2 overlapping. .
【0012】図5は、従来の位相制御装置による信号の
タイムチャートである。なお、図4と同一の信号には同
一の信号名称を付している。図には、上から順に読出同
期信号S20、読出アドレス信号AD2、出力信号D
2、受信信号D1、フレーム同期信号S11、書込同期
信号S12a,S12b、実書込同期信号S13、切換
信号S14及び書込アドレス信号AD1の信号及びデー
タ内容が示されている。FIG. 5 is a time chart of signals by a conventional phase control device. Note that the same signals as in FIG. 4 are given the same signal names. In the figure, a read synchronization signal S20, a read address signal AD2, and an output signal D
2, the signals and data contents of the reception signal D1, the frame synchronization signal S11, the write synchronization signals S12a and S12b, the actual write synchronization signal S13, the switching signal S14, and the write address signal AD1 are shown.
【0013】図において、時間t11では、実書込同期
信号S13のパルスと読出同期信号S20のパルスとが
重なっている。このため、同期信号一致検出回路31は
信号の一致を検出し、矢印X11に示すように初めロー
レベルであった切換信号S14をハイレベルに切り換え
る。この切換信号S14の変化により、同期信号切換回
路12がこれまで選択していた書込同期信号S12aを
書込同期信号S12bに切り換えるため、矢印X12に
示すように、実書込同期信号S13は書込同期信号S1
2bに従って出力される。また、時間t12では、実書
込同期信号S13により書込アドレス信号カウンタ22
がリセットされ、書込アドレス信号AD1のアドレス値
が「6」から「1」に初期化される。In the figure, at time t11, the pulse of the actual write synchronization signal S13 and the pulse of the read synchronization signal S20 overlap. For this reason, the synchronization signal coincidence detection circuit 31 detects the coincidence of the signals, and switches the switching signal S14 which was initially at the low level to the high level as shown by the arrow X11. The change in the switching signal S14 causes the synchronization signal switching circuit 12 to switch the write synchronization signal S12a selected so far to the write synchronization signal S12b, so that the actual write synchronization signal S13 is written as indicated by the arrow X12. Synchronization signal S1
2b. At time t12, the write address signal counter 22 is turned on by the actual write synchronization signal S13.
Is reset, and the address value of the write address signal AD1 is initialized from “6” to “1”.
【0014】こうして、実書込同期信号S13と読出同
期信号S20との重なり、すなわち受信信号D1をディ
ジタルメモリ21に書き込むタイミングと、出力信号D
2をディジタルメモリ21から読み出すタイミングとの
一致を防止することができる。Thus, the overlap between the actual write synchronizing signal S13 and the read synchronizing signal S20, that is, the timing at which the reception signal D1 is written to the digital memory 21, and the output signal D
2 can be prevented from being coincident with the timing for reading out from the digital memory 21.
【0015】しかし、通信信号S10は雑音等の影響を
受けやすく、これに伴って受信信号D1も一般的に「タ
イミングジッタ」と呼ばれる数ビットのゆらぎが発生す
る。このため、相当の時間の経過後に、受信信号D1を
ディジタルメモリ21に書き込むタイミングと、出力信
号D2をディジタルメモリ21から読み出すタイミング
とが一致する場合がある。However, the communication signal S10 is susceptible to noise and the like, and with this, the received signal D1 also has a fluctuation of several bits generally called "timing jitter". For this reason, the timing at which the reception signal D1 is written to the digital memory 21 and the timing at which the output signal D2 is read from the digital memory 21 may coincide after a considerable time has elapsed.
【0016】図6は、受信信号にゆらぎが発生した場合
のタイムチャートである。なお、図5と同一の信号には
同一の信号名称を付し、説明を省略する。図において、
読出同期信号S20のパルスは時間t21で立ち上が
り、時間t22で立ち下がる。また、実書込同期信号S
13のパルスは時間t22で立ち上がり、時間t23で
立ち下がる。このため、同期信号一致検出回路31は、
読出同期信号S20のパルスと実書込同期信号S13の
パルスとの重なりは検出されない。FIG. 6 is a time chart when a fluctuation occurs in the received signal. Note that the same signals as those in FIG. 5 are denoted by the same signal names, and description thereof is omitted. In the figure,
The pulse of the read synchronizing signal S20 rises at time t21 and falls at time t22. The actual write synchronization signal S
The pulse 13 rises at time t22 and falls at time t23. For this reason, the synchronization signal coincidence detection circuit 31
No overlap between the pulse of the read synchronization signal S20 and the pulse of the actual write synchronization signal S13 is detected.
【0017】ところが、時間が経過するとともに、通信
信号S10にゆらぎが発生すると、これに伴って受信信
号D1及び実書込同期信号S13等も同様にゆらぎが発
生する。そして、ついには時間t24で読出同期信号S
20のパルスと実書込同期信号S13のパルスとが重な
る場合がある。また、時間t25では、実書込同期信号
S13により書込アドレス信号カウンタ22がリセット
され、書込アドレス信号AD1のアドレス値が「6」か
ら「1」に初期化される。この時間t24の近傍では、
受信信号D1をディジタルメモリ21へ書き込むと同時
に、ディジタルメモリ21から出力信号D2を読み出す
ような状態にある。However, if the communication signal S10 fluctuates as time elapses, the received signal D1, the actual write synchronization signal S13, and the like also fluctuate accordingly. Finally, at time t24, the read synchronization signal S
There is a case where the pulse of 20 and the pulse of the actual write synchronization signal S13 overlap. At time t25, the write address signal counter 22 is reset by the actual write synchronization signal S13, and the address value of the write address signal AD1 is initialized from "6" to "1". In the vicinity of this time t24,
At the same time as writing the reception signal D1 to the digital memory 21, the output signal D2 is read from the digital memory 21.
【0018】[0018]
【発明が解決しようとする課題】したがって、読出同期
信号S20と実書込同期信号S13とのタイミング間隔
に余裕があるか否かが判断できないため、時間t24の
近傍では読出データ誤りが発生するという問題点があっ
た。Therefore, it cannot be determined whether there is a margin in the timing interval between the read synchronizing signal S20 and the actual write synchronizing signal S13, so that a read data error occurs near the time t24. There was a problem.
【0019】また、時間t24での読出同期信号S20
のパルスと実書込同期信号S13のパルスとの重なりか
ら、同期信号一致検出回路31は切換信号S14の信号
レベルを変化させることにより、時間t25で実書込同
期信号S13のパルスが発生する。このため、時間t2
4から時間t25までにディジタルメモリ21へ書き込
まれた受信信号D1が、書込アドレス信号AD1のアド
レス値が初期化されるために時間t25から重ね書きさ
れ、データの欠落が発生するという問題点があった。Further, the read synchronizing signal S20 at time t24
The pulse of the actual write synchronization signal S13 overlaps the pulse of the actual write synchronization signal S13, and the synchronization signal coincidence detection circuit 31 changes the signal level of the switching signal S14 to generate a pulse of the actual write synchronization signal S13 at time t25. Therefore, time t2
The received signal D1 written to the digital memory 21 from 4 to time t25 is overwritten from time t25 because the address value of the write address signal AD1 is initialized, and data is lost. there were.
【0020】本発明はこのような点に鑑みてなされたも
のであり、受信開始時に書込同期信号と読出同期信号と
に十分な位相差を設け、受信信号のゆらぎによる読出デ
ータ誤りの発生を防止する位相制御装置を、提供するこ
とを目的とする。The present invention has been made in view of the above points, and provides a sufficient phase difference between a write synchronizing signal and a read synchronizing signal at the start of reception to prevent occurrence of a read data error due to fluctuation of the received signal. An object of the present invention is to provide a phase control device for preventing such a situation.
【0021】[0021]
【課題を解決するための手段】図1は上記目的を達成す
る本発明の位相制御装置の原理図である。図において、
位相制御装置は同期信号切換回路12、一致信号切換回
路13、記憶手段20、同期信号一致検出回路31、書
込許可信号一致検出回路32及び書込許可信号発生回路
33から構成される。FIG. 1 is a diagram showing the principle of a phase control apparatus according to the present invention which achieves the above object. In the figure,
The phase control device includes a synchronization signal switching circuit 12, a coincidence signal switching circuit 13, a storage unit 20, a synchronization signal coincidence detection circuit 31, a write enable signal coincidence detection circuit 32, and a write enable signal generation circuit 33.
【0022】記憶手段20は受信信号D1を一時的に格
納する。同期信号切換回路12は、切換信号S15によ
って、互いに半周期のずれがある二つの書込同期信号S
12a,S12bのうち、いずれか一つを実書込同期信
号S13として出力する。同期信号一致検出回路31
は、実書込同期信号S13と読出同期信号S20との一
致を検出し、同期一致信号S16を出力する。書込許可
信号発生回路33は、読出同期信号S20と所定の周期
のずれがある書込許可信号S21を出力する。書込許可
一致検出回路32は、実書込同期信号S13と書込許可
信号S21との一致を検出し、書込許可一致信号S17
を出力する。一致信号切換回路13は受信状態信号S1
8を監視しながら、受信開始時には書込許可一致検出信
号S17を選択し、受信開始時以外には同期一致信号S
16を選択し、切換信号S15を出力する。The storage means 20 temporarily stores the reception signal D1. The synchronization signal switching circuit 12 uses the switching signal S15 to switch between the two write synchronization signals S having a half cycle shift from each other.
One of 12a and S12b is output as actual write synchronization signal S13. Sync signal coincidence detection circuit 31
Detects a match between the actual write synchronization signal S13 and the read synchronization signal S20, and outputs a synchronization match signal S16. The write enable signal generation circuit 33 outputs a write enable signal S21 having a predetermined cycle shift from the read synchronization signal S20. The write permission match detection circuit 32 detects a match between the actual write synchronization signal S13 and the write permission signal S21, and outputs a write permission match signal S17.
Is output. The coincidence signal switching circuit 13 receives the reception state signal S1.
8, the write permission match detection signal S17 is selected at the start of the reception, and the synchronization match signal S
16 and outputs a switching signal S15.
【0023】[0023]
【作用】受信開始時には、書込許可一致検出回路32が
実書込同期信号S13と書込許可信号S21との一致を
検出して、書込許可一致信号S17を出力する。At the start of reception, the write permission match detection circuit 32 detects a match between the actual write synchronization signal S13 and the write permission signal S21, and outputs a write permission match signal S17.
【0024】受信開始時以外には、同期信号一致検出回
路31が実書込同期信号S13と読出同期信号S20と
の一致を検出して、同期一致信号S16を出力する。一
致信号切換回路13は信号状態信号S18を監視しなが
ら、受信開始時には書込許可一致検出信号S17を選択
し、受信開始時以外には同期一致信号S16を選択し
て、切換信号S15を出力する。この切換信号S15に
より、同期信号切換回路12は書込同期信号S12a,
S12bのうち、いずれか一つを実書込同期信号S13
として出力する。At times other than the start of reception, the synchronization signal coincidence detection circuit 31 detects coincidence between the actual write synchronization signal S13 and the read synchronization signal S20, and outputs a synchronization coincidence signal S16. While monitoring the signal state signal S18, the coincidence signal switching circuit 13 selects the write permission coincidence detection signal S17 at the start of reception, and selects the synchronization coincidence signal S16 except at the start of reception, and outputs the switching signal S15. . By the switching signal S15, the synchronization signal switching circuit 12 causes the write synchronization signal S12a,
One of S12b is set to the actual write synchronization signal S13.
Output as
【0025】受信開始時に、読出同期信号S20と所定
のずれがある書込同期信号S12a,S12bのうちの
一つを実書込同期信号S13として出力することによ
り、読出同期信号S20と実書込同期信号S13とに十
分な位相差を設ける。At the start of reception, one of the write synchronization signals S12a and S12b having a predetermined deviation from the read synchronization signal S20 is output as the actual write synchronization signal S13, so that the read synchronization signal S20 and the actual write Provide a sufficient phase difference with the synchronization signal S13.
【0026】[0026]
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図2は、本発明の位相制御装置の実施例を示す
図である。図において、位相制御装置は信号受信部1
0、書込同期信号発生回路11、同期信号切換回路1
2、一致信号切換回路13、記憶手段20、同期信号一
致検出回路31、書込許可信号一致検出回路32及び書
込許可信号発生回路33から構成されている。また、記
憶手段20はディジタルメモリ21、書込アドレス信号
カウンタ22及び読出アドレス信号カウンタ23から構
成されている。An embodiment of the present invention will be described below with reference to the drawings. FIG. 2 is a diagram showing an embodiment of the phase control device of the present invention. In the figure, a phase control device is a signal receiving unit 1
0, write synchronization signal generation circuit 11, synchronization signal switching circuit 1
2. Consisting of a coincidence signal switching circuit 13, storage means 20, a synchronization signal coincidence detection circuit 31, a write enable signal coincidence detection circuit 32, and a write enable signal generation circuit 33. The storage means 20 includes a digital memory 21, a write address signal counter 22, and a read address signal counter 23.
【0027】信号受信部10は通信ケーブル等の伝送媒
体を通じて伝送される通信信号S10を受信し、この通
信信号S10の先頭パルス等の同期パターンを検出して
受信信号D1及びフレーム同期信号S11を出力する。
書込同期信号発生回路11はフレーム同期信号S11を
入力し、互いに半周期のずれがある二つの書込同期信号
S12a,S12bを出力する。なお、二つの書込同期
信号S12a,S12bの一周期の長さは、フレーム同
期信号S11の長さと同一である。The signal receiving unit 10 receives a communication signal S10 transmitted through a transmission medium such as a communication cable, detects a synchronization pattern such as a leading pulse of the communication signal S10, and outputs a reception signal D1 and a frame synchronization signal S11. I do.
The write synchronizing signal generating circuit 11 receives the frame synchronizing signal S11 and outputs two write synchronizing signals S12a and S12b which are shifted from each other by a half cycle. Note that the length of one cycle of the two write synchronization signals S12a and S12b is the same as the length of the frame synchronization signal S11.
【0028】同期信号切換回路12は切換信号S15に
よって、二つの書込同期信号S12a,S12bのう
ち、いずれか一つを実書込同期信号S13として出力す
る。一致信号切換回路13は信号状態信号S18を監視
しながら、受信開始時には書込許可一致検出信号S17
を選択し、受信開始時以外には同期一致信号S16を選
択し、切換信号S15として出力する。The synchronization signal switching circuit 12 outputs one of the two write synchronization signals S12a and S12b as an actual write synchronization signal S13 in response to the switching signal S15. The coincidence signal switching circuit 13 monitors the signal state signal S18, and at the start of reception, the write permission coincidence detection signal S17
Is selected, and the synchronization coincidence signal S16 is selected except at the start of reception, and is output as the switching signal S15.
【0029】同期信号一致検出回路31は、実書込同期
信号S13と読出同期信号S20とが一致し、同期一致
信号S16を出力する。書込許可信号一致検出回路32
は、実書込同期信号S13と書込許可信号S21との一
致を検出し、書込許可一致信号S17を出力する。書込
許可信号発生回路33は、読出同期信号S20とは1/
4周期のずれがある書込許可信号S21を出力する。な
お、書込許可信号S21は、例えば信号レベルがハイレ
ベルの状態は読出同期信号S20と実書込同期信号S1
3とのタイミング間隔に余裕がある安全領域であること
を示し、信号レベルがローレベルの状態は読出同期信号
S20と実書込同期信号S13とのタイミング間隔に余
裕がない禁止領域であることを示す信号である。The synchronization signal coincidence detection circuit 31 outputs a synchronization coincidence signal S16 when the actual write synchronization signal S13 matches the read synchronization signal S20. Write enable signal match detection circuit 32
Detects a match between the actual write synchronization signal S13 and the write enable signal S21 and outputs a write enable match signal S17. The write enable signal generation circuit 33 is 1/1/2 of the read synchronization signal S20.
A write enable signal S21 having a four-cycle shift is output. The write enable signal S21 is, for example, a read synchronizing signal S20 and an actual write synchronizing signal S1 when the signal level is high.
3 indicates that it is a safe area where there is room in the timing interval, and the state where the signal level is low indicates that the timing area between the read synchronization signal S20 and the actual write synchronization signal S13 is a prohibited area where there is no room in the timing interval. Signal.
【0030】記憶手段20において、書込アドレス信号
カウンタ22は実書込同期信号S13によってカウント
を開始し、受信信号D1をディジタルメモリ21に書き
込むためのアドレスである書込アドレス信号AD1を出
力する。この書込アドレス信号AD1によってディジタ
ルメモリ21の書き込みアドレスが順次選択され、受信
信号D1が1ビットずつディジタルメモリ21に書き込
まれる。一方、読出アドレス信号カウンタ23は読出同
期信号S20によってカウントを開始し、出力信号D2
をディジタルメモリ21に読み出すためのアドレスであ
る読出アドレス信号AD2を出力する。この読出アドレ
ス信号AD2によってディジタルメモリ21の読み出し
アドレスが順次選択され、出力信号D2が1ビットずつ
ディジタルメモリ21から読み出される。ディジタルメ
モリ21は12ビットの並列メモリから構成されるバッ
ファメモリであり、書込アドレス信号AD1に同期して
受信信号D1を一時的に記憶し、読出アドレス信号AD
2に同期して出力信号D2を出力する。In the storage means 20, the write address signal counter 22 starts counting by the actual write synchronization signal S13 and outputs a write address signal AD1 which is an address for writing the reception signal D1 to the digital memory 21. The write address of the digital memory 21 is sequentially selected by the write address signal AD1, and the received signal D1 is written to the digital memory 21 bit by bit. On the other hand, the read address signal counter 23 starts counting by the read synchronizing signal S20 and outputs the output signal D2.
Is output to the digital memory 21 as a read address signal AD2. The read address of the digital memory 21 is sequentially selected by the read address signal AD2, and the output signal D2 is read from the digital memory 21 bit by bit. The digital memory 21 is a buffer memory composed of a 12-bit parallel memory, temporarily stores the reception signal D1 in synchronization with the write address signal AD1, and stores the read address signal AD
2 to output an output signal D2.
【0031】なお、信号受信部10は、受信開始時には
ハイレベルの受信状態信号S18を出力し、受信信号D
1が異常になった場合、又は位相制御装置を有する伝送
装置が停止した場合にはローレベルの受信状態信号S1
8を出力する。また、一致信号切換回路13は、例えば
信号レベルがローレベルの場合は一致検出信号S17を
選択し、信号レベルがハイレベルの場合は同期一致信号
S16を選択して出力する。さらに、同期信号切換回路
12は、例えば切換信号S15がローレベルの場合は書
込同期信号S12aを選択し、切換信号S15がハイレ
ベルの場合は書込同期信号S12bを選択して、実書込
同期信号S13として出力する。At the start of reception, the signal receiving section 10 outputs a high-level reception state signal S18, and outputs the reception signal D18.
1 becomes abnormal, or when the transmission device having the phase control device is stopped, the low-level reception state signal S1 is output.
8 is output. The coincidence signal switching circuit 13 selects the coincidence detection signal S17 when the signal level is low, and selects and outputs the synchronization coincidence signal S16 when the signal level is high. Furthermore, the synchronization signal switching circuit 12 selects the write synchronization signal S12a when the switching signal S15 is at a low level, and selects the write synchronization signal S12b when the switching signal S15 is at a high level, for example. It is output as a synchronization signal S13.
【0032】次に、本発明の位相制御装置の動作につい
て説明する。受信開始時、すなわち位相制御装置を有す
る伝送装置の使用開始時には、同期信号切換回路12は
書込同期信号S12aを実書込同期信号S13として出
力する。また、一致信号切換回路13は受信状態信号S
18を監視しながら、書込許可一致検出信号S17を切
換信号S15として出力する。そして、書込許可一致検
出回路32は、同期信号切換回路12から出力される実
書込同期信号S13が安全領域にあるか否かを検査す
る。具体的には、実書込同期信号S13が出力されたと
き、書込許可信号S21の信号レベルがハイレベルの状
態であるか否かを検査する。Next, the operation of the phase control device of the present invention will be described. At the start of reception, that is, at the start of use of the transmission device having the phase control device, the synchronization signal switching circuit 12 outputs the write synchronization signal S12a as the actual write synchronization signal S13. The coincidence signal switching circuit 13 receives the reception state signal S
While monitoring, the write permission match detection signal S17 is output as the switching signal S15. Then, the write permission match detection circuit 32 checks whether or not the actual write synchronization signal S13 output from the synchronization signal switching circuit 12 is in the safe area. Specifically, when the actual write synchronization signal S13 is output, it is checked whether the signal level of the write enable signal S21 is at a high level.
【0033】もし、実書込同期信号S13が出力された
とき、書込許可信号S21の信号レベルがハイレベルの
状態でなければ、書込許可一致検出回路32はローレベ
ルの書込許可一致検出信号S17を出力する。一致信号
切換回路13は、この書込許可一致検出信号S17を切
換信号S15として出力する。ローレベルの切換信号S
15を受けた同期信号切換回路12は、書込同期信号S
12bを実書込同期信号S13として出力する。If the signal level of the write enable signal S21 is not at the high level when the actual write synchronization signal S13 is output, the write enable match detecting circuit 32 detects the low level write enable match. The signal S17 is output. The coincidence signal switching circuit 13 outputs the write permission coincidence detection signal S17 as a switching signal S15. Low level switching signal S
15 receives the write synchronization signal S.
12b is output as the actual write synchronization signal S13.
【0034】次に、実書込同期信号S13が出力された
とき、書込許可信号S21の信号レベルがハイレベルの
状態であれば、書込許可一致検出回路32はハイレベル
の書込許可一致検出信号S17を出力する。一致信号切
換回路13は、ローレベルからハイレベルに変化する書
込許可一致検出信号S17により、同期一致信号S16
を切換信号S15として出力する。Next, when the actual write synchronization signal S13 is output and the signal level of the write enable signal S21 is at a high level, the write enable match detection circuit 32 outputs a high level write enable match. The detection signal S17 is output. The coincidence signal switching circuit 13 outputs the synchronization coincidence signal S16 based on the write permission coincidence detection signal S17 that changes from low level to high level.
Is output as the switching signal S15.
【0035】こうして、同期信号切換回路12から出力
される実書込同期信号S13は、常に安全領域で出力さ
れることになる。したがって、受信信号D1にゆらぎが
発生した場合でも、読出同期信号S20の前後1/4周
期の範囲内では受信信号D1のゆらぎによる読出データ
誤りの発生を確実に防止することができる。Thus, the actual write synchronization signal S13 output from the synchronization signal switching circuit 12 is always output in the safe area. Therefore, even when the received signal D1 fluctuates, it is possible to reliably prevent the occurrence of a read data error due to the fluctuation of the received signal D1 within the range of 1/4 period before and after the read synchronizing signal S20.
【0036】図3は、本発明の位相制御装置による信号
のタイムチャートである。なお、図2と同一の信号には
同一の信号名称を付している。図には、上から順に受信
状態信号S18、読出同期信号S20、読出アドレス信
号AD2、出力信号D2、受信信号D1、フレーム同期
信号S11、書込同期信号S12a,S12b、書込許
可信号S21、切換信号S15、実書込同期信号S1
3、書込アドレス信号AD1及び一致信号切換回路13
内における同期一致信号S16又は書込許可一致検出信
号S17の選択信号等の信号及びデータ内容が示されて
いる。FIG. 3 is a time chart of signals by the phase control device of the present invention. The same signals as in FIG. 2 are given the same signal names. In the figure, from the top, a reception state signal S18, a read synchronization signal S20, a read address signal AD2, an output signal D2, a reception signal D1, a frame synchronization signal S11, write synchronization signals S12a and S12b, a write enable signal S21, and switching. Signal S15, actual write synchronization signal S1
3. Write address signal AD1 and match signal switching circuit 13
Signals and data contents such as a selection signal of the synchronization coincidence signal S16 or the write permission coincidence detection signal S17 in FIG.
【0037】次に、本発明の位相制御装置の動作をタイ
ムチャートに基づいて説明する。まず、時間t1では、
信号受信部10が受信開始を示すハイレベルの受信状態
信号S18を出力する。そして、同期信号切換回路12
は書込同期信号S12aを実書込同期信号S13として
出力する。Next, the operation of the phase control device of the present invention will be described based on a time chart. First, at time t1,
The signal receiving section 10 outputs a high-level reception state signal S18 indicating the start of reception. Then, the synchronization signal switching circuit 12
Outputs the write synchronization signal S12a as the actual write synchronization signal S13.
【0038】ここで、読出同期信号S20のパルスは時
間t2で立ち上がり、時間t3で立ち下がる。また、実
書込同期信号S13のパルスは時間t3で立ち上がる。
このため、同期信号一致検出回路31は、読出同期信号
S20のパルスと実書込同期信号S13のパルスとの重
なりは検出されない。Here, the pulse of the read synchronizing signal S20 rises at time t2 and falls at time t3. The pulse of the actual write synchronization signal S13 rises at time t3.
Therefore, the synchronization signal coincidence detection circuit 31 does not detect the overlap between the pulse of the read synchronization signal S20 and the pulse of the actual write synchronization signal S13.
【0039】ところが、時間t3では、実書込同期信号
S13のパルスが立ち上がるとき、書込許可信号S21
の信号レベルはローレベルである。したがって、書込許
可一致検出回路32は、実書込同期信号S13が読出同
期信号S20とのタイミング間隔に余裕がないと判断
し、初めハイレベルだった書込許可一致検出信号S17
の信号レベルをローレベルに切り換えて出力する。この
書込許可一致検出信号S17を受けた一致信号切換回路
13は、矢印X1に示すように切換信号S15として出
力する。However, at time t3, when the pulse of the actual write synchronization signal S13 rises, the write enable signal S21
Is a low level. Therefore, the write permission match detection circuit 32 determines that there is no margin in the timing interval between the actual write synchronization signal S13 and the read synchronization signal S20, and the write permission match detection signal S17 which was initially at a high level.
Is switched to low level and output. The coincidence signal switching circuit 13 that has received the write permission coincidence detection signal S17 outputs it as a switching signal S15 as shown by an arrow X1.
【0040】この切換信号S15の変化を受けて、同期
信号切換回路12は、矢印X2に示すように、時間t4
で書込同期信号S12bを実書込同期信号S13として
出力する。このとき、実書込同期信号S13により書込
アドレス信号カウンタ22がリセットされ、書込アドレ
ス信号AD1のアドレス値が「6」から「1」に初期化
される。In response to the change of the switching signal S15, the synchronization signal switching circuit 12 sets the time t4 as indicated by the arrow X2.
Outputs the write synchronization signal S12b as the actual write synchronization signal S13. At this time, the write address signal counter 22 is reset by the actual write synchronization signal S13, and the address value of the write address signal AD1 is initialized from "6" to "1".
【0041】そして、次の実書込同期信号S13のパル
スが立ち上がるときは、書込許可信号S21の信号レベ
ルはハイレベルの状態である。したがって、書込許可一
致検出回路32は、実書込同期信号S13が読出同期信
号S20とのタイミング間隔に余裕があると判断し、ロ
ーレベルだった書込許可一致検出信号S17の信号レベ
ルをハイレベルに切り換えて出力する。この書込許可一
致検出信号S17を受けた一致信号切換回路13は、矢
印X3に示すように、同期一致信号S16を切換信号S
15として出力する。このとき、切換信号S15として
出力される同期一致信号S16はローレベルである。し
たがって、同期信号切換回路12は、読出同期信号S2
0と十分に位相差のある書込同期信号S12bを、この
まま実書込同期信号S13として出力する。When the next pulse of the actual write synchronization signal S13 rises, the signal level of the write enable signal S21 is at the high level. Therefore, the write permission match detection circuit 32 determines that the actual write synchronization signal S13 has a margin for the timing interval with the read synchronization signal S20, and raises the signal level of the write permission match detection signal S17 from low to high. Switch to level and output. Upon receiving the write permission match detection signal S17, the match signal switching circuit 13 changes the synchronization match signal S16 to the switch signal S16 as shown by the arrow X3.
15 is output. At this time, the synchronization coincidence signal S16 output as the switching signal S15 is at a low level. Therefore, the synchronization signal switching circuit 12 outputs the read synchronization signal S2
The write synchronization signal S12b having a sufficient phase difference from 0 is output as it is as the actual write synchronization signal S13.
【0042】以後、この一致信号切換回路13内におけ
る選択信号の信号レベルは、受信状態信号S18がロー
レベルになるまで、すなわち受信信号D1が異常になる
まで、又は位相制御装置を有する伝送装置が停止状態に
なるまで維持される。Thereafter, the signal level of the selection signal in the coincidence signal switching circuit 13 is changed until the reception state signal S18 becomes low level, that is, until the reception signal D1 becomes abnormal, or the transmission device having the phase control device It is maintained until it stops.
【0043】こうして、受信開始時に実書込同期信号S
13と読出同期信号S20とに十分な位相差を設けたの
で、受信信号D1の書き込みタイミングと出力信号D2
の読み出しタイミングとの一致を防止することができ
る。すなわち、書込アドレス信号カウンタ22と読出ア
ドレス信号カウンタ23とのカウントの開始がずれるた
め、書込アドレス信号AD1と読出アドレス信号AD2
とのアドレスが重なり合うことなく、出力信号D2を正
しく読み出すことができる。Thus, at the start of reception, the actual write synchronization signal S
13 and the read synchronization signal S20, a sufficient phase difference is provided between the write timing of the reception signal D1 and the output signal D2.
Can be prevented from being coincident with the read timing. That is, the start of counting between the write address signal counter 22 and the read address signal counter 23 is shifted, so that the write address signal AD1 and the read address signal AD2
And the output signal D2 can be correctly read out without overlapping the addresses.
【0044】また、受信信号D1をディジタルメモリ2
1へ書き込むタイミングと、出力信号D2をディジタル
メモリ21から読み出すタイミングとに余裕があるた
め、受信信号D1にゆらぎが発生した場合でも確実にデ
ータの欠落を防止することができる。The received signal D1 is stored in the digital memory 2
Since there is a margin between the timing of writing to 1 and the timing of reading the output signal D2 from the digital memory 21, data loss can be reliably prevented even when the received signal D1 fluctuates.
【0045】上記の説明では、記憶手段20には、書込
アドレス信号AD1及び読出アドレス信号AD2に従っ
て信号を入出力するディジタルメモリ21を適用した
が、実書込同期信号S13及び読出同期信号S20に従
って信号を入出力できる他のメモリを適用してもよい。In the above description, the digital memory 21 for inputting / outputting signals according to the write address signal AD1 and the read address signal AD2 is applied to the storage means 20, but according to the actual write synchronization signal S13 and the read synchronization signal S20. Other memories that can input and output signals may be applied.
【0046】また、ディジタルメモリ21には、12ビ
ットの並列メモリから構成されるバッファメモリを適用
したが、256ビットのマトリクスメモリ等の他のメモ
リを適用してもよい。Although a buffer memory composed of a 12-bit parallel memory is applied to the digital memory 21, other memories such as a 256-bit matrix memory may be applied.
【0047】[0047]
【発明の効果】以上説明したように本発明では、一致信
号切換回路が受信開始時には書込許可一致信号を選択
し、受信開始時以外には同期一致信号を選択して切換信
号を出力し、同期信号切換回路が二つの書込同期信号の
うち、実書込同期信号と読出同期信号とのタイミングに
余裕のある書込同期信号を実書込同期信号として出力す
るように構成したので、受信開始時から実書込同期信号
と読出同期信号とに十分な位相差を持たせることがで
き、受信信号のゆらぎによる読出データ誤りの発生を防
止することができる。As described above, according to the present invention, the coincidence signal switching circuit selects the write enable coincidence signal at the start of reception, and selects the synchronization coincidence signal at other than the start of reception to output the switching signal. Since the synchronization signal switching circuit is configured to output, as the actual write synchronization signal, a write synchronization signal of the two write synchronization signals, which has a margin in the timing between the actual write synchronization signal and the read synchronization signal. A sufficient phase difference can be provided between the actual write synchronizing signal and the read synchronizing signal from the start, and the occurrence of a read data error due to the fluctuation of the received signal can be prevented.
【0048】また、受信信号をメモリへ書き込むタイミ
ングと出力信号をメモリから読み出すタイミングとに余
裕があるため、通信信号及び受信信号にゆらぎが発生し
た場合でも確実にデータの欠落を防止することができ
る。Further, since there is a margin between the timing of writing the received signal to the memory and the timing of reading the output signal from the memory, even if the communication signal and the received signal fluctuate, it is possible to reliably prevent data loss. .
【図1】本発明の位相制御装置の原理図である。FIG. 1 is a principle diagram of a phase control device of the present invention.
【図2】本発明の位相制御装置の実施例を示す図であ
る。FIG. 2 is a diagram showing an embodiment of the phase control device of the present invention.
【図3】本発明の位相制御装置による信号のタイムチャ
ートである。FIG. 3 is a time chart of signals by the phase control device of the present invention.
【図4】従来の位相制御装置の概略ブロック図である。FIG. 4 is a schematic block diagram of a conventional phase control device.
【図5】従来の位相制御装置による信号のタイムチャー
トである。FIG. 5 is a time chart of signals by a conventional phase control device.
【図6】受信信号にゆらぎが発生した場合のタイムチャ
ートである。FIG. 6 is a time chart when a fluctuation occurs in a received signal.
12 同期信号切換回路 13 一致信号切換回路 20 記憶手段 31 同期信号一致検出回路 32 書込許可信号一致検出回路 33 書込許可信号発生回路 Reference Signs List 12 synchronization signal switching circuit 13 coincidence signal switching circuit 20 storage means 31 synchronization signal coincidence detection circuit 32 write enable signal coincidence detection circuit 33 write enable signal generation circuit
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04L 7/00 H04J 3/06 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int. Cl. 7 , DB name) H04L 7/00 H04J 3/06
Claims (3)
段に書き込み、読出同期信号に従って前記記憶手段から
出力信号を読み出す位相制御装置において、 切換信号によって、互いに半周期のずれがある二つの書
込同期信号のうち、いずれか一つを実書込同期信号とし
て出力する同期信号切換回路と、 前記実書込同期信号と読出同期信号との一致を検出し、
同期一致信号を出力する同期信号一致検出回路と、 前記読出同期信号と所定の周期のずれがある書込許可信
号を出力する書込許可信号発生回路と、 前記実書込同期信号と前記書込許可信号との一致を検出
し、書込許可一致信号を出力する書込許可一致検出回路
と、 受信開始時には前記書込許可一致検出信号を選択し、受
信開始時以外には前記同期一致信号を選択し、前記切換
信号を出力する一致信号切換回路と、 前記実書込同期信号に同期して受信信号を書き込み、前
記読出同期信号に同期して出力信号を読み出す記憶手段
と、 を有することを特徴とする位相制御装置。1. A phase control device for writing a received signal to a storage means in accordance with a write synchronization signal and reading an output signal from the storage means in accordance with a read synchronization signal. A synchronization signal switching circuit that outputs any one of the synchronization signals as an actual write synchronization signal, and detects a match between the actual write synchronization signal and the read synchronization signal;
A synchronizing signal coincidence detecting circuit for outputting a synchronizing signal; a write enable signal generating circuit for outputting a write enable signal having a predetermined cycle deviation from the read synchronizing signal; A write permission match detection circuit that detects a match with the enable signal and outputs a write permission match signal; and selects the write permission match detection signal at the start of reception, and outputs the synchronization match signal except at the start of reception. A coincidence signal switching circuit for selecting and outputting the switching signal; and storage means for writing a reception signal in synchronization with the actual write synchronization signal and reading an output signal in synchronization with the read synchronization signal. Characteristic phase control device.
する書込アドレス信号カウンタと、 前記読出同期信号によって、読出アドレス信号を出力す
る読出アドレス信号カウンタと、 前記書込アドレス信号に同期して受信信号を書き込み、
前記読出アドレス信号に同期して出力信号を読み出すデ
ィジタルメモリと、 を有することを特徴とする請求項1記載の位相制御装
置。2. The storage unit includes: a write address signal counter that outputs a write address signal according to the actual write synchronization signal; a read address signal counter that outputs a read address signal according to the read synchronization signal; Writing a reception signal in synchronization with the write address signal;
2. The phase control device according to claim 1, further comprising: a digital memory that reads an output signal in synchronization with the read address signal.
許可信号を前記読出同期信号と1/4周期ずらして出力
するように構成したことを特徴とする請求項1記載の位
相制御装置。3. The phase control device according to claim 1, wherein the write enable signal generating circuit is configured to output the write enable signal shifted by 1 / period from the read synchronization signal. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04883192A JP3161795B2 (en) | 1992-03-05 | 1992-03-05 | Phase controller |
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---|---|---|---|
JP04883192A JP3161795B2 (en) | 1992-03-05 | 1992-03-05 | Phase controller |
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JPH05252147A JPH05252147A (en) | 1993-09-28 |
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