KR940017217A

KR940017217A - 티티엘(ttl) 레벨의 입력 신호를 수신하는 입력 회로

Info

Publication number: KR940017217A
Application number: KR1019930026022A
Authority: KR
Inventors: 미쯔또시 수가와라
Original assignee: 세끼모또 타다히로; 닛본덴기 가부시끼가이샤
Priority date: 1992-12-01
Filing date: 1993-12-01
Publication date: 1994-07-26
Also published as: US5438280A; EP0601466A3; EP0601466A2; KR970000291B1

Abstract

TTL레벨의 입력 신호를 수신하기 위한 CMOS 인버터를 갖는 신호 입력 회로가 기술된다. 이 회로는 제1전력 단자와 출력 단자 사이에 접속되고 입력 단자에 접속된 게이트를 갖는 한 채널형의 제1트랜지스터, 제2전력 단자와 출력 단자 사이에 접속되고 입력 단자에 게이트를 갖는 반대 채널형의 제2트랜지스터 및 전력 전압이 제1레벨에 있을 때에는 제1값으로, 전력 전압이 제2레벨에 있을 때에는 제2값으로 제1트랜지스터의 전류 이득을 제어하기 위해 제1트랜지스터에 결합된 전류 이득 제어 회로를 포함한다.

Description

티티엘(TTL) 레벨의 입력 신호를 수신하는 입력 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 제1실시예에 따른 입력 회로를 도시하는 회로도, 제3도는 제1도에 도시된 전력 전압 검출 회로를 나타내는 회로도.

Claims

제1전력 단자와 출력 단자 사이에 접속되고, 입력 단자에 접속된 게이트를 갖는 한 채널형의 제1트랜지스터, 제2전력 단자와 상기 출력 단자 사이에 접속되고, 상기 입력 단자에 접속된 게이트를 갖는 반대 채널형의 제2트랜지스터 및 상기 제1트랜지스터에 결합되고, 상기 제1전력 단자와 제2전력 단자 사이의 전력 전압이 제1레벨을 가질 때에는 제1값으로, 상기 전력 전압이 상기 제1레벨과 다른 제1레벨을 가질 때에는 상기 제1값과 다른 제2값으로 상기 제1트랜지스터의 전류 이득을 제어하는 전류 이득 제어 회로를 포함하는 것을 특징으로 하는 입력 회로.
제1항에 있어서, 상기 전류 이득 제어 회로가 상기 제1채널형의 제3트랜지스터 및 상기 전력 전압이 상기 제1레벨을 가질 때 상기 제1트랜지스터에 제3트랜지스터를 병렬로 결합하고, 상기 전력 전압이 상기 제2레벨을 가질 때 상기 제1트랜지스터로부터 상기 제3트랜지스터를 차단하기 위한 제어 수단을 포함하는 것을 특징으로 하는 입력 회로.
제2항에 있어서, 상기 제어 수단이 상기 제1전력 단자와 상기 출력 단자 사이에 상기 제3트랜지스터와 직렬로 접속된 제4트랜지스터를 포함하고, 상기 제3트랜지스터가 상기 전력 전압이 상기 제1레벨을 가질 때 도전적으로 되고, 상기 전력 전압이 상기 제2레벨을 가질 때 비도전적으로 되는 것을 특징으로 하는 입력 회로.
제1항에 있어서, 상기 전류 이득 제어 회로가 상기 한 채널형의 제3트랜지스터 및 상기 전력 전압이 상기 제1레벨을 가질 때 상기 제1전력 단자와 상기 출력 단자 사이에 상기 제1트랜지스터에 직렬로 상기 제3트랜지스터를 삽입하고, 상기 전력 전압이 상기 제2레벨을 가질 때 제1트랜지스터로부터 상기 제3트랜지스터를 차단하기 위한 제어 수단을 포함하는 것을 특징으로 하는 입력 회로.
제4항에 있어서, 상기 제3트랜지스터가 상기 제1전력 단자와 상기 출력 단자 사이에 상기 제1트랜지스터에 직렬로 접속되고, 상기 제어 수단이 상기 제3트랜지스터에 병렬로 접속된 상기 제1채널형의 제4트랜지스터를 포함하며, 상기 제4트랜지스터는 상기 전력 전압이 상기 제1레벨을 가질 때 비도전적으로 되고, 상기 전력 전압이 상기 제2레벨을 가질 때 도전적으로 되는 것을 특징으로 하는 입력 회로.
제1전력 단자와 출력 단자 사이에 접속되고, 입력 단자에 접속된 게이트를 갖는 한 채널형의 제1트랜지스터, 제2전력 단자와 상기 출력 단자 사이에 접속되고, 상기 입력 단자에 접속된 게이트를 갖는 반대 채널형의 제2트랜지스터, 상기 제1전력 단자와 상기 출력 단자 사이에 직렬로 접속된 상기 제1채널형의 제3 및 제4트랜지스터 및 상기 제1 및 제2전력 단자 사이의 전력 전압이 제1레벨을 가질 때 상기 제4트랜지스터를 턴 온시키고, 상기 전력 전압이 제2레벨을 가질 때 상기 제4트랜지스터를 턴 오프시키기 위해 상기 제4트랜지스터의 게이트에 결합된 수단단을 포함하고, 상기 제3트랜지스터는 상기 입력 단자에 접속된 게이트를 갖는 것을 특징으로 하는 입력 회로.
제6항에 있어서, 상기 한 채널형이 P채널형이고, 상기 반대 채널형이 N채널형이며, 상기 제1레벨은 상기 제2레벨보다 절대값이 작은 것을 특징으로 하는 입력 회로.
제6항에 있어서, 상기 한 채널형이 N채널형이고, 상기 반대 채널형이 P채널형이며, 상기 제1레벨은 상기 제2레벨보다 절대값이 큰 것을 특징으로 하는 입력 회로.
제1전력 단자와 출력 단자 사이에 접속되고, 입력 단자에 접속된 게이트를 갖는 한 채널형의 제1트랜지스터, 제2전력 단자와 상기 출력 단자 사이에 접속되고, 상기 입력 단자에 접속된 게이트를 갖는 반대 채널형의 제2트랜지스터, 상기 제1전력 단자와 상기 출력 단자 사이에 상기 제1트랜지스터와 직렬로 삽입되고, 상기 입력 단자에 접속된 게이트를 갖는 상기 한 채널형의 제3트랜지스터, 상기 제3트랜지스터에 병렬로 접속된 상기 한 채널형의 제4트랜지스터 및 상기 제1 및 제2전력 단자 사이의 전력 전압이 제1레벨을 가질 때 상기 제4트랜지스터를 턴온시키고, 상기 전력 전압이 제2레벨을 가질 때 제4트랜지스터를 턴 오프시키기 위해 상기 제4트랜지스터의 게이트에 결합된 수단을 포함하는 것을 특징으로 하는 입력 회로.
제9항에 있어서, 상기 한 채널형이 P채널형이고, 상기 반대 채널형이 N채널형이며, 상기 제1레벨은 상기 제2레벨보다 절대값이 작은 것을 특징으로 하는 입력 회로.
제9항에 있어서, 상기 한 채널형이 N채널형이고, 상기 반대 채널형이 P채널형이며, 상기 제1레벨은 상기 제2레벨보다 절대값이 큰 것을 특징으로 하는 입력 회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.