KR940008482A - 디지탈신호를 코딩하기 위한 적어도 하나의 엔코더와 코드화된 디지탈신호를 디코딩하기 위한 적어도 하나의 디코더를 갖춘 시스템 및, 이 시스템에 사용되는 엔코더 및 디코더 - Google Patents

디지탈신호를 코딩하기 위한 적어도 하나의 엔코더와 코드화된 디지탈신호를 디코딩하기 위한 적어도 하나의 디코더를 갖춘 시스템 및, 이 시스템에 사용되는 엔코더 및 디코더 Download PDF

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Abstract

기지(旣知)의 시스템은, 새로운 고해상도화상이 전의 고해상도화상에 기초하거나 순간저해상도화상에 기초해서 시스템에 존재하는 스위칭수단을 매개하여 예측되기 때문에, 코딩효율이 불충분한 비디오 코딩 및 비디오 디코딩에 기초를 두고 있다. 본 발명에 따르면, 상기 스위칭수단을 전의 고해상도화상을 나타내는 신호와 순간저해상도화상을 나타내는 신호의 비율의 조정을 위해 설계하고, 그후 이들의 조정된 신호를 가산함으로써 정확한 비율로 3dB의 예측의 향상을 달성할 수 있게 되어 코딩효율을 향상시키는 것일 가능하게 된다.

Description

디지탈 신호를 코딩하기 위한 적어도 하나의 엔코더와 코드화된 디지탈신호를 디코딩하기 위한 적어도 하나의 디코더를 갖춘 시스템 및, 이 시스템에 사용되는 엔코더 및 디코터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 엔코더를 나타낸 도면.

Claims (9)

  1. 엔코더가, 디지탈신호를 수신하기 위한 입력과, 이 입력에 접속되어 제1코드화 디지탈신호를 발생시키기 위한 제1데이터 처리수단, 주접점이 입력에 접속되고 제1스위치접점이 제1엔코더 메모리수단을 매개해서 상기 제1데이터 처리수단에 접속된 엔코더 스위칭수단을 갖추고서 상기 제1데이터 처리수단의 적어도 일부분을 피드백 시키기 위한 제1엔코더 피드백수단, 상기 입력에 접속되어 수신된 디지탈신호를 축소하기 위한 축소수단, 이 축소수단에 접속되어 제2코드화 디지탈신호를 발생시키기 위한 제2데이터 처리수단 및, 제2엔코더 메모리수단을 갖추고서 엔코더 예측수단을 매개해서 상기 엔코더 스위칭수단의 제2스위치 접점에 접속되어 상기 제2데이터 처리수단의 적어도 일부분을 피드백시키기 위한 제2엔코더 피드백수단을 구비하여 이루어지고, 디코더가, 제1코드화 디지탈 신호를 처리하기 위한 제1데이터 재처리수단과, 주접점이 제1데이터 재처리수단에 접속된 디코더 스위칭 수단의 제1스위치 접점에 접속되는 제1디코더 메모리수단, 제2코드화 디지탈신호를 처리하기 위한 제2데이터 재처리수단 및 상기 제2데이터 재처리수단에 접속됨과 더불어 디코더 예측 수단을 매개해서 상기 디코더 스위칭 수단의 제2스위치 접점에 접속되는 제2디코더 메모리수단을 구비하여 이루어지며, 상기 엔코더 스위칭수단및 디코더 스위칭수단이, 제1스위치 접점 및 제2스위치접점에 나타나는 신호의 비율의 조정 및 이렇게 조정된 신호의 조합을 위해 각각 설계되어 있는 것을 특징으로 하는 디지탈신호를 코딩하기 위한 적어도 하나의 엔코더와 코드화 된 디지탈신호를 코딩하기 위한 적어도 하나의디코더를 갖춘 시스템.
  2. 제1항에 있어서, 상기 엔코더가, 상기 제1엔코더 메모리수단과 직렬로 위치하고 있는 제1엔코더 거동예측수단과, 상기 제2엔코더 메모리수단과 직렬로 위치하고 있는 제2엔코더 거동예측수단을 더 구비하여 이루어지고, 상기 디코더가, 상기 제1디코더 메모리수단과 직렬로 위치하고 있는 제1디코더 거동보상수단과, 상기 제2디코더 메모리수단과 직렬로 위치하고 있는 제2디코더 거동보상수단을 더 구비하여 이루어진 것을 특징으로 하는 디지탈 신호를 코딩하기 위한 적어도 하나의 엔코더와 코드화된 디지탈 신호를 디코딩하기 위한 적어도 하나의 디코더를 갖춘 시스템.
  3. 제1항 또는 제2항에 있어서, 상기 엔코더 스위칭수단 및 상기 디코더 스위칭수단이, 제1스위치접점에 나타나는 신호와 값x(여기서, 0≤x≤1)의 곱셈 및 제2스위치 접점에 나타나는 신호와 값 1-x의 곱셈을 위해 각각 설계되어 있는 것을 특징으로 하는 디지탈 신호를 코딩하기 위한 적어도 하나의 엔코더와 코드화된 디지탈신호를 디코딩하기 위한 적어도 하나의 디코더를 갖춘 시스템.
  4. 제1항에 있어서, 디지탈신호를 수신하기 위한 입력과, 이 입력에 접속되어 제1코드화 디지탈신호를 발생시키기 위한 제1데이터 처리수단, 주접점이 입력에 접속되고 제1스위치 접점이 제1엔코더 메모리 수단을 매개해서 상기 제1데이터 처리수단에 접속된 엔코더 스위칭 수단을 갖추고서 상기 제1데이터 처리수단의 적어도 일부분을 피드백시키기 위한 제1엔코더 피드백수단, 상기 입력에 접속되어 수신된 디지탈 신호를 축소하기 위한 축소수단, 이 축소수단에 접속되어 제2코드화디지탈 신호를 발생시키기 제2데이터 처리수단 및, 제2엔코더 메모리수단을 갖추고서 엔코더 예측수단을 매개해서 상기 엔코더 스위칭수단의 제2스위치 접점에 접속되어 상기 제2데이터 처리수단의 적어도 일부분을 피드백시키기 위한 제2엔코더 피드백 수단을 구비하여 이루어지고, 상기 엔코더 스위칭수단이, 제1스위치 접점 및 제2스위치 접점에 나타나는 신호의 비율의 조정 및 이렇게 조정된 신호의 조합을 위해 설계되어 있는 것을 특징으로 하는 상기 시스템에 사용되어 디지탈신호를 코딩하기 위한 엔코더.
  5. 제4항에 있어서, 상기 제1엔코더 메모리수단과 직렬로 위치하고 있는 제1엔코더 거동예측수단과, 상기 제2엔코더 메모리수단과 직렬로 위치하고 있는 제2엔코더 거동예측수단을 더 구비하여 이루어진 것을 특징으로 하는 엔코더.
  6. 제4항 또는 제5항에 있어서, 상기 엔코더 스위칭수단이, 제1스위치 접점에 나타나는 신호의 값 x(여기서, 0≤x≤1)의 곱셈 및 제2스위치 접점에 나타나는 신호와 값 1-x의 곱셈을 위해 각각 설계되어 있는 것을 특징으로 하는 엔코더.
  7. 제1항에있어서, 제1코드화 디지탈신호를 처리하기 위한 제1데이터 재처리수단과, 주접점이 제1데이터 재처리수단에 접속된 디코더 스위칭수단의 제1스위치 접점에 접속되는 제1디코더 메모리수단, 제2코드화 디지탈신호를 처리하기 위한 제2데이터 재처리수단 및, 상기 제2데이터 재처리수단에 접속됨과 더불어 디코더 예측수단을 매개해서 상기 디코더 스위칭수단의 제2스위치 접점에 접속되는 제2디코더 메모리수단을 구비하여 이루어지고, 상기 디코더 스위칭수단이, 제1스위치 접점 및 제2스위치 접점에 나타나는 신호의 비율의 조정 및 이렇게 조정된 신호의 조합을 위해 설계되어 있는 것을 특징으로 하는 상기 시스템에 사용되어 코드화된 디지탈 신호를 디코딩하기 위한 디코더.
  8. 제7항에 있어서, 상기 제1디코더 메모리수단과 직렬로 위치하고 있는 제1디코더 거동보상수단과, 상기 제2디코더 메모리수단과 직렬로 위치하고 있는 제2디코더 거동보상수단을 더 구비하여 이루어진 것을 특징으로 하는 디코더.
  9. 제7항 또는 제8항에 있어서, 상기 디코더 스위칭수단이, 제1스위접점에 나타나는 신호와 값 x(여기서, 0≤x≤1)의 곱셈 및 제2스위치 접점에 나타나는 신호와 값 1-x의 곱셈을 위해 설계되어 있는 것을 특징으로 하는 디코더.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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