KR940007690A - 동기형 다이나믹 메모리를 사용한 프로세서 시스템 - Google Patents

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Abstract

데이터 또는 명령을 저장하는 기억장치에 동기형 다이나믹 메모리를 사용하는 프로세서 시스템으로서, 성능 및 코스트의 면에서 최적인 주기억 장치를 갖도록, 프로세서, 프로세서로부터 어드레스에 의해 액세스되는 주기억 장치, 프로세서와 주기억 장치에 결합된 주기억 장치를 포함하고, 주기억장치가 여러개의 메모리 뱅크와 동작 모드를 결정하는 모드 레지스터와를 갖는 동기형 다이나믹 메모리이고, 프로세서와 주기억장치에 결합된 주기억 장치내에서 메모리의 여러개의 뱅크의 병렬 액세스제어와 내장 레지스터인 동작모드의 설정제어를 실현하는 수단이 배치되어 있는 구성으로 한다,
이러한 프로세서 시스템을 이용하는 것에 의해, 범용성이 높은 종래의 프로세서 및 범용성이 높은 종래의 메모리를 사용하는 것이 가능하게 된다.

Description

동기형 다이나믹 메모리를 사용한 프로세서 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 의한 프로세서 시스템의 구성을 도시한 도면, 제2도는 MPU의 내부 구성를 도시한 도면,
제3도는 프로세서 버스 공간의 영역할당을 도시한 도면,
제4도는 MS 영역과 MC레지스터 영역을 도시한 도면.

Claims (9)

  1. 프로세서, 상기 프로세서로 부터의 어드레스에 의해서 액세스 가능하게 되는 주기억 장치, 상기 프로세서 및 상기 주기억 장치에 결합된 주기억 제어 장치를 포함하고, 상기 주기억 장치는 여러개의 메모리 뱅크와 동작모드를 결정하는 모드레지스터와를 갖는 메모리이고, 상기 주기억 제어장치는 상기 프로세서로 부터의 상기 어드레스가 상기 메모리의 상기 모드 레지스터를 액세스하는 것을 검출하고, 이 검출결과에 응답해서 상기 액세스시에 발생하는 설정정보를 상기 메모리의 상기 모드 레지스터에 전송하는 레지스터 제어부, 상기 프로세서로 부터의 선행과 후속의 적어도 2개의 연속적인 액세스 어드레스를 저장하는 어드레스 레지스터, 상기 어드레스 레지스터에 저장된 상기 2개의 액세스 어드레스의 각각의 뱅크핀드에 대한 정보의 각각을 비교하는 뱅크핀드 비교기, 상기 뱅크핀드의 각각의 정보가 서로 다른때에 상기 뱅크필드 비교기의 출력에 응답해서 상기 2개의 액세스 어드레스에 대응하는 2개의 액세스의 병령동작을 요구하는 뱅크동작 기동신호를 출력하는 메모리 액세스 제어부를 포함하는 프로세서 시스템.
  2. 제1항에 있어서, 상기 프로세서 및 상기 주기억 제어장치는 각각 별개의 칩으로 형성되어 있는 프로세서시스템.
  3. 제1항에 있어서, 상기 프로세서 및 상기 주기억 제어장치는 각각 동일 칩내의 독립적인 코어로 형성되어 있는 프로세서시스템.
  4. 제1항에 있어서, 상기 선행과 후속의 연속적인 2개의 액세스시에 상기 2개의 액세스 어드레스의 상기 뱅크필드의 각각의 서로 다를때, 상기 선행이 액세스에 의한 상기 메모리의 상기 여러개의 메모리 뱅크의 한쪽으로 부터의 데이타의 리드동작동안에 상기 후속의 액세스에 의한 상기 메모리의 상기 여러개의 메모리 뱅크의 다른 쪽으로의 액세스가 개시되는 프로세서 시스템.
  5. 제2항에 있어서, 상기 선행과 후속의 연속적인 2개의 액세스시에 상기 2개의 액세스 어드레스의 상기 뱅크필드의 각각의 정보가 서로 다를때, 상기 선행이 액세스에 의한 상기 메모리의 상기 여러개의 메모리 뱅크의 한쪽으로 부터의 데이타의 리드동작동안에 상기 후속의 액세스에 의한 상기 메모리의 상기 여러개의 메모리 뱅크의 다른 쪽으로의 액세스가 개시되는 프로세서 시스템.
  6. 제3항에 있어서, 상기 선행과 후속의 연속적인 2개의 액세스시에 상기 2개의 액세스 어드레스의 상기 뱅크필드의 각각의 서로 다를때, 상기 선행이 액세스에 의한 상기 메모리의 상기 여러개의 메모리 뱅크의 한쪽으로 부터의 데이타의 리드동작동안에 상기 후속의 액세스에 의한 상기 메모리의 상기 여러개의 메모리 뱅크의 다른 쪽으로의 액세스가 개시되는 프로세서 시스템.
  7. 제4항에 있어서, 상기 메모리는 클럭 입력단자를 가지며 또한 상기 클럭 입력단자에 인가된 클럭신호에 동기해서 동작하는 동기형 다이나믹 메모리이고, 상기 프로세서는 클럭 입력단자를 가지며, 상기 클럭 입력단자에 인가된 클럭신호는 상기 메모리의 상기 클럭 입력단자에 인가된 상기 클럭신호에 동기하고 있는 프로세서 시스템.
  8. 제5항에 있어서, 상기 메모리는 클럭 입력단자를 가지며 또한 상기 클럭 입력단자에 인가된 클럭신호에 동기해서 동작하는 동기형 다이나믹 메모리이고, 상기 프로세서는 클럭 입력단자를 가지며, 상기 클럭 입력단자에 인가된 클럭신호는 상기 메모리의 상기 클럭 입력단자에 인가된 상기 클럭신호에 상기메모리의 상기 클릭 입력단자에 인가된 상기 클럭 신호에 동기하고 있는 프로세서시스템.
  9. 제6항에 있어서, 상기 메모리는 클럭입력단자를 가지며 또한 상기 클럭 입력단자에 인가된 클럭신호에 동기해서 동작하는 동기형 다이나믹 메모리이고, 상기 프로세서는 클럭 입력단자를 가지며, 상기 클럭 입력단자에 인가된 클럭신호는 상기 메모리의 상기 클럭 입력단자에 인가된 상기 클럭신호에 동기하고 있는 프로세서시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100328726B1 (ko) * 1999-04-29 2002-03-20 한탁돈 메모리 엑세스 시스템 및 그 제어방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0591695B1 (en) * 1992-09-18 1998-02-11 Hitachi, Ltd. Processor system using synchronous dynamic memory
JP3904244B2 (ja) * 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3579461B2 (ja) * 1993-10-15 2004-10-20 株式会社ルネサステクノロジ データ処理システム及びデータ処理装置
US6735683B2 (en) * 1994-09-14 2004-05-11 Hitachi, Ltd. Single-chip microcomputer with hierarchical internal bus structure having data and address signal lines coupling CPU with other processing elements
EP0710033A3 (en) * 1994-10-28 1999-06-09 Matsushita Electric Industrial Co., Ltd. MPEG video decoder having a high bandwidth memory
US5873119A (en) * 1996-02-09 1999-02-16 Intel Corporation Method for parallel processing of dram read request in a memory-cache controller system
US6091768A (en) * 1996-02-21 2000-07-18 Bru; Bernard Device for decoding signals of the MPEG2 type
US6154821A (en) 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
US6226755B1 (en) * 1999-01-26 2001-05-01 Compaq Computer Corp. Apparatus and method for enhancing data transfer to or from a SDRAM system
JP3807582B2 (ja) 1999-02-18 2006-08-09 株式会社ルネサステクノロジ 情報処理装置及び半導体装置
US6867876B1 (en) * 2000-04-24 2005-03-15 International Business Machines Corporation Remote database support in a multifunction office device
FR2820874B1 (fr) * 2001-02-13 2003-05-30 St Microelectronics Sa Procede de gestion a acces aleatoire et rapide d'une memoire dram
JP4071930B2 (ja) * 2000-11-22 2008-04-02 富士通株式会社 シンクロナスｄｒａｍ
JP3918145B2 (ja) * 2001-05-21 2007-05-23 株式会社ルネサステクノロジ メモリコントローラ
US20060136681A1 (en) * 2004-12-21 2006-06-22 Sanjeev Jain Method and apparatus to support multiple memory banks with a memory block
JP5130646B2 (ja) * 2005-06-06 2013-01-30 ソニー株式会社 記憶装置
DE102005045721A1 (de) * 2005-09-24 2007-03-29 Jungheinrich Ag System zur Unterstützung eines Fahrers eines Flurförderzeugs während der Fahrt
KR101237005B1 (ko) * 2007-11-09 2013-02-26 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템, 및 이의 구동 방법
JP4840440B2 (ja) * 2008-12-24 2011-12-21 ソニー株式会社 画像処理装置およびその方法、並びにプログラム
WO2012061375A1 (en) 2010-11-05 2012-05-10 Inventive Media Llc Folding display unit with central member
US8675444B2 (en) * 2011-12-08 2014-03-18 International Business Machines Corporation Synchronized command throttling for multi-channel duty-cycle based memory power management
CN108572926B (zh) * 2017-03-13 2022-02-22 阿里巴巴集团控股有限公司 一种用于同步中央处理器所属缓存的方法和装置
US10483978B1 (en) * 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
TWI779444B (zh) * 2020-12-28 2022-10-01 瑞昱半導體股份有限公司 用於同步動態隨機存取記憶體之控制模組及其控制方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2948159C2 (de) * 1979-11-29 1983-10-27 Siemens AG, 1000 Berlin und 8000 München Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen
JPS5781660A (en) * 1980-11-10 1982-05-21 Nec Corp Storage device executing parallel operation
JPS58166579A (ja) 1982-03-29 1983-10-01 Fujitsu Ltd メモリ制御方式
US4513372A (en) * 1982-11-15 1985-04-23 Data General Corporation Universal memory
US4727477A (en) 1985-03-22 1988-02-23 International Business Machines Corp. Logically transportable microprocessor interface control unit permitting bus transfers with different but compatible other microprocessors
JPS62128342A (ja) * 1985-11-29 1987-06-10 Fujitsu Ltd メモリアクセス制御方式
JPS62165247A (ja) 1986-01-17 1987-07-21 Hitachi Vlsi Eng Corp 情報処理システム
JPH0644196B2 (ja) 1986-02-04 1994-06-08 日本電気株式会社 極パラメ−タ値抽出装置
US4797850A (en) * 1986-05-12 1989-01-10 Advanced Micro Devices, Inc. Dynamic random access memory controller with multiple independent control channels
JPS6476342A (en) 1987-09-18 1989-03-22 Pfu Ltd Information processing system
US4796232A (en) * 1987-10-20 1989-01-03 Contel Corporation Dual port memory controller
JPH0229988A (ja) 1988-03-28 1990-01-31 Hitachi Ltd メモリ装置
JPH0212541A (ja) * 1988-04-29 1990-01-17 Internatl Business Mach Corp <Ibm> コンピユーテイング・システム及びその動作方法
JPH0267652A (ja) 1988-09-01 1990-03-07 Mitsubishi Electric Corp マイクロコンピュータ
JPH0315956A (ja) * 1989-04-17 1991-01-24 Fujitsu Ltd メモリアクセス装置
US5060145A (en) * 1989-09-06 1991-10-22 Unisys Corporation Memory access system for pipelined data paths to and from storage
US5212777A (en) * 1989-11-17 1993-05-18 Texas Instruments Incorporated Multi-processor reconfigurable in single instruction multiple data (SIMD) and multiple instruction multiple data (MIMD) modes and method of operation
JPH03238539A (ja) * 1990-02-15 1991-10-24 Nec Corp メモリアクセス制御装置
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5283877A (en) * 1990-07-17 1994-02-01 Sun Microsystems, Inc. Single in-line DRAM memory module including a memory controller and cross bar switches
KR100214435B1 (ko) * 1990-07-25 1999-08-02 사와무라 시코 동기식 버스트 엑세스 메모리
JP3100622B2 (ja) * 1990-11-20 2000-10-16 沖電気工業株式会社 同期型ダイナミックｒａｍ
US5339399A (en) * 1991-04-12 1994-08-16 Intel Corporation Cache controller that alternately selects for presentation to a tag RAM a current address latch and a next address latch which hold addresses captured on an input bus
JP3992757B2 (ja) * 1991-04-23 2007-10-17 テキサス インスツルメンツ インコーポレイテツド マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム
JP3532932B2 (ja) * 1991-05-20 2004-05-31 モトローラ・インコーポレイテッド 時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリ
US5539911A (en) * 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US5243699A (en) * 1991-12-06 1993-09-07 Maspar Computer Corporation Input/output system for parallel processing arrays
DE4345604B3 (de) * 1992-03-06 2012-07-12 Rambus Inc. Vorrichtung zur Kommunikation mit einem DRAM
US5608896A (en) * 1992-05-28 1997-03-04 Texas Instruments Incorporated Time skewing arrangement for operating memory devices in synchronism with a data processor
EP0591695B1 (en) * 1992-09-18 1998-02-11 Hitachi, Ltd. Processor system using synchronous dynamic memory
JP3238539B2 (ja) 1993-08-13 2001-12-17 キヤノン株式会社 光量調節装置
US6453246B1 (en) * 1996-11-04 2002-09-17 3-Dimensional Pharmaceuticals, Inc. System, method, and computer program product for representing proximity data in a multi-dimensional space
US6334165B1 (en) * 1999-11-08 2001-12-25 International Business Machines Corporation Address type determination for an I2C EEPROM
US7089592B2 (en) * 2001-03-15 2006-08-08 Brighterion, Inc. Systems and methods for dynamic detection and prevention of electronic fraud

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100328726B1 (ko) * 1999-04-29 2002-03-20 한탁돈 메모리 엑세스 시스템 및 그 제어방법

Also Published As

Publication number Publication date
US7376783B2 (en) 2008-05-20
US20040143700A1 (en) 2004-07-22
DE69333319T2 (de) 2004-09-16
US7904641B2 (en) 2011-03-08
DE69316955D1 (de) 1998-03-19
EP0809252B1 (en) 2003-11-26
US6334166B1 (en) 2001-12-25
EP0809252A3 (en) 1998-04-01
US6078986A (en) 2000-06-20
US6697908B2 (en) 2004-02-24
EP0591695A1 (en) 1994-04-13
US5574876A (en) 1996-11-12
US20110314213A1 (en) 2011-12-22
DE69333319D1 (de) 2004-01-08
KR100285136B1 (ko) 2001-03-15
EP0591695B1 (en) 1998-02-11
DE69316955T2 (de) 1998-07-30
EP0809252A2 (en) 1997-11-26
US20080229004A1 (en) 2008-09-18
US6260107B1 (en) 2001-07-10
US20070061537A1 (en) 2007-03-15
US8234441B2 (en) 2012-07-31
US20020029317A1 (en) 2002-03-07
US7143230B2 (en) 2006-11-28

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