JP3415891B2 - パケットデータ再生システム - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータの分野に関
するものであり、さらに具体的には、データサンプリン
グに関するものである。 【０００２】 【従来の技術】２点間でデータ通信を行うには、媒体上
のデータがどの時点で妥当と見なして良いのかを決定す
るための何らかの方法が必ず必要であり、その時点にお
いてデータのサンプリング・捕捉が行われる。このこと
は、データの送信側と受信側との間である同期形式が必
要であることを意味している。最も明解な方法は同期信
号をデータ信号とともに送信して、受信側にいつデータ
の捕捉をすべきかを知らせることである。この方法は広
く用いられており、シリアルデータを送るときには、特
にこの方法がよく用いられる。しかし、この方法は同期
信号のための余計なケーブルが必要となること、また、
送り側に余分な電力が必要となる欠点がある。他の方法
として、データストリーム自身に同期のための要素を埋
め込んでしまい、受信側が最適なサンプリング点を決定
することができるようにする方法がある。この方法で
は、データは一般にバーストとして、すなわちパケット
として送信され、受信側ではいつパケットが開始される
のかを検出を行う必要がある。第２の方法では、一般に
フェーズロックループを用いて受信データと内部サンプ
リング信号との同期を維持させるようにする。アナログ
およびディジタルのどちらのフェーズトロックループ
（ＰＬＬ）も用いられている。アナログＰＬＬでは、ク
ロックの位相を変調してデータと揃えるようにする。一
方、ディジタルＰＬＬでは高周波クロックを用いて１デ
ータビット時間内に発生する多数のクロック端のうちか
ら最も中心に近いものを選択する。アナログあるいはデ
ィジタルＰＬＬを用いて、いつ新たなデータパケットが
開始されるかを受信側に知らせるいろいろな方法が存在
する。一般的に行われている１つの方法は、データとは
明白に異なる開始ビット用いて、データパケットの開始
を合図するやり方である。 【０００３】アナログフェーズロックループによる方法
は、雑音によるサンプリングエラーを起こしやすく、望
ましいものではない。アナログサンプリング技術の雑音
の問題を解決するための方法として、ディジタルサンプ
リングを用いるやり方が知られている。しかしながら、
ディジタルサンプリングには不安定性の問題がある。デ
ィジタルラッチ出力は、もし、ラッチへの入力が複数同
時に発生するとある一定時間不確定となってしまう。従
って、ラッチ出力が不安定状態となっている間は、出力
が安定するまで正しくないデータ値が存在することにな
る。この点で、ディジタルサンプリングはさらに改善が
必要とされている。本発明では、遅延バッファのストリ
ングを用いて、データ周波数に整合するようにディジタ
ルＰＬＬ技術を適合させている。ストリングの各バッフ
ァは、データのサンプリングに用いることが可能なエッ
ジを発生させる。なお、このエッジは、さらに高い周波
数のクロックで与えられる多数のエッジと類似のものと
なっている。１つの起こり得る問題は、開始ビットエッ
ジを用いていろいろな位相にある可能なエッジをすべて
調べて最適サンプリング点を決定することと係わってい
る。開始ビットエッジは位相エッジとは本質的に非同期
であるから、無視できない不安定状態が発生しえる。本
発明では、さらに遅延回路を設けることにより、起こり
得る不安定状態のあらゆる可能性を、サンプリングされ
た位相エッジが伝搬される前に排除してしまう。 【０００４】 【発明が解決しようとする課題】従って、本発明が目的
とするところは、スイッチング雑音によるサンプリング
エラーを避けることができるデータサンプリング回路を
提供することにある。また、本発明のさらに目的とする
ところは、不安定状態を起こしにくいディジタルサンプ
リング回路を提供することにある。本発明の他の目的と
利点は、以下の説明と図面とを参照すれば、当業者には
明らかであろう。 【０００５】 【課題を解決するための手段】コンピュータシステムの
データ通信のための改良されたデータサンプリングシス
テムは、基準クロックと、遅延ロックループ回路と、パ
ケットイネーブル回路と、遅延選択制御回路と、サンプ
ル選択回路と、サンプリング回路とから成っている。こ
の装置は、単一の半導体基板上に作成することが可能で
あり、また、マイクロコンピュータを有しそれに複数の
ボードが接続されたバス構成と接続することができる。
遅延ロックループ回路は正確な遅延クロック信号を基準
クロックに基づいて発生させる。正のエッジ同期化回路
は、遅延ロックループの中において、プログラム可能な
サンプリングシステムの位相調整を行う。半導体プロセ
スのばらつきがあっても、この正のエッジ同期化回路に
よって選択された遅延クロック信号と入力データとの間
の位相関係が確実に正しく維持される。パケットイネー
ブル回路はイネーブル信号をサンプル選択回路と遅延選
択制御回路とに送り、データ中の開始ビットの開始に合
わせてシステムを動作させ、また終了ビットに合わせて
停止させる。遅延選択制御回路は遅延クロック信号を用
いてデータ信号上の開始ビットの検出を行う。この遅延
選択制御回路はデータ信号を適当に遅延させることによ
って、不安定性の安定化を行い、データのと遅延ロック
ループ信号波形とが一致することと関係して発生する不
安定状態の問題を防ぐ。遅延選択制御回路が開始ビット
を検出すると、それに応じてサンプル選択回路は遅延ロ
ックループ回路から２つのサンプリング信号を、サンプ
リング回路の偶数ビットおよび奇数ビットサンプリング
に対して選択する。 【０００６】ここに開示する本発明は、ディジタルＰＬ
Ｌ技術を適合し、遅延バッファのストリングを用いて、
データ周波数への整合を行うようにするものである。ス
トリングの各バッファは、データのサンプリングに用い
ることが可能なエッジを発生させる。なお、このエッジ
は、さらに高い周波数のクロックで与えられる多数のエ
ッジと類似のものとなっている。１つの起こり得る問題
は、開始ビットエッジを用いていろいろな位相にある可
能なエッジをすべて調べて最適サンプリング点を決定す
ることと係わっている。開始ビットエッジは位相エッジ
とは本質的に非同期であるから、不安定状態が発生する
可能性を無視し得ない。本発明では、さらに遅延回路を
設けることにより、このような不安定状態が起こり得る
あらゆる可能性を、サンプルされた位相エッジが伝搬さ
れる前に排除する。 【０００７】 【実施例】図１はコンピュータシステム１１を示したブ
ロックであり、パケット再生回路８ａ−ｎがＦＩＦＯ
（４ａ−ｎ）に接続されている。また、ＦＩＦＯ（４ａ
−ｎ）はパケットデータジェネレータ６ａ−ｎに接続さ
れている。これらの構成部品はコンピュータボード２８
ａ−ｎに搭載されている。各ボード２８ａ−ｎに必要と
される機能に応じて、その他の構成部品もボード２８ａ
−ｎに搭載するようにもできる。また、ボード２８ａ−
ｎにはプロモッサボード、メモリーボード、入出力（Ｉ
／Ｏ）ボード、グラフィックスボードなどの標準的な回
路ボードが含まれるようにもできる。各ボード２８ａ−
ｎは、データ２４と制御情報１７とを転送するためにシ
ステムバス２６と接続されている。制御情報１７はボー
ド２８ａ−ｎに対して転送しようとしているデータ２４
の開始および終了とを示す。バス２６としては、任意の
標準的なバスアーキテクチャーを採用することができ
る。１つの例は、通常“フューチャバス”として知られ
ているバスアーキテクチャーであり、これは例えば“マ
イクロプロセッサレポート”（１７ページ、第６巻、第
７号、１９９２年５月２７日）において開示されてい
る。パケットデータ再生回路８ａ−ｎはデータ２４を転
送をするために直接にバス２６に接続されている。パケ
ットデータ再生回路８ａ−ｎは正確なディジタルデータ
サンプリングが確実に行えるようにバス２６上のデータ
の送信状態の監視を行う。 【０００８】図２は、パケットデータ再生回路８ａにつ
いてさらに詳細に示したブロック図である。図２におい
て、パケットデータ再生回路８ａは入力として基準クロ
ック信号１２を受信する。パケットデータ再生回路８ａ
は、遅延ロックループ回路１４と、サンプル選択回路１
６と、遅延選択制御回路２０と、パケットイネーブル回
路１５と、サンプリング回路２２とからなっている。こ
のブロック図には、それぞれが独立した回路として示さ
れているが、もちろんパケットデータ再生回路８ａ全体
を単一の半導体基板上に形成するようにできる。本発明
の重要な特徴は、パケットデータ再生回路８ａによって
従来のディジタルサンプリング法において問題があった
不安定性が解決されるということである。図２の基準ク
ロック信号１２としては、従来技術による任意のクロッ
ク回路からの信号を用いることができる。また、マイク
ロプロセッサのクロックと共通であってもよい。この好
適な実施例においては、クロックは約４０ＭＨｚであ
り、従って２５nsecの周期を有する。周期との関連性に
ついては、後にまた説明する。この基準クロック信号１
２は遅延ロックループ回路１４に供給される。遅延ロッ
クループ回路１４は複数の出力１４ａコード−ｊ（順次
増大遅延クロック信号）を生成し、これらの出力はサン
プル選択回路１６と遅延選択制御回路２０とに入力され
る。また、遅延選択制御回路２０からも複数の出力３８
ａ−ｊが生成されて、サンプル選択回路１６にさらに入
力として加えられる。パケットイネーブル回路１５はデ
ータ２４と制御情報１７とを受信し、イネーブル信号４
３ａを遅延選択制御回路２０に対して出力し、またサン
プル選択回路１６へはイネーブル信号４３ｂを出力す
る。サンプル選択回路１６は、２つの信号４１ａおよび
４１ｂとから構成される出力信号４１を生成して、サン
プリング回路２２に供給する。サンプリング回路２２は
信号４１ａ、４１ｂ、およびデータ２４を受信し、信号
４１ａおよび４１ｂとを用いてデータ２４の正確なサン
プリングを行う。サンプリングされたデータ１０はサン
プリング回路２２から出力されて、ＦＩＦＯ２８に送ら
れる。 【０００９】図３および図４は遅延ロックループ回路１
４をさらに詳細に示したものである。図３は、回路図お
よび一部ブロック図を組み合わせたもので、複数のイン
バータ要素１８ａ−ｔが遅延ロックループ回路１４内の
正エッジ同期化回路１７に接続されている。直列に接続
されたインバータ１８ａ−ｔによってクロック信号の周
期に整合するように選択されたバッファが形成されてい
る。１つのバッファ当たり2.５nsecの遅延を有する合計
１０個のバッファ要素（従って２０個のインバータ１８
ａ−ｔが含まれている）によって遅延ロックループ回路
１４が構成されており、これに、この例では２５nsecの
周期を有するクロック信号１２が加えられる。クロック
信号１２および最後の遅延バッファからの出力１４ｊが
ともに正エッジ同期化回路１７に入力される。正エッジ
同期化回路１７は入力１２および１４ｊに対してこれら
両者の比較を行い、これらが互いに同期しているかどう
かを調べる。次に正エッジ同期化回路１７はプログラム
可能なアナログ電圧源Ｖ１およびＶ２を調整し、クロッ
ク信号１２がインバータ列１８ａ−ｔ中を伝搬する遅延
時間を増加あるいは減少して、信号１２と１４ｊとが互
いに同期が維持されるようにする。このように正エッジ
同期化回路１７の補償動作によって、プロセスのばらつ
きあるいは電源の変化に関係なしに、遅延ロックループ
回路１４の位相関係が正しく維持される。 【００１０】図４は図３のインバータ要素１８ａの内部
の回路構成を示した回路図である。インバータ１８ａは
２つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジ
スタの合計４つのＭＯＳ（金属酸化物半導体）トランジ
スタを有している。ＰＭＯＳトランジスタ１９ａおよび
ＮＭＯＳトランジスタ１９ｂによって相補型ＭＯＳ伝達
ゲートが構成されている。これらの２つのトランジスタ
１９ａおよび１９ｂが並列となるように、ソース／ドレ
イン端子が互いに接続されている。また、ＰＭＯＳトラ
ンジスタ１９ａのゲートはプログラム可能なアナログ電
圧源Ｖ１に接続されており、一方、ＮＭＯＳトランジス
タ１９ｂのゲートはプログラム可能なアナログ電圧源Ｖ
２に接続されている。また、直列接続されたＰＭＯＳト
ランジスタ１９ｃとＮＭＯＳトランジスタ１９ｄとによ
って相補型ＭＯＳインバータが構成されている。ＰＭＯ
Ｓトランジスタ１９ｃのソースは電圧源Ｖccにバイアス
されており、一方、ＮＭＯＳトランジスタ１９ｄのソー
スは接地されている。伝達ゲートの出力はこれらのトラ
ンジスタ１９ｃおよび１９ｄのゲートに接続されてい
る。図５はデータ信号２４、クロック信号１２、およ
び、クロック信号１２に対して遅延し最終的に遅延クロ
ックループ１４の出力となる１０個の位相遅延信号１４
ａ−ｊについてのタイミング図である。データ信号２
４、クロック信号１２および位相遅延信号１４ａ−ｊは
すべて同期がとられている。データ２４の開始ビットが
高から低へ遷移することによってスタートすると位相遅
延信号１４ａ−ｊはデータ信号２４によってラッチされ
て、データ２４を正確にサンプリングするのに用いるの
に適当な遅延信号エッジ１４ａ−ｊが求められる。この
特質については後に図６および図７の機能についての説
明の行う際にまたさらに詳細に議論する。 【００１１】図６は図２の遅延選択制御回路２０につい
てさらに詳細に表した図である。遅延選択制御回路２０
は２つのラッチのグループ３２ａ−ｊおよび３４ａ−ｊ
を有し、さらにまた、フリップフロップ３６ａと遅延バ
ッファ３６ｂから成る遅延要素３６と、複数の２入力Ａ
ＮＤゲート３３ａ−ｊを有している。ラッチ３２ａ−ｊ
および３４ａ−ｊは好適にはデータ入力Ｄ、イネーブル
入力Ｅ、および２つの出力Ｑ、Ｑnot を有する単離なＤ
型ラッチである。なお、Ｑnot 出力はラッチ３４ａ−ｊ
においては用いられない。遅延ロックループ後１４ａ−
ｊは対応するラッチ３２ａ−ｊのＤ入力に入力される。
バス２６からのデータ２４はラッチ３２ａ−ｊのイネー
ブル入力となるように接続されている。ラッチ３２ａ−
ｊのＱ出力３５ａ−ｊは２入力ＡＮＤゲート３３ａ−ｊ
に入力される。また、Ｑnot 出力３７ａ−ｊはＡＮＤゲ
ート３３ａ−ｊに対して第２の入力として加えられる
が、その際出力３７ｂがＡＮＤゲート３３ａに入力さ
れ、出力３７ｃがＡＮＤゲート３３ｂに入力され、以下
同様に加えられる。バス２６からのデータ２４は、遅延
要素３６によって遅延された後に、ラッチ３４ａ−ｊに
対してイネーブル入力として加えられる。 【００１２】図７は、図２のサンプル選択回路１６およ
びサンプリング回路２２の構成を表した図である。サン
プル選択回路１６は位相遅延信号１４ａ−ｊの中から２
つの位相信号を表１に示したように選択するマルチプレ
クサである。サンプリング回路２２は、フリップフロッ
プ４２および４４とからなっている。図６の遅延選択制
御回路２０のラッチ３４ａ−ｊのＱ出力３８ａ−ｊが、
制御入力としてサンプル選択回路１６に対して加えられ
る。また、位相遅延信号１４ａ−ｊが遅延ロックループ
１４からサンプル選択回路１６への入力信号として加え
られる。サンプル選択回路１６の出力はクロック入力と
してフリップフロップ４２および４４に対して入力され
る。また、バス２６からのデータ２４がデータ入力とし
てフリップフロップ４２および４４に加えられる。サン
プル選択回路１６は、信号３８ａ−ｊのバイナリ値に応
じてフリップフロップ４２および４４をイネーブルにす
ることによってデータのサンプリングを行う。以下に説
明するようにフリップフロップ４２のＱ出力からは奇数
ビットのサンプリングデータ１０ａが供給され、一方フ
リップフロップ４４のＱ出力からは偶数ビットのサンプ
リングデータ１０ｂが供給される。また、サンプリング
回路２２からの出力は、図２においてサンプリングデー
タ信号１０として表されているものである。次の表１
は、入力信号３８ａ−ｊのバイナリコードに従って開始
ビット２４が開始する時にデータサンプリングを行うた
めに、サンプル選択回路１６がサンプリング回路２２の
フリップフロップ４２および４４をイネーブルにするの
に用いるために指定する図３に示された位相１−１０を
形成している位相遅延信号１４ａ−ｊを表している。 【００１３】 【表１】 表 １ バイナリ バイナリコード 開始ビット 奇数サンプル 偶数サンプル 信号43ｂ ３８ａ−ｊ 開始 中間 信号４１ａ 信号４１ｂ １ 1000000000 Φ1 & Φ2 Φ9 (14i) Φ4 (14d) １ 0100000000 Φ2 & Φ3 Φ10 (14j) Φ5 (14e) １ 0010000000 Φ3 & Φ4 Φ1 (14a) Φ6 (14f) １ 0001000000 Φ4 & Φ5 Φ2 (14b) Φ7 (14g) １ 0000100000 Φ5 & Φ6 Φ3 (14c) Φ8 (14h) １ 0000010000 Φ6 & Φ7 Φ4 (14d) Φ9 (14i) １ 0000001000 Φ7 & Φ8 Φ5 (14e) Φ10 (14j) １ 0000000100 Φ8 & Φ9 Φ6 (14f) Φ1 (14a) １ 0000000010 Φ9 & Φ10 Φ7 (14g) Φ2 (14b) １ 0000000001 Φ10 & Φ1 Φ8 (14h) Φ3 (14c) ０ 関係なし 関係なし 低 (0) 低 (0) データパケット再生システム１１の動作の理解を容易に
するために、まず、図２の遅延ロックループ回路１４の
動作について説明する。 【００１４】図２の遅延ロックループ回路１４からは１
０個の出力信号１４ａ−ｊが供給されるが、これらの信
号は図５に示されているようにそれぞれの互いの位相が
増加的にずれていく。また、これらはクロック信号１２
を基準として位相ずれを生じる。また図４のＰＭＯＳト
ランジスタ１９ａおよびＮＭＯＳトランジスタ１９ｂと
によってプログラム可能なＣＭＯＳ伝達ゲートが構成さ
れている。これらのトランジスタ１９ａおよび１９ｂの
ゲートは２つの独立したプログラム可能なアナログ電圧
源Ｖ１およびＶ２によって駆動される。Ｖ１とＶ２とが
低電圧となっているときには、トランジスタ１９ａが導
通状態となり、一方のトランジスタ１９ｂは非導通状態
となっている。このとき、ＣＭＯＳ伝達ゲートはこのよ
うな状態に付随したオームの単位で測定可能な“オン抵
抗”を有している。一方、Ｖ１とＶ２とがともに高電圧
となっている場合には、トランジスタ１９ａが非導通状
態となり、一方のトランジスタ１９ｂが導通状態とな
り、ＣＭＯＳ伝達ゲートは先の場合と同様な“オン抵
抗”を示す。しかし、もし、Ｖ１とＶ２とが（この実施
例の場合のように）互いに独立に動作することが可能で
あれば、トランジスタ１９ａおよび１９ｂはそれぞれの
どちらも他とは独立に導通状態、非導通状態のいずれに
もなり得る。さらに、ゲート電圧Ｖ１およびＶ２を操作
することによって、トランジスタ１９ａおよび１９ｂの
それぞれがいろいろなレベルの伝導度を示すように制御
することが可能である。従って、トランジスタ１９ａお
よび１９ｂとによって構成されたＣＭＯＳ伝達ゲートは
プログラム可能な可変抵抗として振る舞うことが可能で
ある。 【００１５】図４のＰＭＯＳトランジスタ１９ｃおよび
ＮＭＯＳトランジスタ１９ｄとによってＣＭＯＳインバ
ータが構成されている。トランジスタ１９ｃおよび１９
ｄは入力信号を反転させて、その結果の反転信号を出力
として供給する。また、ＮＭＯＳトランジスタ１９ｄの
ゲート・ソース間容量と関連する一定の容量を有してい
る。従って、２つのＣＭＯＳ伝達ゲートとＣＭＯＳイン
バータとを一対として結合させるとプログラム可能な
“ＲＣ”時定数をもったバッファ回路ができ、これによ
り、アナログ電圧源Ｖ１およびＶ２を操作することによ
って信号がバッファ回路中を伝達する速度を操作する能
力を得ることができる。図２の遅延ロックループ回路１
４はそれぞれが互いに約1.２５nsecずつ遅延する２０個
のインバータ（従って１０個のバッファ）を有してい
る。従って、遅延ロックループ１４の出力は入力クロッ
ク信号１２に対して２５nsec遅延することになる。クロ
ック１２はこの実施例においては、４０ＭＨｚで動作す
るので、その周期は２５nsecであり、従ってクロック信
号１２と遅延ロックループ回路１４の最後の出力１４ｊ
（Φ１０）とは互いに位相が一致する。本発明によるパ
ケットデータ再生システムの機能について次に説明す
る。一般に、図２のパケットデータ再生システム８ａは
プログラム可能な遅延ロックループ回路１４を有するこ
とによってプロセスのばらつきと電源の変動とを自動的
に調整して基準クロック１２との同期を維持し、正確で
効率的なデータサンプリングを可能とするものである。
データのサンプリングは遅延選択制御回路２０中に不安
定性安定化回路を含んでおり、これによってデータサン
プリング時において位相遅延信号１４ａ−ｊの立ち上が
りのどれかの１つと一致してデータ信号２４がたち下が
るときに確実に正しいデータのサンプリングが行われ
る。 【００１６】以上に説明したように、基準クロック信号
１２および遅延ロックループ回路１４によって、互いに
位相が増加的にずれていく１０個の出力信号１４ａ−ｊ
が供給される。また、正エッジ同期化回路１７によって
プロセスのばらつきや電源の変動に依存せずに遅延ロッ
クループ回路１４の最後の出力１４ｊ（Φ１０）がクロ
ック信号１２と同期することが保証される。正エッジ同
期化回路１７は遅延ロックループ回路１４の最後の出力
１４ｊ（Φ１０）とクロック信号１２とを比較して、確
実にこれらの信号の位相を互いに一致させるようにな
す。もし、これらの信号の位相が互いに一致していなけ
れば、正エッジ同期化回路１７は図３および図４と関連
して先に説明したプログラム可能アナログ電圧源Ｖ１お
よびＶ２を駆動して遅延ロックループ回路１４中を信号
が伝達する速度を適当に増加または減少させることによ
って、クロック信号１２と遅延ロックループ回路１４の
最後の出力１４ｊとの間の位相関係が正しく維持される
ようにする。図６に詳細に示されている遅延選択回路２
０は遅延ロックループ１４からの位相遅延信号１４ａ−
ｊと、パケットイネーブル回路１５からのイネーブル信
号４３ａおよびデータ信号２４とを入力し、１０個のバ
イナリ出力３８ａ−ｊをサンプリング回路２２に対して
供給する。リセットすなわちデータ２４中の終了ビット
を受信すると、イネーブル信号４３ａは次の開始ビット
を受信する前にフリップフロップ３６ａをクリアする。
これによって遅延選択制御回路２０が次の開始ビット位
相情報を捕捉する準備が整えられる。先に説明したよう
に、遅延選択回路２０はそれぞれ１０個のラッチからな
る２つのグループ３２ａ−ｊおよび３４ａ−ｊと、２入
力ＡＮＤゲート３３ａ−ｊ、および遅延機構３６とを具
備している。各ラッチ３２ａ−ｊは制御信号入力端子
（ラッチイネーブル）を有しており、これらはデータ信
号２４に結合されている。従って、データ信号２４が高
から低へ遷移すると、以後ラッチ３２ａ−ｊへの入力は
割り込み禁止状態となり、その時点の位相遅延信号１４
ａ−ｊが保持され、これがラッチ３２ａ−ｊのＱ出力３
５ａ−ｊとなる。ラッチ３２ａ−ｊのＱ出力３５ａ−ｊ
は２入力ＡＮＤゲート３３ａ−ｊに入力される。次のラ
ッチのＱnot 出力がこのＡＮＤゲート３３ａ−ｊへ第２
の入力として加えられるので、ラッチ３４ａ−ｊへの入
力のうちのどれか１つの入力だけが必ずバイナリ値
“１”を有することになる。従って、もし出力３５ａが
“１”であり、出力３５ｂが“０”であれば、３９ａは
“１”となる。これ以外のどのような場合（３５ａが
“１”でかつ３５ｂが“１”、３５ａが“０”でかつ３
５ｂが“１”、３５ａが“０”でかつ３５ｂが“０”）
においても、出力３９ａはバイナリ値“０”を有する。
従って、信号３９ａ−ｊは必ずどこかの１桁だけが
“１”のバイナリ値を有するような１０桁バイナリコー
ドとなっている。このコード３９ａ−ｊは開始ビット２
４がいつ始まるのかを表している。また、各ラッチ３４
ａ−ｊへの制御入力信号（ラッチイネーブル）として
は、データ信号２４の最初の高から低への遷移が検出さ
れたものが、さらに遅延機構３６によって遅延された信
号が入力される。遅延機構３６はフリップフロップ３６
ａと図３および図４と同様な６つのインバータの列（図
にはバッファ要素３６ｂとして示されている）を具備し
ている。従って、ラッチ３４ａ−ｊへの制御入力信号３
１は7.５nsec（１個のインバータ当たりの遅延量1.２５
ns×６インバータ）だけラッチ３２ａ−ｊへの制御入力
信号２４よりも遅延される。こうして、先に説明したバ
イナリコードである信号３９ａ−ｊは、データ信号２４
がラッチ３２ａ−ｊを割り込み禁止状態にしてから7.５
nsec信号にＤ型ラッチ列３４ａ−ｊにラッチされる。信
号３９ａ−ｊはホールドされて出力３８ａ−ｊとなる。
遅延選択制御回路２０はバイナリコード３８ａ−ｊをサ
ンプル選択回路１６に対して出力する。サンプル選択回
路１６によって復号されたバイナリコード３８ａ−ｊに
よって、データ信号２４の偶数および奇数ビットを正確
にサンプリングするためにはどの位相遅延信号１４ａ−
ｊを用いるべきかが示される。 【００１７】遅延選択制御回路２０は、付加されている
ラッチ３４ａ−ｊと遅延機構とによって不安定性安定化
回路として働く。データ信号２４の立ち上がり点（開始
ビット）が位相遅延信号１４ａ−ｊ（第１のラッチ組３
２ａ−ｊへの入力）のどれか１つのエッジと一致する
と、出力３５ａ−ｊ（従って３９ａ−ｊ）の１つが短時
間の間不定状態となり、その後、問題の出力は不安定状
態から回復して正しいデータの保持を行うようになる。
このとき、遅延機構３６によってデータ信号２４は7.５
nsecだけ遅延されるから、これにより問題となり得る出
力が回復してから正しい値がラッチされて出力３８ａ−
ｊとなる。図７に詳細に示されているサンプル選択回路
１６は、バイナリコード３８ａ−ｊと、位相遅延信号１
４ａ−ｊ、およびイネーブル信号４３ｂを入力して、ど
の位相遅延信号１４ａ−ｊを奇数データビットをサンプ
リングするのに用いるべきか、また、どの位相遅延信号
１４ａ−ｊを偶数データビットのサンプリングに用いる
べきなのかを決定する。サンプル選択回路１６は、開始
ビット遷移の発生に基づいて、奇数および偶数クロック
を生成する。サンプル選択回路１６の真理値表が表１で
ある。 【００１８】図５のタイミング図はこれをさらに明確に
示している。データ信号２４が高から低へ遷移したとき
が、開始ビットを示しており、これが図６のラッチ３２
ａ−ｊのイネーブル入力として入力され、ラッチ３２ａ
−ｊはこのときの各々の入力をラッチする。また、約7.
５nsec後にイネーブル入力３１信号が発せられてラッチ
が各々のラッチのデータ３４ａ−ｊをラッチする。ラッ
チ３４ａ−ｊの出力３８ａ−ｊは以下のような情報を保
持する。例えば図５の例では、３８ａ＝“０”（Φ
１）、３８ｂ＝“０”（Φ２）、３８ｃ＝“０”（Φ
３）、３８ｄ＝“０”（Φ４）、３８ｅ＝“０”（Φ
５）、３８ｆ＝“０”（Φ６）、３８ｇ＝“１”（Φ
７）、３８ｈ＝“０”（Φ８）、３８ｉ＝“０”（Φ
９）、３８ｊ＝“０”（Φ１０）、３８ａ＝“０”（Φ
１）である。これはバイナリコード００００００１００
０を表している。このコードはデータ信号２４の高から
低への遷移が信号Φ７およびΦ８を表す１４ｇと１４ｈ
との間で発生していることを示している。この情報を用
いて、サンプル選択回路１６はどの位相遅延信号１４ａ
−ｊを奇数データビット２４ａをサンプリングするのに
用いるべきかを、またどの遅延位相信号１４ａ−ｊを奇
数データビット２４ｂをサンプリングするのに用いるべ
きかを決定する。 【００１９】サンプル選択回路１６には図７を参照す
る。バイナリ値３８ａ−ｊおよびイネーブル信号４３ｂ
が入力される。サンプル選択回路１６はイネーブルにな
っているときには、バイナリコード３８ａ−ｊを取り入
れ、どの位相遅延信号１４ａ−ｊを奇数データビット２
４ａおよび偶数データビット２４ｂのサンプリングを行
うために用いるべきかの決定を表１に示した真理値表に
基づいて行う。もし、サンプル選択回路１６がディスエ
ーブルの状態となっているときには、“０”を出力す
る。従って、サンプル選択回路１６の出力は表１に従っ
た２つの別々の位相遅延信号４１ａおよび４１ｂとな
り、これらはサンプリング回路２２のフリップフロップ
４２および４４へイネーブル入力信号として供給され
る。一方、フリップフロップ４２および４４へのデータ
入力はデータ信号２４である。図５の例では、開始ビッ
トが遅延位相信号Φ７、１４ｇと遅延位相信号Φ８、１
４ｈとの間で高から低へ遷移すると、サンプル選択回路
１６はフリップフロップ４２（奇数ビットサンプルラッ
チ）へのクロック入力として位相遅延信号Φ５、１４ｅ
を、またフリップフロップ４４（偶数ビットサンプルラ
ッチ）へのクロック信号として位相遅延信号Φ１０、１
４ｊを用いることを決定する（フリップフロップ４２お
よび４４は位相遅延信号１４ｅおよび１４ｊの立ち上が
りにおいてクロックがかけられることに注意のこと）。
これによって、各々のサンプリング点が入力データ２４
の遷移点の途中となるようになされる。 【００２０】こうして、サンプリング回路２２は正しく
サンプリングされたデータ（奇数データビット１０ａお
よび偶数ビット１０ｂの両方）をＦＩＦＯ４ａに対して
出力する。以上、本発明を好適な実施例について説明し
たが、これによって本発明が制限されるものではない。
本発明の明細書を読めば開示した実施例のいろいろな変
形が可能であることは当業者にとっては明らかであろ
う。従って、そのような変形あるいは実施例は添付の請
求範囲の範囲内に含まれるものである。以上の記載に関
連して以下の各項を開示する。 １．データ信号を供給し、基準信号を供給し、各位相信
号が基準信号に対して増加的に遅延していく、複数の位
相信号を供給し、前記データ信号中におけるデータ信号
の転送の開始を識別するために前記複数の位相信号を採
用するようになされている識別手段を提供し、データ信
号のエッジと増加的に遅延する複数の信号のエッジとが
一致することによって起こり得る不安定性の問題を排除
するための遅延手段を提供し、データ信号中のデータ信
号の転送開始の識別を用いて、データのサンプリングの
正確さが改善されるようにデータのサンプリングを行う
サンプリング手段を提供する、ステップを含むことを特
徴とする、データをサンプリングする改良された方法。 【００２１】２．前記識別手段が、いつデータ信号の転
送が開始されるかを識別し、データ信号の転送に開始の
識別に応じて、複数のサンプリング信号を生成するステ
ップを含んでいることを特徴とする前記１項に記載の方
法。 ３．データ信号の転送の開始の識別が、さらにデータ信
号の転送が開始されたときに複数の位相信号をラッチ
し、前記複数の位相信号のバイナリ状態を評価してデー
タ信号の転送の開始時間を識別し、ラッチされた前記位
相信号のバイナリ状態に応じて、サンプリング信号を形
成する、手段をさらに含んでいることを特徴とする前記
２項に記載の方法。 ４．前記サンプリング手段の提供が、複数のサンプリン
グフリップフロップを形成し、前記識別手段が前記複数
のサンプリングフリップフロップへのクロック入力を形
成するように、前記識別手段を複数のサンプリングフリ
ップフロップに結合し、データ信号が前記複数のサンプ
リングフリップフロップの入力を形成するように、前記
データ信号を前記複数のサンプリングフリップフロップ
に結合し、複数のサンプリングラッチの各出力がデータ
信号のサンプリングされたビットを表すように、前記デ
ータ信号を複数のサンプリングフリップフロップの出力
にラッチする、ステップを含んでいることを特徴とする
前記１項に記載の方法。 【００２２】５．ＮＭＯＳトランジスタのソースをＰＭ
ＯＳトランジスタのソースに結合してＣＭＯＳ伝達ゲー
トの入力部を形成し、ＮＭＯＳトランジスタのドレイン
をＰＭＯＳトランジスタのドレインに結合してＣＭＯＳ
伝達ゲートの出力部を形成した、ＮＭＯＳトランジスタ
とＰＭＯＳトランジスタとからなるＣＭＯＳ伝達ゲート
を形成し、第１の可変電圧源をＮＭＯＳトランジスタの
ゲートに結合して、第１の可変電圧源によってＮＭＯＳ
トランジスタの伝導度が変化するようになし、第２の可
変電圧源をＰＭＯＳトランジスタのゲートに結合して、
第２の可変電圧源によってＰＭＯＳトランジスタの伝導
度が変化するようになし、ＰＭＯＳトランジスタのソー
スが第１の固定電圧源に接続され、ＮＭＯＳトランジス
タのソースが第１の固定電圧源の電圧よりも低い電圧を
有する第２の固定電圧源に接続され、ＮＭＯＳトランジ
スタのドレインがＰＭＯＳトランジスタのドレインに接
続されてＣＭＯＳインバータの出力部を形成し、ＮＭＯ
ＳトランジスタのゲートがＰＭＯＳトランジスタのゲー
トに接続されてＣＭＯＳインバータの入力部を形成する
ようになされた、ＰＭＯＳトランジスタとこれに直列に
接続されたＮＭＯＳトランジスタとからなるＣＭＯＳイ
ンバータを形成し、ＣＭＯＳ伝達ゲートの出力をＣＭＯ
Ｓインバータの入力に結合し、第１の可変電圧源と第２
の可変電圧源の操作によってＣＭＯＳ伝達ゲートが可変
抵抗として働き、ＣＭＯＳインバータがＮＭＯＳトラン
ジスタのゲート・ソース間接合によって形成される一定
容量として働くことによって形成される可変“ＲＣ”時
定数により、信号の伝達速度の調節が可能となす、ステ
ップを含むことを特徴とする温度変化またはプロセスば
らつきに依存せずに、基準信号に対して、一定の遅延時
間を維持する遅延信号を提供する方法。 【００２３】６．基準信号と、前記基準信号に接続さ
れ、増加的に遅延する複数の位相遅延信号を生成する遅
延ロックループ回路と、前記遅延ロックループ回路に接
続された遅延選択制御回路と、前記遅延ロックループ回
路と前記遅延選択制御回路とに接続されたサンプル選択
回路と、前記サンプル選択回路に接続されたサンプリン
グ回路と、前記遅延選択制御回路と前記サンプリング回
路とに接続されたデータ信号と、前記遅延選択制御回路
と前記サンプル選択回路とに接続され、前記遅延選択制
御回路と前記サンプリング回路にデータパケットの中の
開始ビットあるいは終了ビットがいつ始まるかを知らせ
るようになされたパケットイネーブル回路と、前記サン
プリング回路に接続されたバス、とを備えていることを
特徴とするデータサンプリングシステム。 ７．前記遅延ロックループ回路が、単一の信号遅延を供
給する複数のバッファ回路を具備していることを特徴と
する前記６項に記載のシステム。 【００２４】８．前記複数のバッファ回路の各々が、互
いに直列に接続された２つのインバータ回路具備してお
り、該インバータの各々がさらに、第１のＰＭＯＳトラ
ンジスタを有し、第１のＮＭＯＳトランジスタを有し、
該第１のＮＭＯＳトランジスタが前記第１のＰＭＯＳト
ランジスタに並列に接続されて伝達ゲートを形成し、前
記第１のＮＭＯＳトランジスタのソースと前記第１のＰ
ＭＯＳトランジスタのソースとが互いに接続されてイン
バータ回路の入力部を形成し、前記第１のＮＭＯＳトラ
ンジスタのドレインと前記第１のＰＭＯＳトランジスタ
のドレインとが互いに接続されて伝達ゲートの出力を形
成するようになされており、ソースが固定電源電圧に接
続され、ゲートが前記ＣＭＯＳ伝達ゲートの出力に接続
された第２のＰＭＯＳトランジスタを有し、ソースが接
地電位に接続され、ゲートが前記伝達ゲートの出力に接
続され、ドレインが前記第２のＰＭＯＳトランジスタの
ドレインに接続されて該インバータ回路の出力部を形成
するようになされた第２のＮＭＯＳトランジスタを有し
ている、ことをトランジスタ前記７項に記載のシステ
ム。 【００２５】９．前記遅延選択制御回路が、第１の複数
のＤ型ラッチを有し、該Ｄ型ラッチの各々がデータ入力
とラッチイネーブル入力との２つの入力と、１つの出力
を有し、前記複数のデータ入力のそれぞれが前記遅延ロ
ックループ回路によって生成された複数の位相遅延信号
の１つに結合されており、前記複数のラッチイネーブル
入力の各々がデータ信号に結合されており、２つの入力
と１つの出力を具備した複数のＡＮＤゲートを有し、該
ＡＮＤゲートの１つの入力が前記第１の複数のＤ型ラッ
チの中の第１のＤ型ラッチの“Ｑ”出力に接続されてお
り、第２の入力が前記第１の複数のＤ型ラッチの中の第
２のＤ型ラッチの“Ｑnot"出力に接続されており、前記
第１の複数のＤ型ラッチの中の前記第２のＤ型ラッチが
該第１の複数のＤ型ラッチの中の次の増加ラッチとなる
ようになされており、第２の複数のＤ型ラッチを有し、
該Ｄ型ラッチの各々がデータ入力とラッチイネーブル入
力との２つの入力と、１つの出力を有し、前記第２の複
数のＤ型ラッチのデータ入力が前記複数のＡＮＤゲート
のそれぞれの出力に接続されており、ラッチイネーブル
入力がデータ信号に接続されており、該第２の複数のＤ
型ラッチの出力がどの増加位相遅延信号を用いてデータ
信号のサンプリングを行うべきかを示すバイナリコード
を表すようになされており、前記第１の複数のＤ型ラッ
チのラッチイネーブル入力と前記第２の複数のＤ型ラッ
チのラッチイネーブル入力との間に結合された遅延機構
を有し、前記第２の複数のＤ型ラッチのラッチイネーブ
ル入力によって該第２の複数のＤ型ラッチが前記第１の
複数のＤ型ラッチイネーブルにするのよりも遅れてイネ
ーブルにされるようになされている。 【００２６】ことを特徴とする前記６項に記載のシステ
ム。 10．前記遅延機構が複数の信号遅延バッファ回路とラッ
チを具備していることを特徴とする前記９項に記載のシ
ステム。 11．前記サンプリング回路が、データ入力とイネーブル
入力との２つの入力と、出力とを有する２つのフリップ
フロップを有し、第１のフリップフロップが論理制御回
路の第１の出力に接続されているイネーブル入力を有し
ており、第２のフリップフロップが論理制御回路の第２
の出力に接続されているイネーブル入力を有しており、
前記第１のフリップフロップと前記第２のフリップフロ
ップの第２の入力がバスに接続されており、前記第１の
フリップフロップの出力がバスからの奇数ビットサンプ
リングデータを保持し、前記第２のフリップフロップの
出力がバスからの偶数ビットサンプリングデータを保持
するようになされていることを特徴とする前記６項に記
載のシステム。 12．前記サンプル選択回路が、マルチプレクサを有して
おり、該マルチプレクサが前記遅延ロックループ回路と
前記遅延選択制御回路とからの入力を取り入れ、２つの
増加位相遅延信号を前記サンプリング回路に対して出力
するようになされていることを特徴とする前記６項に記
載のシステム。 【００２７】13．入力端子および出力端子を有するプロ
グラム可能な信号遅延回路において、該信号遅延回路
が、前記入力端子に接続されたソースと、第１の可変電
圧源に接続されたゲートと、ドレインとを具備した第１
のＮＭＯＳトランジスタと、前記入力端子に接続された
ソースと、第２の可変電圧源に接続されたゲートと、前
記第１のＮＭＯＳトランジスタのドレインに接続された
ドレインとを具備した第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインに接続され
たゲートと、回路のアースに接続されたソースと、前記
出力端子に接続されたドレインとを具備した第２のＮＭ
ＯＳトランジスタと、前記第２のＮＭＯＳトランジスタ
のゲートに接続されたゲートと、固定電圧源に接続され
たソースと、前記出力端子に接続されたドレインとを具
備した第２のＰＭＯＳトランジスタ、とを具備している
ことを特徴とするプログラム可能な信号遅延回路。 14．前記第１の可変電圧源および前記第２の可変電圧源
が互いに独立に動作して、前記第１のＮＭＯＳトランジ
スタおよび前記第２のＰＭＯＳトランジスタをいろいろ
な伝導度で導通するようになし、前記第１のＮＭＯＳト
ランジスタと前記第１のＰＭＯＳトランジスタとの結合
がプログラム可能な可変抵抗として振る舞うようになさ
れていることを特徴とする前記１３項に記載のプログラ
ム可能な信号遅延回路。 【００２８】15．基準クロック１２と、遅延ロックルー
プ回路１４と、パケットイネーブル回路１５と、遅延選
択制御回路２０と、サンプル選択回路１６と、およびサ
ンプリング回路２２とを具備していることを特徴とす
る、コンピュータシステムのデータ通信におけるデータ
サンプリングのための改良されたデータサンプリングシ
ステム。本装置は単一の半導体基板上に構成するように
することもでき、またマイクロコンピュータとそれに結
合された複数のボードを有するバス構造に接続すること
ができる。遅延ロックループ回路１４は正確な遅延信号
１４ａ−ｊを基準クロックに基づいて生成する。遅延ロ
ックループ１４の中の正エッジ同期化回路はサンプリン
グシステムのプログラム可能な位相調整機能を有してい
る。この正エッジ同期化回路を有していることによっ
て、半導体プロセスのばらつきがあっても、選択された
遅延クロック信号と入力データとの間で正しい位相関係
が確実に維持される。パケットイネーブル回路１５は、
データパケット中の開始ビットあるいは終了ビットがい
つ始まるかを遅延制御回路２０およびサンプリング回路
１６に知らせ、これに応じてこれらの回路ブロックをイ
ネーブルとなす。遅延選択制御回路２０は遅延クロック
信号１４ａ−ｊ用いて、データ信号上の開始ビットを検
出する。遅延選択制御回路２０は適当に遅延されたデー
タ信号を採用することによって、不安定性の安定化を行
い、データと遅延ロックループ信号波形とが一致するこ
とによって起こり得る不安定性に関する問題を排除す
る。サンプル選択回路１６は、遅延選択制御回路２０が
開始ビットを検出すると、それに応じてサンプリング回
路２２の偶数ビットおよび奇数ビットサンプリングに対
して２つのサンプリング信号を遅延ロックループ回路１
４から選択する。
するものであり、さらに具体的には、データサンプリン
グに関するものである。 【０００２】 【従来の技術】２点間でデータ通信を行うには、媒体上
のデータがどの時点で妥当と見なして良いのかを決定す
るための何らかの方法が必ず必要であり、その時点にお
いてデータのサンプリング・捕捉が行われる。このこと
は、データの送信側と受信側との間である同期形式が必
要であることを意味している。最も明解な方法は同期信
号をデータ信号とともに送信して、受信側にいつデータ
の捕捉をすべきかを知らせることである。この方法は広
く用いられており、シリアルデータを送るときには、特
にこの方法がよく用いられる。しかし、この方法は同期
信号のための余計なケーブルが必要となること、また、
送り側に余分な電力が必要となる欠点がある。他の方法
として、データストリーム自身に同期のための要素を埋
め込んでしまい、受信側が最適なサンプリング点を決定
することができるようにする方法がある。この方法で
は、データは一般にバーストとして、すなわちパケット
として送信され、受信側ではいつパケットが開始される
のかを検出を行う必要がある。第２の方法では、一般に
フェーズロックループを用いて受信データと内部サンプ
リング信号との同期を維持させるようにする。アナログ
およびディジタルのどちらのフェーズトロックループ
（ＰＬＬ）も用いられている。アナログＰＬＬでは、ク
ロックの位相を変調してデータと揃えるようにする。一
方、ディジタルＰＬＬでは高周波クロックを用いて１デ
ータビット時間内に発生する多数のクロック端のうちか
ら最も中心に近いものを選択する。アナログあるいはデ
ィジタルＰＬＬを用いて、いつ新たなデータパケットが
開始されるかを受信側に知らせるいろいろな方法が存在
する。一般的に行われている１つの方法は、データとは
明白に異なる開始ビット用いて、データパケットの開始
を合図するやり方である。 【０００３】アナログフェーズロックループによる方法
は、雑音によるサンプリングエラーを起こしやすく、望
ましいものではない。アナログサンプリング技術の雑音
の問題を解決するための方法として、ディジタルサンプ
リングを用いるやり方が知られている。しかしながら、
ディジタルサンプリングには不安定性の問題がある。デ
ィジタルラッチ出力は、もし、ラッチへの入力が複数同
時に発生するとある一定時間不確定となってしまう。従
って、ラッチ出力が不安定状態となっている間は、出力
が安定するまで正しくないデータ値が存在することにな
る。この点で、ディジタルサンプリングはさらに改善が
必要とされている。本発明では、遅延バッファのストリ
ングを用いて、データ周波数に整合するようにディジタ
ルＰＬＬ技術を適合させている。ストリングの各バッフ
ァは、データのサンプリングに用いることが可能なエッ
ジを発生させる。なお、このエッジは、さらに高い周波
数のクロックで与えられる多数のエッジと類似のものと
なっている。１つの起こり得る問題は、開始ビットエッ
ジを用いていろいろな位相にある可能なエッジをすべて
調べて最適サンプリング点を決定することと係わってい
る。開始ビットエッジは位相エッジとは本質的に非同期
であるから、無視できない不安定状態が発生しえる。本
発明では、さらに遅延回路を設けることにより、起こり
得る不安定状態のあらゆる可能性を、サンプリングされ
た位相エッジが伝搬される前に排除してしまう。 【０００４】 【発明が解決しようとする課題】従って、本発明が目的
とするところは、スイッチング雑音によるサンプリング
エラーを避けることができるデータサンプリング回路を
提供することにある。また、本発明のさらに目的とする
ところは、不安定状態を起こしにくいディジタルサンプ
リング回路を提供することにある。本発明の他の目的と
利点は、以下の説明と図面とを参照すれば、当業者には
明らかであろう。 【０００５】 【課題を解決するための手段】コンピュータシステムの
データ通信のための改良されたデータサンプリングシス
テムは、基準クロックと、遅延ロックループ回路と、パ
ケットイネーブル回路と、遅延選択制御回路と、サンプ
ル選択回路と、サンプリング回路とから成っている。こ
の装置は、単一の半導体基板上に作成することが可能で
あり、また、マイクロコンピュータを有しそれに複数の
ボードが接続されたバス構成と接続することができる。
遅延ロックループ回路は正確な遅延クロック信号を基準
クロックに基づいて発生させる。正のエッジ同期化回路
は、遅延ロックループの中において、プログラム可能な
サンプリングシステムの位相調整を行う。半導体プロセ
スのばらつきがあっても、この正のエッジ同期化回路に
よって選択された遅延クロック信号と入力データとの間
の位相関係が確実に正しく維持される。パケットイネー
ブル回路はイネーブル信号をサンプル選択回路と遅延選
択制御回路とに送り、データ中の開始ビットの開始に合
わせてシステムを動作させ、また終了ビットに合わせて
停止させる。遅延選択制御回路は遅延クロック信号を用
いてデータ信号上の開始ビットの検出を行う。この遅延
選択制御回路はデータ信号を適当に遅延させることによ
って、不安定性の安定化を行い、データのと遅延ロック
ループ信号波形とが一致することと関係して発生する不
安定状態の問題を防ぐ。遅延選択制御回路が開始ビット
を検出すると、それに応じてサンプル選択回路は遅延ロ
ックループ回路から２つのサンプリング信号を、サンプ
リング回路の偶数ビットおよび奇数ビットサンプリング
に対して選択する。 【０００６】ここに開示する本発明は、ディジタルＰＬ
Ｌ技術を適合し、遅延バッファのストリングを用いて、
データ周波数への整合を行うようにするものである。ス
トリングの各バッファは、データのサンプリングに用い
ることが可能なエッジを発生させる。なお、このエッジ
は、さらに高い周波数のクロックで与えられる多数のエ
ッジと類似のものとなっている。１つの起こり得る問題
は、開始ビットエッジを用いていろいろな位相にある可
能なエッジをすべて調べて最適サンプリング点を決定す
ることと係わっている。開始ビットエッジは位相エッジ
とは本質的に非同期であるから、不安定状態が発生する
可能性を無視し得ない。本発明では、さらに遅延回路を
設けることにより、このような不安定状態が起こり得る
あらゆる可能性を、サンプルされた位相エッジが伝搬さ
れる前に排除する。 【０００７】 【実施例】図１はコンピュータシステム１１を示したブ
ロックであり、パケット再生回路８ａ−ｎがＦＩＦＯ
（４ａ−ｎ）に接続されている。また、ＦＩＦＯ（４ａ
−ｎ）はパケットデータジェネレータ６ａ−ｎに接続さ
れている。これらの構成部品はコンピュータボード２８
ａ−ｎに搭載されている。各ボード２８ａ−ｎに必要と
される機能に応じて、その他の構成部品もボード２８ａ
−ｎに搭載するようにもできる。また、ボード２８ａ−
ｎにはプロモッサボード、メモリーボード、入出力（Ｉ
／Ｏ）ボード、グラフィックスボードなどの標準的な回
路ボードが含まれるようにもできる。各ボード２８ａ−
ｎは、データ２４と制御情報１７とを転送するためにシ
ステムバス２６と接続されている。制御情報１７はボー
ド２８ａ−ｎに対して転送しようとしているデータ２４
の開始および終了とを示す。バス２６としては、任意の
標準的なバスアーキテクチャーを採用することができ
る。１つの例は、通常“フューチャバス”として知られ
ているバスアーキテクチャーであり、これは例えば“マ
イクロプロセッサレポート”（１７ページ、第６巻、第
７号、１９９２年５月２７日）において開示されてい
る。パケットデータ再生回路８ａ−ｎはデータ２４を転
送をするために直接にバス２６に接続されている。パケ
ットデータ再生回路８ａ−ｎは正確なディジタルデータ
サンプリングが確実に行えるようにバス２６上のデータ
の送信状態の監視を行う。 【０００８】図２は、パケットデータ再生回路８ａにつ
いてさらに詳細に示したブロック図である。図２におい
て、パケットデータ再生回路８ａは入力として基準クロ
ック信号１２を受信する。パケットデータ再生回路８ａ
は、遅延ロックループ回路１４と、サンプル選択回路１
６と、遅延選択制御回路２０と、パケットイネーブル回
路１５と、サンプリング回路２２とからなっている。こ
のブロック図には、それぞれが独立した回路として示さ
れているが、もちろんパケットデータ再生回路８ａ全体
を単一の半導体基板上に形成するようにできる。本発明
の重要な特徴は、パケットデータ再生回路８ａによって
従来のディジタルサンプリング法において問題があった
不安定性が解決されるということである。図２の基準ク
ロック信号１２としては、従来技術による任意のクロッ
ク回路からの信号を用いることができる。また、マイク
ロプロセッサのクロックと共通であってもよい。この好
適な実施例においては、クロックは約４０ＭＨｚであ
り、従って２５nsecの周期を有する。周期との関連性に
ついては、後にまた説明する。この基準クロック信号１
２は遅延ロックループ回路１４に供給される。遅延ロッ
クループ回路１４は複数の出力１４ａコード−ｊ（順次
増大遅延クロック信号）を生成し、これらの出力はサン
プル選択回路１６と遅延選択制御回路２０とに入力され
る。また、遅延選択制御回路２０からも複数の出力３８
ａ−ｊが生成されて、サンプル選択回路１６にさらに入
力として加えられる。パケットイネーブル回路１５はデ
ータ２４と制御情報１７とを受信し、イネーブル信号４
３ａを遅延選択制御回路２０に対して出力し、またサン
プル選択回路１６へはイネーブル信号４３ｂを出力す
る。サンプル選択回路１６は、２つの信号４１ａおよび
４１ｂとから構成される出力信号４１を生成して、サン
プリング回路２２に供給する。サンプリング回路２２は
信号４１ａ、４１ｂ、およびデータ２４を受信し、信号
４１ａおよび４１ｂとを用いてデータ２４の正確なサン
プリングを行う。サンプリングされたデータ１０はサン
プリング回路２２から出力されて、ＦＩＦＯ２８に送ら
れる。 【０００９】図３および図４は遅延ロックループ回路１
４をさらに詳細に示したものである。図３は、回路図お
よび一部ブロック図を組み合わせたもので、複数のイン
バータ要素１８ａ−ｔが遅延ロックループ回路１４内の
正エッジ同期化回路１７に接続されている。直列に接続
されたインバータ１８ａ−ｔによってクロック信号の周
期に整合するように選択されたバッファが形成されてい
る。１つのバッファ当たり2.５nsecの遅延を有する合計
１０個のバッファ要素（従って２０個のインバータ１８
ａ−ｔが含まれている）によって遅延ロックループ回路
１４が構成されており、これに、この例では２５nsecの
周期を有するクロック信号１２が加えられる。クロック
信号１２および最後の遅延バッファからの出力１４ｊが
ともに正エッジ同期化回路１７に入力される。正エッジ
同期化回路１７は入力１２および１４ｊに対してこれら
両者の比較を行い、これらが互いに同期しているかどう
かを調べる。次に正エッジ同期化回路１７はプログラム
可能なアナログ電圧源Ｖ１およびＶ２を調整し、クロッ
ク信号１２がインバータ列１８ａ−ｔ中を伝搬する遅延
時間を増加あるいは減少して、信号１２と１４ｊとが互
いに同期が維持されるようにする。このように正エッジ
同期化回路１７の補償動作によって、プロセスのばらつ
きあるいは電源の変化に関係なしに、遅延ロックループ
回路１４の位相関係が正しく維持される。 【００１０】図４は図３のインバータ要素１８ａの内部
の回路構成を示した回路図である。インバータ１８ａは
２つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジ
スタの合計４つのＭＯＳ（金属酸化物半導体）トランジ
スタを有している。ＰＭＯＳトランジスタ１９ａおよび
ＮＭＯＳトランジスタ１９ｂによって相補型ＭＯＳ伝達
ゲートが構成されている。これらの２つのトランジスタ
１９ａおよび１９ｂが並列となるように、ソース／ドレ
イン端子が互いに接続されている。また、ＰＭＯＳトラ
ンジスタ１９ａのゲートはプログラム可能なアナログ電
圧源Ｖ１に接続されており、一方、ＮＭＯＳトランジス
タ１９ｂのゲートはプログラム可能なアナログ電圧源Ｖ
２に接続されている。また、直列接続されたＰＭＯＳト
ランジスタ１９ｃとＮＭＯＳトランジスタ１９ｄとによ
って相補型ＭＯＳインバータが構成されている。ＰＭＯ
Ｓトランジスタ１９ｃのソースは電圧源Ｖccにバイアス
されており、一方、ＮＭＯＳトランジスタ１９ｄのソー
スは接地されている。伝達ゲートの出力はこれらのトラ
ンジスタ１９ｃおよび１９ｄのゲートに接続されてい
る。図５はデータ信号２４、クロック信号１２、およ
び、クロック信号１２に対して遅延し最終的に遅延クロ
ックループ１４の出力となる１０個の位相遅延信号１４
ａ−ｊについてのタイミング図である。データ信号２
４、クロック信号１２および位相遅延信号１４ａ−ｊは
すべて同期がとられている。データ２４の開始ビットが
高から低へ遷移することによってスタートすると位相遅
延信号１４ａ−ｊはデータ信号２４によってラッチされ
て、データ２４を正確にサンプリングするのに用いるの
に適当な遅延信号エッジ１４ａ−ｊが求められる。この
特質については後に図６および図７の機能についての説
明の行う際にまたさらに詳細に議論する。 【００１１】図６は図２の遅延選択制御回路２０につい
てさらに詳細に表した図である。遅延選択制御回路２０
は２つのラッチのグループ３２ａ−ｊおよび３４ａ−ｊ
を有し、さらにまた、フリップフロップ３６ａと遅延バ
ッファ３６ｂから成る遅延要素３６と、複数の２入力Ａ
ＮＤゲート３３ａ−ｊを有している。ラッチ３２ａ−ｊ
および３４ａ−ｊは好適にはデータ入力Ｄ、イネーブル
入力Ｅ、および２つの出力Ｑ、Ｑnot を有する単離なＤ
型ラッチである。なお、Ｑnot 出力はラッチ３４ａ−ｊ
においては用いられない。遅延ロックループ後１４ａ−
ｊは対応するラッチ３２ａ−ｊのＤ入力に入力される。
バス２６からのデータ２４はラッチ３２ａ−ｊのイネー
ブル入力となるように接続されている。ラッチ３２ａ−
ｊのＱ出力３５ａ−ｊは２入力ＡＮＤゲート３３ａ−ｊ
に入力される。また、Ｑnot 出力３７ａ−ｊはＡＮＤゲ
ート３３ａ−ｊに対して第２の入力として加えられる
が、その際出力３７ｂがＡＮＤゲート３３ａに入力さ
れ、出力３７ｃがＡＮＤゲート３３ｂに入力され、以下
同様に加えられる。バス２６からのデータ２４は、遅延
要素３６によって遅延された後に、ラッチ３４ａ−ｊに
対してイネーブル入力として加えられる。 【００１２】図７は、図２のサンプル選択回路１６およ
びサンプリング回路２２の構成を表した図である。サン
プル選択回路１６は位相遅延信号１４ａ−ｊの中から２
つの位相信号を表１に示したように選択するマルチプレ
クサである。サンプリング回路２２は、フリップフロッ
プ４２および４４とからなっている。図６の遅延選択制
御回路２０のラッチ３４ａ−ｊのＱ出力３８ａ−ｊが、
制御入力としてサンプル選択回路１６に対して加えられ
る。また、位相遅延信号１４ａ−ｊが遅延ロックループ
１４からサンプル選択回路１６への入力信号として加え
られる。サンプル選択回路１６の出力はクロック入力と
してフリップフロップ４２および４４に対して入力され
る。また、バス２６からのデータ２４がデータ入力とし
てフリップフロップ４２および４４に加えられる。サン
プル選択回路１６は、信号３８ａ−ｊのバイナリ値に応
じてフリップフロップ４２および４４をイネーブルにす
ることによってデータのサンプリングを行う。以下に説
明するようにフリップフロップ４２のＱ出力からは奇数
ビットのサンプリングデータ１０ａが供給され、一方フ
リップフロップ４４のＱ出力からは偶数ビットのサンプ
リングデータ１０ｂが供給される。また、サンプリング
回路２２からの出力は、図２においてサンプリングデー
タ信号１０として表されているものである。次の表１
は、入力信号３８ａ−ｊのバイナリコードに従って開始
ビット２４が開始する時にデータサンプリングを行うた
めに、サンプル選択回路１６がサンプリング回路２２の
フリップフロップ４２および４４をイネーブルにするの
に用いるために指定する図３に示された位相１−１０を
形成している位相遅延信号１４ａ−ｊを表している。 【００１３】 【表１】 表 １ バイナリ バイナリコード 開始ビット 奇数サンプル 偶数サンプル 信号43ｂ ３８ａ−ｊ 開始 中間 信号４１ａ 信号４１ｂ １ 1000000000 Φ1 & Φ2 Φ9 (14i) Φ4 (14d) １ 0100000000 Φ2 & Φ3 Φ10 (14j) Φ5 (14e) １ 0010000000 Φ3 & Φ4 Φ1 (14a) Φ6 (14f) １ 0001000000 Φ4 & Φ5 Φ2 (14b) Φ7 (14g) １ 0000100000 Φ5 & Φ6 Φ3 (14c) Φ8 (14h) １ 0000010000 Φ6 & Φ7 Φ4 (14d) Φ9 (14i) １ 0000001000 Φ7 & Φ8 Φ5 (14e) Φ10 (14j) １ 0000000100 Φ8 & Φ9 Φ6 (14f) Φ1 (14a) １ 0000000010 Φ9 & Φ10 Φ7 (14g) Φ2 (14b) １ 0000000001 Φ10 & Φ1 Φ8 (14h) Φ3 (14c) ０ 関係なし 関係なし 低 (0) 低 (0) データパケット再生システム１１の動作の理解を容易に
するために、まず、図２の遅延ロックループ回路１４の
動作について説明する。 【００１４】図２の遅延ロックループ回路１４からは１
０個の出力信号１４ａ−ｊが供給されるが、これらの信
号は図５に示されているようにそれぞれの互いの位相が
増加的にずれていく。また、これらはクロック信号１２
を基準として位相ずれを生じる。また図４のＰＭＯＳト
ランジスタ１９ａおよびＮＭＯＳトランジスタ１９ｂと
によってプログラム可能なＣＭＯＳ伝達ゲートが構成さ
れている。これらのトランジスタ１９ａおよび１９ｂの
ゲートは２つの独立したプログラム可能なアナログ電圧
源Ｖ１およびＶ２によって駆動される。Ｖ１とＶ２とが
低電圧となっているときには、トランジスタ１９ａが導
通状態となり、一方のトランジスタ１９ｂは非導通状態
となっている。このとき、ＣＭＯＳ伝達ゲートはこのよ
うな状態に付随したオームの単位で測定可能な“オン抵
抗”を有している。一方、Ｖ１とＶ２とがともに高電圧
となっている場合には、トランジスタ１９ａが非導通状
態となり、一方のトランジスタ１９ｂが導通状態とな
り、ＣＭＯＳ伝達ゲートは先の場合と同様な“オン抵
抗”を示す。しかし、もし、Ｖ１とＶ２とが（この実施
例の場合のように）互いに独立に動作することが可能で
あれば、トランジスタ１９ａおよび１９ｂはそれぞれの
どちらも他とは独立に導通状態、非導通状態のいずれに
もなり得る。さらに、ゲート電圧Ｖ１およびＶ２を操作
することによって、トランジスタ１９ａおよび１９ｂの
それぞれがいろいろなレベルの伝導度を示すように制御
することが可能である。従って、トランジスタ１９ａお
よび１９ｂとによって構成されたＣＭＯＳ伝達ゲートは
プログラム可能な可変抵抗として振る舞うことが可能で
ある。 【００１５】図４のＰＭＯＳトランジスタ１９ｃおよび
ＮＭＯＳトランジスタ１９ｄとによってＣＭＯＳインバ
ータが構成されている。トランジスタ１９ｃおよび１９
ｄは入力信号を反転させて、その結果の反転信号を出力
として供給する。また、ＮＭＯＳトランジスタ１９ｄの
ゲート・ソース間容量と関連する一定の容量を有してい
る。従って、２つのＣＭＯＳ伝達ゲートとＣＭＯＳイン
バータとを一対として結合させるとプログラム可能な
“ＲＣ”時定数をもったバッファ回路ができ、これによ
り、アナログ電圧源Ｖ１およびＶ２を操作することによ
って信号がバッファ回路中を伝達する速度を操作する能
力を得ることができる。図２の遅延ロックループ回路１
４はそれぞれが互いに約1.２５nsecずつ遅延する２０個
のインバータ（従って１０個のバッファ）を有してい
る。従って、遅延ロックループ１４の出力は入力クロッ
ク信号１２に対して２５nsec遅延することになる。クロ
ック１２はこの実施例においては、４０ＭＨｚで動作す
るので、その周期は２５nsecであり、従ってクロック信
号１２と遅延ロックループ回路１４の最後の出力１４ｊ
（Φ１０）とは互いに位相が一致する。本発明によるパ
ケットデータ再生システムの機能について次に説明す
る。一般に、図２のパケットデータ再生システム８ａは
プログラム可能な遅延ロックループ回路１４を有するこ
とによってプロセスのばらつきと電源の変動とを自動的
に調整して基準クロック１２との同期を維持し、正確で
効率的なデータサンプリングを可能とするものである。
データのサンプリングは遅延選択制御回路２０中に不安
定性安定化回路を含んでおり、これによってデータサン
プリング時において位相遅延信号１４ａ−ｊの立ち上が
りのどれかの１つと一致してデータ信号２４がたち下が
るときに確実に正しいデータのサンプリングが行われ
る。 【００１６】以上に説明したように、基準クロック信号
１２および遅延ロックループ回路１４によって、互いに
位相が増加的にずれていく１０個の出力信号１４ａ−ｊ
が供給される。また、正エッジ同期化回路１７によって
プロセスのばらつきや電源の変動に依存せずに遅延ロッ
クループ回路１４の最後の出力１４ｊ（Φ１０）がクロ
ック信号１２と同期することが保証される。正エッジ同
期化回路１７は遅延ロックループ回路１４の最後の出力
１４ｊ（Φ１０）とクロック信号１２とを比較して、確
実にこれらの信号の位相を互いに一致させるようにな
す。もし、これらの信号の位相が互いに一致していなけ
れば、正エッジ同期化回路１７は図３および図４と関連
して先に説明したプログラム可能アナログ電圧源Ｖ１お
よびＶ２を駆動して遅延ロックループ回路１４中を信号
が伝達する速度を適当に増加または減少させることによ
って、クロック信号１２と遅延ロックループ回路１４の
最後の出力１４ｊとの間の位相関係が正しく維持される
ようにする。図６に詳細に示されている遅延選択回路２
０は遅延ロックループ１４からの位相遅延信号１４ａ−
ｊと、パケットイネーブル回路１５からのイネーブル信
号４３ａおよびデータ信号２４とを入力し、１０個のバ
イナリ出力３８ａ−ｊをサンプリング回路２２に対して
供給する。リセットすなわちデータ２４中の終了ビット
を受信すると、イネーブル信号４３ａは次の開始ビット
を受信する前にフリップフロップ３６ａをクリアする。
これによって遅延選択制御回路２０が次の開始ビット位
相情報を捕捉する準備が整えられる。先に説明したよう
に、遅延選択回路２０はそれぞれ１０個のラッチからな
る２つのグループ３２ａ−ｊおよび３４ａ−ｊと、２入
力ＡＮＤゲート３３ａ−ｊ、および遅延機構３６とを具
備している。各ラッチ３２ａ−ｊは制御信号入力端子
（ラッチイネーブル）を有しており、これらはデータ信
号２４に結合されている。従って、データ信号２４が高
から低へ遷移すると、以後ラッチ３２ａ−ｊへの入力は
割り込み禁止状態となり、その時点の位相遅延信号１４
ａ−ｊが保持され、これがラッチ３２ａ−ｊのＱ出力３
５ａ−ｊとなる。ラッチ３２ａ−ｊのＱ出力３５ａ−ｊ
は２入力ＡＮＤゲート３３ａ−ｊに入力される。次のラ
ッチのＱnot 出力がこのＡＮＤゲート３３ａ−ｊへ第２
の入力として加えられるので、ラッチ３４ａ−ｊへの入
力のうちのどれか１つの入力だけが必ずバイナリ値
“１”を有することになる。従って、もし出力３５ａが
“１”であり、出力３５ｂが“０”であれば、３９ａは
“１”となる。これ以外のどのような場合（３５ａが
“１”でかつ３５ｂが“１”、３５ａが“０”でかつ３
５ｂが“１”、３５ａが“０”でかつ３５ｂが“０”）
においても、出力３９ａはバイナリ値“０”を有する。
従って、信号３９ａ−ｊは必ずどこかの１桁だけが
“１”のバイナリ値を有するような１０桁バイナリコー
ドとなっている。このコード３９ａ−ｊは開始ビット２
４がいつ始まるのかを表している。また、各ラッチ３４
ａ−ｊへの制御入力信号（ラッチイネーブル）として
は、データ信号２４の最初の高から低への遷移が検出さ
れたものが、さらに遅延機構３６によって遅延された信
号が入力される。遅延機構３６はフリップフロップ３６
ａと図３および図４と同様な６つのインバータの列（図
にはバッファ要素３６ｂとして示されている）を具備し
ている。従って、ラッチ３４ａ−ｊへの制御入力信号３
１は7.５nsec（１個のインバータ当たりの遅延量1.２５
ns×６インバータ）だけラッチ３２ａ−ｊへの制御入力
信号２４よりも遅延される。こうして、先に説明したバ
イナリコードである信号３９ａ−ｊは、データ信号２４
がラッチ３２ａ−ｊを割り込み禁止状態にしてから7.５
nsec信号にＤ型ラッチ列３４ａ−ｊにラッチされる。信
号３９ａ−ｊはホールドされて出力３８ａ−ｊとなる。
遅延選択制御回路２０はバイナリコード３８ａ−ｊをサ
ンプル選択回路１６に対して出力する。サンプル選択回
路１６によって復号されたバイナリコード３８ａ−ｊに
よって、データ信号２４の偶数および奇数ビットを正確
にサンプリングするためにはどの位相遅延信号１４ａ−
ｊを用いるべきかが示される。 【００１７】遅延選択制御回路２０は、付加されている
ラッチ３４ａ−ｊと遅延機構とによって不安定性安定化
回路として働く。データ信号２４の立ち上がり点（開始
ビット）が位相遅延信号１４ａ−ｊ（第１のラッチ組３
２ａ−ｊへの入力）のどれか１つのエッジと一致する
と、出力３５ａ−ｊ（従って３９ａ−ｊ）の１つが短時
間の間不定状態となり、その後、問題の出力は不安定状
態から回復して正しいデータの保持を行うようになる。
このとき、遅延機構３６によってデータ信号２４は7.５
nsecだけ遅延されるから、これにより問題となり得る出
力が回復してから正しい値がラッチされて出力３８ａ−
ｊとなる。図７に詳細に示されているサンプル選択回路
１６は、バイナリコード３８ａ−ｊと、位相遅延信号１
４ａ−ｊ、およびイネーブル信号４３ｂを入力して、ど
の位相遅延信号１４ａ−ｊを奇数データビットをサンプ
リングするのに用いるべきか、また、どの位相遅延信号
１４ａ−ｊを偶数データビットのサンプリングに用いる
べきなのかを決定する。サンプル選択回路１６は、開始
ビット遷移の発生に基づいて、奇数および偶数クロック
を生成する。サンプル選択回路１６の真理値表が表１で
ある。 【００１８】図５のタイミング図はこれをさらに明確に
示している。データ信号２４が高から低へ遷移したとき
が、開始ビットを示しており、これが図６のラッチ３２
ａ−ｊのイネーブル入力として入力され、ラッチ３２ａ
−ｊはこのときの各々の入力をラッチする。また、約7.
５nsec後にイネーブル入力３１信号が発せられてラッチ
が各々のラッチのデータ３４ａ−ｊをラッチする。ラッ
チ３４ａ−ｊの出力３８ａ−ｊは以下のような情報を保
持する。例えば図５の例では、３８ａ＝“０”（Φ
１）、３８ｂ＝“０”（Φ２）、３８ｃ＝“０”（Φ
３）、３８ｄ＝“０”（Φ４）、３８ｅ＝“０”（Φ
５）、３８ｆ＝“０”（Φ６）、３８ｇ＝“１”（Φ
７）、３８ｈ＝“０”（Φ８）、３８ｉ＝“０”（Φ
９）、３８ｊ＝“０”（Φ１０）、３８ａ＝“０”（Φ
１）である。これはバイナリコード００００００１００
０を表している。このコードはデータ信号２４の高から
低への遷移が信号Φ７およびΦ８を表す１４ｇと１４ｈ
との間で発生していることを示している。この情報を用
いて、サンプル選択回路１６はどの位相遅延信号１４ａ
−ｊを奇数データビット２４ａをサンプリングするのに
用いるべきかを、またどの遅延位相信号１４ａ−ｊを奇
数データビット２４ｂをサンプリングするのに用いるべ
きかを決定する。 【００１９】サンプル選択回路１６には図７を参照す
る。バイナリ値３８ａ−ｊおよびイネーブル信号４３ｂ
が入力される。サンプル選択回路１６はイネーブルにな
っているときには、バイナリコード３８ａ−ｊを取り入
れ、どの位相遅延信号１４ａ−ｊを奇数データビット２
４ａおよび偶数データビット２４ｂのサンプリングを行
うために用いるべきかの決定を表１に示した真理値表に
基づいて行う。もし、サンプル選択回路１６がディスエ
ーブルの状態となっているときには、“０”を出力す
る。従って、サンプル選択回路１６の出力は表１に従っ
た２つの別々の位相遅延信号４１ａおよび４１ｂとな
り、これらはサンプリング回路２２のフリップフロップ
４２および４４へイネーブル入力信号として供給され
る。一方、フリップフロップ４２および４４へのデータ
入力はデータ信号２４である。図５の例では、開始ビッ
トが遅延位相信号Φ７、１４ｇと遅延位相信号Φ８、１
４ｈとの間で高から低へ遷移すると、サンプル選択回路
１６はフリップフロップ４２（奇数ビットサンプルラッ
チ）へのクロック入力として位相遅延信号Φ５、１４ｅ
を、またフリップフロップ４４（偶数ビットサンプルラ
ッチ）へのクロック信号として位相遅延信号Φ１０、１
４ｊを用いることを決定する（フリップフロップ４２お
よび４４は位相遅延信号１４ｅおよび１４ｊの立ち上が
りにおいてクロックがかけられることに注意のこと）。
これによって、各々のサンプリング点が入力データ２４
の遷移点の途中となるようになされる。 【００２０】こうして、サンプリング回路２２は正しく
サンプリングされたデータ（奇数データビット１０ａお
よび偶数ビット１０ｂの両方）をＦＩＦＯ４ａに対して
出力する。以上、本発明を好適な実施例について説明し
たが、これによって本発明が制限されるものではない。
本発明の明細書を読めば開示した実施例のいろいろな変
形が可能であることは当業者にとっては明らかであろ
う。従って、そのような変形あるいは実施例は添付の請
求範囲の範囲内に含まれるものである。以上の記載に関
連して以下の各項を開示する。 １．データ信号を供給し、基準信号を供給し、各位相信
号が基準信号に対して増加的に遅延していく、複数の位
相信号を供給し、前記データ信号中におけるデータ信号
の転送の開始を識別するために前記複数の位相信号を採
用するようになされている識別手段を提供し、データ信
号のエッジと増加的に遅延する複数の信号のエッジとが
一致することによって起こり得る不安定性の問題を排除
するための遅延手段を提供し、データ信号中のデータ信
号の転送開始の識別を用いて、データのサンプリングの
正確さが改善されるようにデータのサンプリングを行う
サンプリング手段を提供する、ステップを含むことを特
徴とする、データをサンプリングする改良された方法。 【００２１】２．前記識別手段が、いつデータ信号の転
送が開始されるかを識別し、データ信号の転送に開始の
識別に応じて、複数のサンプリング信号を生成するステ
ップを含んでいることを特徴とする前記１項に記載の方
法。 ３．データ信号の転送の開始の識別が、さらにデータ信
号の転送が開始されたときに複数の位相信号をラッチ
し、前記複数の位相信号のバイナリ状態を評価してデー
タ信号の転送の開始時間を識別し、ラッチされた前記位
相信号のバイナリ状態に応じて、サンプリング信号を形
成する、手段をさらに含んでいることを特徴とする前記
２項に記載の方法。 ４．前記サンプリング手段の提供が、複数のサンプリン
グフリップフロップを形成し、前記識別手段が前記複数
のサンプリングフリップフロップへのクロック入力を形
成するように、前記識別手段を複数のサンプリングフリ
ップフロップに結合し、データ信号が前記複数のサンプ
リングフリップフロップの入力を形成するように、前記
データ信号を前記複数のサンプリングフリップフロップ
に結合し、複数のサンプリングラッチの各出力がデータ
信号のサンプリングされたビットを表すように、前記デ
ータ信号を複数のサンプリングフリップフロップの出力
にラッチする、ステップを含んでいることを特徴とする
前記１項に記載の方法。 【００２２】５．ＮＭＯＳトランジスタのソースをＰＭ
ＯＳトランジスタのソースに結合してＣＭＯＳ伝達ゲー
トの入力部を形成し、ＮＭＯＳトランジスタのドレイン
をＰＭＯＳトランジスタのドレインに結合してＣＭＯＳ
伝達ゲートの出力部を形成した、ＮＭＯＳトランジスタ
とＰＭＯＳトランジスタとからなるＣＭＯＳ伝達ゲート
を形成し、第１の可変電圧源をＮＭＯＳトランジスタの
ゲートに結合して、第１の可変電圧源によってＮＭＯＳ
トランジスタの伝導度が変化するようになし、第２の可
変電圧源をＰＭＯＳトランジスタのゲートに結合して、
第２の可変電圧源によってＰＭＯＳトランジスタの伝導
度が変化するようになし、ＰＭＯＳトランジスタのソー
スが第１の固定電圧源に接続され、ＮＭＯＳトランジス
タのソースが第１の固定電圧源の電圧よりも低い電圧を
有する第２の固定電圧源に接続され、ＮＭＯＳトランジ
スタのドレインがＰＭＯＳトランジスタのドレインに接
続されてＣＭＯＳインバータの出力部を形成し、ＮＭＯ
ＳトランジスタのゲートがＰＭＯＳトランジスタのゲー
トに接続されてＣＭＯＳインバータの入力部を形成する
ようになされた、ＰＭＯＳトランジスタとこれに直列に
接続されたＮＭＯＳトランジスタとからなるＣＭＯＳイ
ンバータを形成し、ＣＭＯＳ伝達ゲートの出力をＣＭＯ
Ｓインバータの入力に結合し、第１の可変電圧源と第２
の可変電圧源の操作によってＣＭＯＳ伝達ゲートが可変
抵抗として働き、ＣＭＯＳインバータがＮＭＯＳトラン
ジスタのゲート・ソース間接合によって形成される一定
容量として働くことによって形成される可変“ＲＣ”時
定数により、信号の伝達速度の調節が可能となす、ステ
ップを含むことを特徴とする温度変化またはプロセスば
らつきに依存せずに、基準信号に対して、一定の遅延時
間を維持する遅延信号を提供する方法。 【００２３】６．基準信号と、前記基準信号に接続さ
れ、増加的に遅延する複数の位相遅延信号を生成する遅
延ロックループ回路と、前記遅延ロックループ回路に接
続された遅延選択制御回路と、前記遅延ロックループ回
路と前記遅延選択制御回路とに接続されたサンプル選択
回路と、前記サンプル選択回路に接続されたサンプリン
グ回路と、前記遅延選択制御回路と前記サンプリング回
路とに接続されたデータ信号と、前記遅延選択制御回路
と前記サンプル選択回路とに接続され、前記遅延選択制
御回路と前記サンプリング回路にデータパケットの中の
開始ビットあるいは終了ビットがいつ始まるかを知らせ
るようになされたパケットイネーブル回路と、前記サン
プリング回路に接続されたバス、とを備えていることを
特徴とするデータサンプリングシステム。 ７．前記遅延ロックループ回路が、単一の信号遅延を供
給する複数のバッファ回路を具備していることを特徴と
する前記６項に記載のシステム。 【００２４】８．前記複数のバッファ回路の各々が、互
いに直列に接続された２つのインバータ回路具備してお
り、該インバータの各々がさらに、第１のＰＭＯＳトラ
ンジスタを有し、第１のＮＭＯＳトランジスタを有し、
該第１のＮＭＯＳトランジスタが前記第１のＰＭＯＳト
ランジスタに並列に接続されて伝達ゲートを形成し、前
記第１のＮＭＯＳトランジスタのソースと前記第１のＰ
ＭＯＳトランジスタのソースとが互いに接続されてイン
バータ回路の入力部を形成し、前記第１のＮＭＯＳトラ
ンジスタのドレインと前記第１のＰＭＯＳトランジスタ
のドレインとが互いに接続されて伝達ゲートの出力を形
成するようになされており、ソースが固定電源電圧に接
続され、ゲートが前記ＣＭＯＳ伝達ゲートの出力に接続
された第２のＰＭＯＳトランジスタを有し、ソースが接
地電位に接続され、ゲートが前記伝達ゲートの出力に接
続され、ドレインが前記第２のＰＭＯＳトランジスタの
ドレインに接続されて該インバータ回路の出力部を形成
するようになされた第２のＮＭＯＳトランジスタを有し
ている、ことをトランジスタ前記７項に記載のシステ
ム。 【００２５】９．前記遅延選択制御回路が、第１の複数
のＤ型ラッチを有し、該Ｄ型ラッチの各々がデータ入力
とラッチイネーブル入力との２つの入力と、１つの出力
を有し、前記複数のデータ入力のそれぞれが前記遅延ロ
ックループ回路によって生成された複数の位相遅延信号
の１つに結合されており、前記複数のラッチイネーブル
入力の各々がデータ信号に結合されており、２つの入力
と１つの出力を具備した複数のＡＮＤゲートを有し、該
ＡＮＤゲートの１つの入力が前記第１の複数のＤ型ラッ
チの中の第１のＤ型ラッチの“Ｑ”出力に接続されてお
り、第２の入力が前記第１の複数のＤ型ラッチの中の第
２のＤ型ラッチの“Ｑnot"出力に接続されており、前記
第１の複数のＤ型ラッチの中の前記第２のＤ型ラッチが
該第１の複数のＤ型ラッチの中の次の増加ラッチとなる
ようになされており、第２の複数のＤ型ラッチを有し、
該Ｄ型ラッチの各々がデータ入力とラッチイネーブル入
力との２つの入力と、１つの出力を有し、前記第２の複
数のＤ型ラッチのデータ入力が前記複数のＡＮＤゲート
のそれぞれの出力に接続されており、ラッチイネーブル
入力がデータ信号に接続されており、該第２の複数のＤ
型ラッチの出力がどの増加位相遅延信号を用いてデータ
信号のサンプリングを行うべきかを示すバイナリコード
を表すようになされており、前記第１の複数のＤ型ラッ
チのラッチイネーブル入力と前記第２の複数のＤ型ラッ
チのラッチイネーブル入力との間に結合された遅延機構
を有し、前記第２の複数のＤ型ラッチのラッチイネーブ
ル入力によって該第２の複数のＤ型ラッチが前記第１の
複数のＤ型ラッチイネーブルにするのよりも遅れてイネ
ーブルにされるようになされている。 【００２６】ことを特徴とする前記６項に記載のシステ
ム。 10．前記遅延機構が複数の信号遅延バッファ回路とラッ
チを具備していることを特徴とする前記９項に記載のシ
ステム。 11．前記サンプリング回路が、データ入力とイネーブル
入力との２つの入力と、出力とを有する２つのフリップ
フロップを有し、第１のフリップフロップが論理制御回
路の第１の出力に接続されているイネーブル入力を有し
ており、第２のフリップフロップが論理制御回路の第２
の出力に接続されているイネーブル入力を有しており、
前記第１のフリップフロップと前記第２のフリップフロ
ップの第２の入力がバスに接続されており、前記第１の
フリップフロップの出力がバスからの奇数ビットサンプ
リングデータを保持し、前記第２のフリップフロップの
出力がバスからの偶数ビットサンプリングデータを保持
するようになされていることを特徴とする前記６項に記
載のシステム。 12．前記サンプル選択回路が、マルチプレクサを有して
おり、該マルチプレクサが前記遅延ロックループ回路と
前記遅延選択制御回路とからの入力を取り入れ、２つの
増加位相遅延信号を前記サンプリング回路に対して出力
するようになされていることを特徴とする前記６項に記
載のシステム。 【００２７】13．入力端子および出力端子を有するプロ
グラム可能な信号遅延回路において、該信号遅延回路
が、前記入力端子に接続されたソースと、第１の可変電
圧源に接続されたゲートと、ドレインとを具備した第１
のＮＭＯＳトランジスタと、前記入力端子に接続された
ソースと、第２の可変電圧源に接続されたゲートと、前
記第１のＮＭＯＳトランジスタのドレインに接続された
ドレインとを具備した第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインに接続され
たゲートと、回路のアースに接続されたソースと、前記
出力端子に接続されたドレインとを具備した第２のＮＭ
ＯＳトランジスタと、前記第２のＮＭＯＳトランジスタ
のゲートに接続されたゲートと、固定電圧源に接続され
たソースと、前記出力端子に接続されたドレインとを具
備した第２のＰＭＯＳトランジスタ、とを具備している
ことを特徴とするプログラム可能な信号遅延回路。 14．前記第１の可変電圧源および前記第２の可変電圧源
が互いに独立に動作して、前記第１のＮＭＯＳトランジ
スタおよび前記第２のＰＭＯＳトランジスタをいろいろ
な伝導度で導通するようになし、前記第１のＮＭＯＳト
ランジスタと前記第１のＰＭＯＳトランジスタとの結合
がプログラム可能な可変抵抗として振る舞うようになさ
れていることを特徴とする前記１３項に記載のプログラ
ム可能な信号遅延回路。 【００２８】15．基準クロック１２と、遅延ロックルー
プ回路１４と、パケットイネーブル回路１５と、遅延選
択制御回路２０と、サンプル選択回路１６と、およびサ
ンプリング回路２２とを具備していることを特徴とす
る、コンピュータシステムのデータ通信におけるデータ
サンプリングのための改良されたデータサンプリングシ
ステム。本装置は単一の半導体基板上に構成するように
することもでき、またマイクロコンピュータとそれに結
合された複数のボードを有するバス構造に接続すること
ができる。遅延ロックループ回路１４は正確な遅延信号
１４ａ−ｊを基準クロックに基づいて生成する。遅延ロ
ックループ１４の中の正エッジ同期化回路はサンプリン
グシステムのプログラム可能な位相調整機能を有してい
る。この正エッジ同期化回路を有していることによっ
て、半導体プロセスのばらつきがあっても、選択された
遅延クロック信号と入力データとの間で正しい位相関係
が確実に維持される。パケットイネーブル回路１５は、
データパケット中の開始ビットあるいは終了ビットがい
つ始まるかを遅延制御回路２０およびサンプリング回路
１６に知らせ、これに応じてこれらの回路ブロックをイ
ネーブルとなす。遅延選択制御回路２０は遅延クロック
信号１４ａ−ｊ用いて、データ信号上の開始ビットを検
出する。遅延選択制御回路２０は適当に遅延されたデー
タ信号を採用することによって、不安定性の安定化を行
い、データと遅延ロックループ信号波形とが一致するこ
とによって起こり得る不安定性に関する問題を排除す
る。サンプル選択回路１６は、遅延選択制御回路２０が
開始ビットを検出すると、それに応じてサンプリング回
路２２の偶数ビットおよび奇数ビットサンプリングに対
して２つのサンプリング信号を遅延ロックループ回路１
４から選択する。
【図面の簡単な説明】
【図１】図１は、コンピュータシステムのブロック図と
して示した系統図である。 【図２】図２は、本発明の好適な実施例についての詳細
なブロック図である。 【図３】図３は、図２の遅延ロックループについて、組
み合わせゲートレベルと、ブロックレベルで表したもの
である。 【図４】図４は図３の反転遅延要素１８をトランジスタ
レベルで表した回路図である。 【図５】図５は図２の遅延ロックループ回路１４によっ
て生成される複数の遅延クロック信号１４ａ−ｊについ
てのタイミング図である。 【図６】図６は、図２の遅延選択制御回路２０と、不安
定的なタイムアウトについて説明するための図である。 【図７】図７は、図２のサンプル選択回路１６とサンプ
リング回路２２とを示した図である。
して示した系統図である。 【図２】図２は、本発明の好適な実施例についての詳細
なブロック図である。 【図３】図３は、図２の遅延ロックループについて、組
み合わせゲートレベルと、ブロックレベルで表したもの
である。 【図４】図４は図３の反転遅延要素１８をトランジスタ
レベルで表した回路図である。 【図５】図５は図２の遅延ロックループ回路１４によっ
て生成される複数の遅延クロック信号１４ａ−ｊについ
てのタイミング図である。 【図６】図６は、図２の遅延選択制御回路２０と、不安
定的なタイムアウトについて説明するための図である。 【図７】図７は、図２のサンプル選択回路１６とサンプ
リング回路２２とを示した図である。
フロントページの続き
(72)発明者 コードー エルナーシャー
アメリカ合衆国 テキサス州 75080
リチャードソン セント ポール 927
アパートメント 163
(72)発明者 ジェイ ティー キャントレル
アメリカ合衆国 テキサス州 75228
ダラスウェストグレン ドライヴ 8618
(56)参考文献 特開 平３−203427（ＪＰ，Ａ)
特開 平２−48816（ＪＰ，Ａ)
特開 平３−241918（ＪＰ，Ａ)
特開 平２−2409（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/033
H03L 7/06
H03M 1/12
H04B 14/04
H04L 12/56
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 基準信号により駆動され、次第に遅れが
増大する複数の位相信号を生じる遅延ロック・ループ回
路と、この遅延ロック・ループへ接続された遅延選択制
御回路と、これらの遅延ロック・ループと遅延選択制御
回路とへ接続されたサンプル選択回路と、遅延選択制御
回路とサンプル選択回路とへ接続されたパケット可能化
回路と、サンプル選択回路へ接続されたサンプル回路と
を備え、 前記の遅延選択制御回路はデータ転送が開始されたとき
前記の位相信号をラッチして、位相信号の内のどの隣接
対の間でデータ転送開始が生じたかを識別し、この識別
に応じてバイナリコードを生じ、 前記のサンプル選択回路は、前記の遅延選択制御回路か
ら前記の次第に遅れが増大する複数の位相信号と前記の
遅延選択制御回路からバイナリーコードとを受けるマル
チプレクサを含み、このマルチプレクサは前記のバイナ
リコードに対応して、データ転送開始が発生し、識別さ
れた位相信号に対して第１の所定の位相関係を有する第
１の位相信号を奇数データサンプリング信号として選択
し、そしてデータ転送開始がそれらの間で発生した隣接
対の位相信号に対して、第１の所定の位相関係と異なる
第２の位相関係を有する、第２の位相信号を偶数データ
サンプリング信号として選択し、 前記のパケット可能化回路は前記の遅延選択制御回路と
サンプル回路にデータ転送開始もしくは終了時に通報
し、 サンプル回路はデータ転送中サンプル選択回路からサン
プリング信号を受け、そしてデータをサンプルすること
を特徴としたデータサンプリング・システム。
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|---|---|---|---|
| US07/949597 | 1992-09-23 | ||
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US6917228B2 (en) * | 2002-06-06 | 2005-07-12 | Micron Technology, Inc. | Delay locked loop circuit with time delay quantifier and control |
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| GB8818665D0 (en) * | 1988-08-05 | 1988-09-07 | Crosfield Electronics Ltd | Methods & apparatus for synchronising clock signals |
| US5034967A (en) * | 1988-11-14 | 1991-07-23 | Datapoint Corporation | Metastable-free digital synchronizer with low phase error |
| US5245637A (en) * | 1991-12-30 | 1993-09-14 | International Business Machines Corporation | Phase and frequency adjustable digital phase lock logic system |
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1992
- 1992-09-23 US US07/949,597 patent/US5452324A/en not_active Expired - Lifetime
-
1993
- 1993-09-20 JP JP23309593A patent/JP3415891B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0774738A (ja) | 1995-03-17 |
| US5452324A (en) | 1995-09-19 |
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