KR940004278Y1 - Cot 패키지 - Google Patents

Cot 패키지 Download PDF

Info

Publication number
KR940004278Y1
KR940004278Y1 KR2019910014820U KR910014820U KR940004278Y1 KR 940004278 Y1 KR940004278 Y1 KR 940004278Y1 KR 2019910014820 U KR2019910014820 U KR 2019910014820U KR 910014820 U KR910014820 U KR 910014820U KR 940004278 Y1 KR940004278 Y1 KR 940004278Y1
Authority
KR
South Korea
Prior art keywords
chip
inner lead
base film
bump
tape
Prior art date
Application number
KR2019910014820U
Other languages
English (en)
Other versions
KR930007524U (ko
Inventor
박준수
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR2019910014820U priority Critical patent/KR940004278Y1/ko
Publication of KR930007524U publication Critical patent/KR930007524U/ko
Application granted granted Critical
Publication of KR940004278Y1 publication Critical patent/KR940004278Y1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

내용 없음.

Description

COT 패키지
제1도는 본 고안의 텝 테이프를 나타낸 평면도.
제2도는 제1도의 A-A선 확대 단면도.
제3도는 본 고안의 텝 테이프상에 칩을 부착시킨 상태도.
제4도는 본 고안의 다른 실시예를 나타낸 상태도.
제5도는 종래의 텝테이프를 나타낸 평면도.
제6도는 제5도의 B-B선 단면도.
제7도는 텝테이프에 칩을 부착시킨 상태도.
제8도는 종래의 탭 패키지를 PCB에 실장시킨 상태도.
제9도는 텝테이프에서 인너리드가 외력에 의해 변형된 상태를 나타낸 종단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 베이스 필름 2 : 인너리드
3 : 칩 4 : 범프
5 : 비전도성 점착제
본 고안은 회로가 형성된 칩을 텝테이프(TAB Tape)를 이용하여 인너리드(Inner Lead) 본딩하는 COT(Chip On Tape)패키지에 관한 것이다.
종래의 COT패키지는 제7도에 도시한 형태로서, 베이스 필름(11)에 디바이스 호울(12)을 형성하여 디바이스 호울(12)의 내부로 인너리드(13)가 소정의 길이만큼 인출되도록 형성하고 BOC(Bump On Chip)이나 BOT(Bump On Tape) 또는 TB(Transferred Bump)등으로 칩(14) 또는 인너리드(13)의 표면에 범프(Bump)를 형성하여 디바이스 호올(12)의 저면에서 칩(14)의 패드를 인너리드(13)와 본딩하도록 되어있다.
이때, 범프가 금(Gold)으로 형성되어 있을 경우에는 약 600℃정도의 써모드(15)를 이용하여 열압착으로 인너리드(13)본딩을 실시하고 솔더(Solder)로 형성되었을 경우에는 리플루오(Reflow)방식을 이용하여 약 360℃ 부근에서 인너리드본딩을 실시하게 된다.
이와같이 인너리드(13)의 본딩을 실시한 칩(14)을 보호하기 위해 제8도에 도시한 바와 같이 칩(14)의 상부에 엔캡슐레이션(Encapsulation)공정을 실시한 후 아우더 리드(16)를 포밍하여 PCB(17)상에 실장 사용하게 된다.
그러나 이러한 종래의 텝테이프는 패키지 제조공정시 베이스 필름(11)에 반드시 디바이스 호울(12)을 형성하기 위한 펀칭공정을 실시하여야 되었으므로 작업공정의 증가로 생산성이 저하되는 결점이 있었다.
또한 인너리드(13)가 제2도에 도시한 바와 같이 디바이스 호울(12)의 내부로 외팔보(Cantilever)상태와 같이 인출되어 있어 핸들링시 외력에 의해 제9도에 같이 사방으로 변형을 일으키게 되므로 칩(14)의 본딩시에 정확한 정렬(Align)을 할 수 없게 되고, 이에 따라 본딩불량이 발생될 확률이 매우 높은 결점이 있었다.
또, 칩(14)전체가 인너리드(13)의 끝부분과 본딩에 의해 지지되어 있기 때문에 안정된 본딩상태를 유지할 수 없게 됨은 물론 칩(14)의 본딩후에도 칩(14)의 패턴형성면이 상부로 노출되므로 표면을 보호하기 위해 반드시 엔캡슐레이션 공정을 실시하여 엔탭슐레이트(18)를 형성하여야 되는 결점도 있었다.
본 고안은 종래의 이와같은 결점을 감안하여 안출한 것으로서, 베이스 필름에 디바이스 호울을 형성하지 않고도 베이스 필름상의 인너리드에 칩을 본딩시킬 수 있도록 하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 고안 형태에 따르면, 판상의 베이스 필름에 인너리드를 형성하고 인너리드상에는 범프를 형성하여 범프에 칩의 패드가 접속 고정되도록 하여서 된 COT패키지가 제공된다.
이하, 본 고안을 일실시예로 도시한 첨부된 도면 제1도 내지 제4도를 참고로 하여 더욱 상세히 설명하면 다음과 같다.
첨부도면 제1도는 본 고안의 텝테이프를 나타낸 평면도이고 제3도는 본 고안의 텝테이프상에 칩을 부착시킨 상태도로서, 판상으로 된 베이스 필름(1)상에 구리박판을 접착시켜 에칭(Etching)하거나 PR공정을 이용하여 소정의 구리를 플레이팅하여 인너리드(2)와 아우터 리드(도시는 생략함)가 형성되도록 되어 있고 인너리드(2)의 상부에는 칩(3)의 패턴형성면이 하부를 향하도록 범프(4)로 고정되어 있다.
이와 같이 구성된 본 고안은 베이스 필름(1)에 디바이스 호울을 형성하지 않은 상태에서 베이스 필름(1)상에 인너리드(2)와 아우터 리드가 형성되도록 되어 있어 공정의 단축으로 생산성을 향상시킬 수 있게 됨은 물론 인너리드(2)가 베이스 필름(1)상에 얹혀져 지지되므로서 핸들링시에 인너리드(2)가 변형되는 것을 미연에 방지할 수 있게 되므로 인너리드(2)와 칩(3)의 패드를 정확히 일치시켜 본딩할 수 있게 된다.
또한 인너리드(2)에 칩(3)을 고정할때 칩(3)의 패턴형성면이 저면을 향하도록 고정되므로서 별도의 엔캡슐레이션 공정을 할 필요가 없게 되는 효과를 가지게 된다.
첨부도면 제4도는 본 고안의 다른 실시예를 나타낸 상태도로서, 칩(3)을 인너리드(2)와 고정시에 베이스 필름(1)상에 비전도성 점착제(5)를 도포하여 칩(3)의 패턴 형성면을 보호함과 동시에 칩(3)과 인너리드(2)의 결합상태를 안정되도록 한 것이다.

Claims (2)

  1. 판상의 베이스 필름(1)상에 인너리드(2)를 형성하고 인너리드(2)상에는 범프(4)를 형성하여 범프(4)에 칩(3)의 패드가 접속 고정되도록 하여서 된 COT패키지.
  2. 제1항에 있어서, 베이스 필름(1)과 칩(3)사이에 비전도성 점착제(5)를 도포하여서 된 COT패키지.
KR2019910014820U 1991-09-11 1991-09-11 Cot 패키지 KR940004278Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019910014820U KR940004278Y1 (ko) 1991-09-11 1991-09-11 Cot 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019910014820U KR940004278Y1 (ko) 1991-09-11 1991-09-11 Cot 패키지

Publications (2)

Publication Number Publication Date
KR930007524U KR930007524U (ko) 1993-04-26
KR940004278Y1 true KR940004278Y1 (ko) 1994-06-25

Family

ID=19319157

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019910014820U KR940004278Y1 (ko) 1991-09-11 1991-09-11 Cot 패키지

Country Status (1)

Country Link
KR (1) KR940004278Y1 (ko)

Also Published As

Publication number Publication date
KR930007524U (ko) 1993-04-26

Similar Documents

Publication Publication Date Title
JPH04277636A (ja) 半導体装置とその製造方法及びこれに用いる接合体
US5952717A (en) Semiconductor device and method for producing the same
JP2000040676A (ja) 半導体装置の製造方法
KR940004278Y1 (ko) Cot 패키지
JP2949969B2 (ja) フィルムキャリア半導体装置
JP2626081B2 (ja) フィルムキャリヤ半導体装置
JP2546431B2 (ja) フィルムキャリアテープ
JPH06236956A (ja) 半導体装置及びその製造方法
JP4010615B2 (ja) 半導体装置
KR100791575B1 (ko) 테이프캐리어형 반도체 장치
KR100313500B1 (ko) 테이프캐리어패키지및그제조방법
JPH0451056B2 (ko)
JPH09199631A (ja) 半導体装置の構造と製造方法
JPS6242549A (ja) 電子部品パツケ−ジ及びその製造方法
JP2882130B2 (ja) 半導体装置の製造方法
KR100308116B1 (ko) 칩스케일반도체패키지및그제조방법_
KR200159861Y1 (ko) 반도체 패키지
JP3067364B2 (ja) 金属突起電極付き半導体装置
JPH09283573A (ja) テープキャリアパッケージ
JP2555916B2 (ja) フィルムキャリヤ半導体装置
JPH036035A (ja) 半導体装置
JPH04299544A (ja) フィルムキャリヤ半導体装置の製造方法
JPH0669277A (ja) 電子部品搭載装置
JP2005268707A (ja) 半導体装置およびその製造方法
JPH0595023A (ja) 半導体集積回路封止装置用リードフレーム

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20050524

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee