KR900005798B1 - Cpu 공유회로 - Google Patents

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KR900005798B1
KR900005798B1 KR1019870003358A KR870003358A KR900005798B1 KR 900005798 B1 KR900005798 B1 KR 900005798B1 KR 1019870003358 A KR1019870003358 A KR 1019870003358A KR 870003358 A KR870003358 A KR 870003358A KR 900005798 B1 KR900005798 B1 KR 900005798B1
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장규항
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삼성전자 주식회사
안시환
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

내용 없음.

Description

CPU 공유회로
제1a,b도는 Z-80 CPU와 8088 CPU에 입출력되는 주요신호를 보인 설명도.
제2도는 본 발명의 CPU 공유회로의 실시예를 보인 상세도.
제3도는 본 발명에 의한 8088 CPU의 인터럽트 벡터의 타이밍도.
제4도는 본 발명에 의하여 버스제어신호로 메모리와 입출력장치의 액세스신호를 분리하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
BF1, BF2 : 버퍼 TB : 3상태 버퍼
EOR1-EOR5 : 익스클루시브 오아게이트 ND1, ND2 : 낸드게이트
I1,I2,I3 : 반전게이트 LAH : 래치
MPX : 멀티플렉서 A16,A17 : 어드레스
CS : CPU선택신호
ALE : 어드레스 래치 인에이블신호
Figure kpo00002
: 버스사용허가신호
Figure kpo00003
: 인터럽트허가신호
Figure kpo00004
: 버스 제어 신호
Figure kpo00005
: 입출력요구신호
Figure kpo00006
: 대기신호
본 발명은 8비트 마이크로 프로세서인 Z-80 CPU(Central Processing Unit)와 16비트 마이크로 프로세서인 8088 CPU를 공유하여 선택적으로 사용할 수 있도록 하는 CPU 공유회로에 관한 것이다.
Z-80 CPU와 8088 CPU에 입출력되는 주요신호들을 살펴보면 제1도의 (a)(b)에 도시된 바와같다. 여기서 알 수 있는 바와같이, Z-80 CPU는 16비트의 어드레스 버스신호(A7-A15)와 8비트의 데이터 버스신호(D0-D7)가 완전히 분리되어 있고, 또한 각종 동작 제어신호가 저전위인 단자들을 구비하고 있다. 즉 메모리 요구신호(
Figure kpo00007
), 입출력 요구신호(
Figure kpo00008
), 대기신호(
Figure kpo00009
), 인터럽트 신호(
Figure kpo00010
), 논 마스커볼인터럽트 신호(
Figure kpo00011
), 버스사용 요구신호(
Figure kpo00012
) 및 버스사용허가신호(
Figure kpo00013
)가 모두 저전위인 단자를 구비하고 있다.
그리고, 8088 CPU는 데이터 버스와 어드레스 버스의 하위 8비트를 공유하는 신호(AD0-AD7)와, 어드레스 버스와 데이터 버스가 멀티플렉싱(Multiplexing)되는 신호(A8-A17)로 데이터의 전송이 이루어지고, 동작제어신호인 버스 제어신호(
Figure kpo00014
), 버스사용허가신호(HOLDA), 버스사용요구신호(HOLD), 어드레스 래치 인에이블신호(ALE), 인터럽트 요구신호(INTR) 및 논 마스커블인터럽트신호(NMI)가 고전위이고, 인터럽트허가신호(
Figure kpo00015
)는 저전위인 단자를 구비하고 있다.
이와 같이 제어신호의 레벨을 달리하는 Z-80 CPU와 8088 CPU를 공유하여 선택적으로 사용할 경우에 8비트의 데이터신호는 물론 16비트의 데이터신호도 처리할 수 있으므로 그 두 종류의 CPU를 공유하여 사용하는 필요성이 증대되고 있다.
그러므로 본 발명의 목적은 Z-80CPU와 8088 CPU를 공유하고 선택적으로 사용하는 CPU 공유회로를 제공하는데 있다. 이하, 첨부된 제2도 내지 제4도의 도면을 참조하여 본 발명의 CPU공유회로를 상세히 설명한다.
먼저, Z-80 CPU와 8088 CPU의 동작 타이밍을 살펴보면, Z-80 CPU는 클럭신호의 상승영역(rising edge)에서 동기되어 동작되나, 8088 CPU는 클럭신호의 하강영역(falling edge)에서 동기되어 동작된다.
그리고, Z-80 CPU의 동작사이클은 명령코드 독출(OP Code Fetch), 메모리 독출(Memory Read), 메모리 기입(Memory Write), 입출력 독출(I/O Read),및 입출력 기입(I/O Write), 의 5가지로 크게 분리되나, 8088 CPU는 독출과 기입의 두 사이클로 분리된다.
제2도는 본 발명의 CPU공유회로의 실시예를 보인 상세도로서 이에 도시된 바와같이 CPU 선택신호(CS)는, 대기신호(
Figure kpo00016
)를 입력하는 3상태버퍼(TB)를 인에이블시켜 출력된 신호가 래치(LAH)의 입력단(D1)에 인가됨과 동시에 8088 CPU의 멀티플렉싱신호(A16)로 이용되고, 인터럽트 허가신호(
Figure kpo00017
)가 반전게이트(I1)를 거쳐 반전되고 CPU 선택신호(CS)와 함께 낸드게이트(ND1)를 다시 거쳐 버퍼(BF2)의 인에이블 단자(
Figure kpo00018
)에 인가되며, 버스사용허가신호(HOLBA)가 CPU선택신호(CS)와 함께 익스클루시브오아게이트(EOR2)를 거쳐 Z-80 CPU의 버스사용허가신호(
Figure kpo00019
)로 사용되고, 그 버스사용허가신호(
Figure kpo00020
)가 CPU선택신호(CS)와 함께 낸드게이트(ND2)를 거쳐 버퍼(BF1)의 제어단자(
Figure kpo00021
)에 인가되며, 버스사용요구신호(
Figure kpo00022
), 논마스커블인터럽트신호(
Figure kpo00023
) 및 인터럽트신호(
Figure kpo00024
)를 CPU 선택신호(CS)와 함께 익스클루시브 오아게이트(EOI3-EOR5)를 거쳐 버스사용요구신호(HOLD), 논 마스커블 인터럽트신호(NMI) 및 인터럽트요구신호(INTR)로 이용된다.
즉, Z-80 CPU와 8088 CPU에서 기능은 같으면서 서로 상반되는 신호레벨의 제어신호일 경우에는 익스클루시브 오아게이트(EOR2-EOR5)와 CPU선택신호(CS)를 이용하여 CPU의 종류에 맞도록 제어신호를 만들어 낸다.
그리고, 버스제어신호(
Figure kpo00025
)는 반전게이트(I2)를 거쳐서 어드레스래치 인에이블신호(ALE)와 함께 멀티플렉서(MPX)에 입력되어 입출력요구신호(
Figure kpo00026
)를 출력하고, 상기한 어드레스 래치인에이블신호(ALE)는 버퍼(BF1)의 인에이블단자(LE)에 인가되며. 클럭(CLK1)에 의해 동기되는 플립플롭(FF)의 출력단(
Figure kpo00027
)신호는 플립플롭(FF)의 입력단에 인가됨과 동시에 Z-80 CPU의 클럭신호(
Figure kpo00028
)로 이용되고 또한 반전게이트(13)를 거쳐 8088 CPU의 클럭신호(CLK2)로 이용된다.
또, CPU선택신호(CS)는 플립플롭(FF)의 출력단(Q)신호와 함께 익스클루시브 오아게이트(EOR1)를 거쳐 TTL 소자의 클럭신호(CLK3)로 이용된다.
상기한 CPU선택신호는 8088 CPU를 선택할 경우에 고전위가 되고, Z-80 CPU를 선택할 경우에는 저전위가 된다.
이와같이 구성된 본 발명은 예를들어 논 마스커블 인터럽트신호(
Figure kpo00029
)가 저전위라고 가정할 경우에 Z-80 CPU를 선택하면, CPU선택신호(CS)가 저전위이므로 익스클루시브 오아게이트(EOR4)가 저전위를 출력하여 Z-80 CPU의 논마스커블 인터럽트(
Figure kpo00030
)로 사용되고, 8088 CPU를 선택하면, CPU선택신호(CS)가 고전위이므로 익스클루시브 오아게이트(EOR4)가 고전위를 출력하여 8088 CPU의 논마스커블 인터럽트신호(NMI)로 사용된다.
즉, 또-80 CPU와 8088 CPU에서 서로 기능은 같으면서 신호레벨이 다른 제어신호들은 CPU선택신호(CS)에 따라 익스클루시브 오아게이트(EOR2-EOR4)에서 출력되는 신호로 사용한다.
또한, 8088 CPU의 벡터 인터럽트를 해결하기 위하여, 8088 CPU에서 인터럽트 허가신호(
Figure kpo00031
)가 제3도에 도시된 바와같이 저전위로 출력될 때마다 입력단(D0-D7)에 고전위가 인가된 버퍼(BF2)가 제어되어서 벡터 인터럽트의 신호(AD0-AD7)가 데이터버스에 실리게 된다.
그리고, 제어신호들의 차이점중에서 Z-80 CPU의 경우 메모리요구신호(
Figure kpo00032
)와 입출력요구신호(
Figure kpo00033
)가 분리되어서 주변회로를 액세스(Access)할 수 있도록 되어 있으나, 8088 CPU의 경우에는 버스제어신호(
Figure kpo00034
)로 입출력과 메모리의 액세스를 해야하기 때문에 버스제어신호(
Figure kpo00035
)를 메모리 요구신호(
Figure kpo00036
)와 입출력요구신호(
Figure kpo00037
)로 분리해야 한다.
따라서, 어드레스 래치 인에이블신호(ALE)와 동일한 기능을 갖는 입출력요구신호(
Figure kpo00038
)와, 버스제어신호(
Figure kpo00039
)와 동일한 기능을 갖는 메모리요구신호(
Figure kpo00040
)의 반전신호를 출력하는 멀티플렉서(MPX)에서 입출력요구신호(
Figure kpo00041
)를 제4도와 같이 출력한다.
즉, 버스제어신호(
Figure kpo00042
)로 입출력장치를 액세스할 때와 메모리를 액세스할 때를 분리하도록 입출력요구신호(
Figure kpo00043
)와 메모리요구신호(
Figure kpo00044
)를 분리하여 출력한다.
그리고, 8088 CPU의 멀티플렉싱 되어질 어드레스신호(A16,A17)는 상태(Status)신호와 멀티플렉싱되게 되어 있으나 요구되는 타이밍은 완전한 타이밍 사이클 동안 어드레스신호만 출력될 필요가 있기 때문에 래치회로(LAH)를 이용하여 어드레스를 모든 타이밍사이클동안 안정하게 유지시킨다.
이상과 같이 본 발명에 의하면 한 종류의 CPU만을 사용하는 칩보다도 호환성이 넓은 이점이 있고, 이로 인해 두 종류의 CPU를 공유하여 필요에 따라 각 특성을 갖는 CPU를 선택할 수 있다.

Claims (1)

  1. 일측단자에 CPU 선택신호(CS)가 인가되는 익스클루시브 오아게이트(EOR2-EOR5)를 이용하여 기능은 같으면서 서로 상반되는 레벨의 신호가 CPU에 맞게 변환되도록 연결하고, 어드레스 래치 인에이블신호(ALE)에 의해 인에이블되고 CPU 선택신호(CS)와 버스사용 허가신호(
    Figure kpo00045
    )가 낸드게이트(ND2)에 의해 논리 조합된 신호에 의해 제어되는 버스버퍼(BF1)의 입출력단자가 데이터버스와 어드레스버스에 연결되며, CPU 선택신호(CS)와 반전게이트(I1)에 의해 반전되는 인터럽트 허가신호(
    Figure kpo00046
    )가 낸드게이트(ND1)에 의해 논리조합된 출력신호로 인에이블되는 버퍼(BF2)가 인터럽트벡터 신호를 데이터버스에 인가되게 연결하고, 반전게이트(I2)에서 반전된 버스제어신호(
    Figure kpo00047
    )와 어드레스 래치 인에이블신호(ALE)를 인가하는 멀티플렉서(MPX)에서 입출력요구신호(
    Figure kpo00048
    )가 출력되게 연결하며, CPU 선택신호(CS)에 의해 인에이블되는 3상태 버퍼(TB)를 통하는 대기신호(
    Figure kpo00049
    )가 멀티플렉싱되는 어드레스(A16)와 단락되어서 어드레스(A17)와 함께 래치(LAH)에 인가되게 연결하여 상태신호와 어드레스(A16,A17)가 멀티플렉싱되게 하는 것을 특징으로 하는 CPU 공유회로.
KR1019870003358A 1987-04-08 1987-04-08 Cpu 공유회로 KR900005798B1 (ko)

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KR19990011440A (ko) * 1997-07-23 1999-02-18 김영환 모든 cpu에 접근이 가능한 인터페이스 장치

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