JPH01195574A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JPH01195574A JPH01195574A JP63020592A JP2059288A JPH01195574A JP H01195574 A JPH01195574 A JP H01195574A JP 63020592 A JP63020592 A JP 63020592A JP 2059288 A JP2059288 A JP 2059288A JP H01195574 A JPH01195574 A JP H01195574A
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- 238000000034 method Methods 0.000 abstract description 15
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000004364 calculation method Methods 0.000 description 50
- 238000007792 addition Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 208000003580 polydactyly Diseases 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は同一のディジタル信号処理演算を複数回くり返
し行うディジタル信号処理装置に関する。特に、2進数
の加算、減算、乗算、除算処理を行う際に必要な桁上げ
信号の伝搬を1桁以内におさえることにより高速にかつ
高精度に演算を行うディジタル信号処理装置に関する。
し行うディジタル信号処理装置に関する。特に、2進数
の加算、減算、乗算、除算処理を行う際に必要な桁上げ
信号の伝搬を1桁以内におさえることにより高速にかつ
高精度に演算を行うディジタル信号処理装置に関する。
(従来の技術)
同一の信号処理をくり返すディジタル信号処理演算の一
例として級数計算がある。時系列入力信号(ai i=
0,1.・−n、iは入力順位)の積の級数PnPn=
=((・((aoXal)Xa2)X−Xan−0)X
an−・・第1式を求めるディジタル信号処理装置の従
来例を第4図に示す。44は2進数乗算器、43はレジ
スタである。
例として級数計算がある。時系列入力信号(ai i=
0,1.・−n、iは入力順位)の積の級数PnPn=
=((・((aoXal)Xa2)X−Xan−0)X
an−・・第1式を求めるディジタル信号処理装置の従
来例を第4図に示す。44は2進数乗算器、43はレジ
スタである。
前記2進数乗算器44は、部分積生成l加算部41と最
終部分積加算部42から構成される。4−1および4−
2はそれぞれ前記部分積生成l加算部41の第1および
第2の入力信号線、4−3は前記部分積生成l加算部4
1の出力信号線、4−4は前記最終部分積加算部42の
出力信号線、4−5は前記レジスタ43の出力信号線で
ある。なお、4−5は4−2と接続される。ここにあげ
た2進数乗算器の高速化手法として前記部分積生成l加
算部41に、部分積の数を削減するブースのアルゴリズ
ム(ラビンフィールド(Rubinfield、 L、
P、 ))、“A Proofof the Mo
dified Booth’s Algorith
m forMultiplication”、アイ・
イー・イー・イー トランザクション オン コンピュ
ータ(IEEE Transactionson Co
mputers)、 vol、c−24,No、 10
. PP1014−1015. Oct。
終部分積加算部42から構成される。4−1および4−
2はそれぞれ前記部分積生成l加算部41の第1および
第2の入力信号線、4−3は前記部分積生成l加算部4
1の出力信号線、4−4は前記最終部分積加算部42の
出力信号線、4−5は前記レジスタ43の出力信号線で
ある。なお、4−5は4−2と接続される。ここにあげ
た2進数乗算器の高速化手法として前記部分積生成l加
算部41に、部分積の数を削減するブースのアルゴリズ
ム(ラビンフィールド(Rubinfield、 L、
P、 ))、“A Proofof the Mo
dified Booth’s Algorith
m forMultiplication”、アイ・
イー・イー・イー トランザクション オン コンピュ
ータ(IEEE Transactionson Co
mputers)、 vol、c−24,No、 10
. PP1014−1015. Oct。
1975)や部分積を並列に加算するワレスのツリー(
PP168−173. ’“コンピュータの高速演算方
式′″、近代科学社)(マイクロエレクトロニクス ジ
ャーナル(Microelectronics Jou
rnal)、 vol、14. No、6.1983.
BennElectronics Pu1icati
ons Ltd、 Luton、 PP49−57)等
を適用することが有効である。一方、最終部分積加算部
42で、桁上げ信号を上位ビット方向へ複数ビット伝搬
させる必要があるため、ここでも演算速度の高速化をさ
またげてきた。これを解決する手段として、キャリール
ックアヘッド(PP85−92. ’“コンピュータの
高速演算方式″、近代科学社)等の手法が有効である。
PP168−173. ’“コンピュータの高速演算方
式′″、近代科学社)(マイクロエレクトロニクス ジ
ャーナル(Microelectronics Jou
rnal)、 vol、14. No、6.1983.
BennElectronics Pu1icati
ons Ltd、 Luton、 PP49−57)等
を適用することが有効である。一方、最終部分積加算部
42で、桁上げ信号を上位ビット方向へ複数ビット伝搬
させる必要があるため、ここでも演算速度の高速化をさ
またげてきた。これを解決する手段として、キャリール
ックアヘッド(PP85−92. ’“コンピュータの
高速演算方式″、近代科学社)等の手法が有効である。
しかし、これらの手法では桁上げ信号の伝搬時間を本質
的に零とすることは不可能である。今、前記部分積生成
l加算部41の処理時間をT1、前記最終部分積加算部
42の処理時間をT2とし、第1式で示した級数Pを第
4図で示した従来例により計算すると、演算時間D4は
次の第2式で表される。
的に零とすることは不可能である。今、前記部分積生成
l加算部41の処理時間をT1、前記最終部分積加算部
42の処理時間をT2とし、第1式で示した級数Pを第
4図で示した従来例により計算すると、演算時間D4は
次の第2式で表される。
D4=n×(T1+T2)・・・第2式既に述べたよう
に、ワレスのツリーやブースのアルゴリズムを用いるこ
とによりT1を、キャリールックアヘッド等の方式を用
いることにより、T2を、それぞれ短縮することができ
る。
に、ワレスのツリーやブースのアルゴリズムを用いるこ
とによりT1を、キャリールックアヘッド等の方式を用
いることにより、T2を、それぞれ短縮することができ
る。
Tをさらに短くする方法として、SD数(Signed
Digit数)(アイ・イー・イー、イー ジャーナル
オブソリッド ステート サーキッッ(IEEE J
ournal ofSolid−8tate C1rc
uits)、 vol、5c−2,No、1. Feb
、 1987゜PP28−34)を用いることも提案さ
れている。通常のm進数では各桁を(0,1,・・・、
m−1)のm個の正の数で表現する。これに対してmを
基数とするSD数は各桁を(−(m−1)、・・・、
−1,0,1,・・・、m−1)の(2m−1)個の0
″を含む正負の数で表現する。例えば2を基数とするS
D数は各桁を(−1,0,1)の3個の数で表現する。
Digit数)(アイ・イー・イー、イー ジャーナル
オブソリッド ステート サーキッッ(IEEE J
ournal ofSolid−8tate C1rc
uits)、 vol、5c−2,No、1. Feb
、 1987゜PP28−34)を用いることも提案さ
れている。通常のm進数では各桁を(0,1,・・・、
m−1)のm個の正の数で表現する。これに対してmを
基数とするSD数は各桁を(−(m−1)、・・・、
−1,0,1,・・・、m−1)の(2m−1)個の0
″を含む正負の数で表現する。例えば2を基数とするS
D数は各桁を(−1,0,1)の3個の数で表現する。
ディジタル信号処理回路ではこの3個の数をそれぞれ2
ビツトの2進数例えば(11)2、(00)2、(01
)2で表現する。ここでは簡単のためにそれぞれを(−
1)8D、 (0)8.、(1)8Dで表す。以後2進
数を02で、SD数を06Dで、10進数を()、。で
表す。
ビツトの2進数例えば(11)2、(00)2、(01
)2で表現する。ここでは簡単のためにそれぞれを(−
1)8D、 (0)8.、(1)8Dで表す。以後2進
数を02で、SD数を06Dで、10進数を()、。で
表す。
通常の2進数の演算では、ある桁で生じる桁上げ信号が
複数桁にわたり伝搬することがあるため、演算スピード
が低下する。一方、SD数を用いるとある桁で生じる桁
上げ信号を複数桁にわたり伝搬させることなく、1行だ
けの伝搬におさえることができるので、演算スピードが
向上する。このSD数の特徴を用いる演算は次の2つの
ステップがら構成される。
複数桁にわたり伝搬することがあるため、演算スピード
が低下する。一方、SD数を用いるとある桁で生じる桁
上げ信号を複数桁にわたり伝搬させることなく、1行だ
けの伝搬におさえることができるので、演算スピードが
向上する。このSD数の特徴を用いる演算は次の2つの
ステップがら構成される。
第1ステツプは「中間桁上げ」および[中間和1を生成
し、第2ステツプで[n桁目の中間和Jとr(n−1)
桁目からの中間桁上げ」を加算することにより、[最終
相Jを生成する。(n−1)桁目に、中間桁上げが生じ
、n桁目に桁上げされる場合、この中間桁上げをうち消
すように、n桁目の中間和が、生成される。2を基数と
するSD数の場合、中間桁上げとして(1)8Dあるい
は(−1)8Dが生じる。第1ステツプでは2入力信号
のn桁目が(0)8.、(1)8D、あるいは(0)S
D、(−1)8.の時、(n−1)桁目で生じル中間桁
上ケカ上位の桁へ伝搬していかないように、n桁目の中
間和を定める。具体的には、(n−1)桁目からの中間
桁上げ(1)SD、(−1)8Dに対応してn桁目の中
間和をそれぞれ(−1)8D、(1)8oとする。n桁
目の中間和と(n−1)桁目からの中間桁上げを加算し
、最終相を求める第2ステツプの結果、(n−1)桁目
からの中間桁上げはn桁目の中間和と相殺されて(0)
8Dになる。すなわら、(n−1)桁目の中間桁上げ信
号がn桁目を通過して、(n+1)桁目へ伝(般される
ことはない。この中間和と中間桁上げの生成をn=1か
らn=kまで行うことにより、2個のにビット信号の加
算の桁上げが1桁以内におさえられることになる。
し、第2ステツプで[n桁目の中間和Jとr(n−1)
桁目からの中間桁上げ」を加算することにより、[最終
相Jを生成する。(n−1)桁目に、中間桁上げが生じ
、n桁目に桁上げされる場合、この中間桁上げをうち消
すように、n桁目の中間和が、生成される。2を基数と
するSD数の場合、中間桁上げとして(1)8Dあるい
は(−1)8Dが生じる。第1ステツプでは2入力信号
のn桁目が(0)8.、(1)8D、あるいは(0)S
D、(−1)8.の時、(n−1)桁目で生じル中間桁
上ケカ上位の桁へ伝搬していかないように、n桁目の中
間和を定める。具体的には、(n−1)桁目からの中間
桁上げ(1)SD、(−1)8Dに対応してn桁目の中
間和をそれぞれ(−1)8D、(1)8oとする。n桁
目の中間和と(n−1)桁目からの中間桁上げを加算し
、最終相を求める第2ステツプの結果、(n−1)桁目
からの中間桁上げはn桁目の中間和と相殺されて(0)
8Dになる。すなわら、(n−1)桁目の中間桁上げ信
号がn桁目を通過して、(n+1)桁目へ伝(般される
ことはない。この中間和と中間桁上げの生成をn=1か
らn=kまで行うことにより、2個のにビット信号の加
算の桁上げが1桁以内におさえられることになる。
第1表に2を基数とするSD数の加算をする場合に必要
とするn桁目の中間桁上げと中間和の生成規則を示す。
とするn桁目の中間桁上げと中間和の生成規則を示す。
第1表
第6図(a)、(b)にそれぞれ2補数とSD数の加算
例((7)1o+(−15)to)を示す。A=(7)
、oとB=(−15)1oを5ビツトの2補数で表すと
、それぞれA=(00111)2とB=(10001)
2となる。第6図(a)で示すようにこの両者を加える
と、最下位ビットで生じた桁上げ信号Cが3桁伝搬し、
加算結果5=(11000)2が得られている。
例((7)1o+(−15)to)を示す。A=(7)
、oとB=(−15)1oを5ビツトの2補数で表すと
、それぞれA=(00111)2とB=(10001)
2となる。第6図(a)で示すようにこの両者を加える
と、最下位ビットで生じた桁上げ信号Cが3桁伝搬し、
加算結果5=(11000)2が得られている。
これに対してSD数の場合、まず2補数をSD数に変換
し次に加算を行う。kビットの2補数(Xk、・・・、
X2゜xl)2の大きさは−Xk、2に一1+ΣX、、
21−1で与えられる。
し次に加算を行う。kビットの2補数(Xk、・・・、
X2゜xl)2の大きさは−Xk、2に一1+ΣX、、
21−1で与えられる。
ル11
ここでX、は符号ビットである。符号ビットハ=1の時
、すなわち、負の時、2補数をSD数に変換すると(’
t xk−1) ””z X2. Xl)3Dとなる。
、すなわち、負の時、2補数をSD数に変換すると(’
t xk−1) ””z X2. Xl)3Dとなる。
またx、=0すなわち正の時、2補数を、SD数に変換
すると(0゜Xk−1,・・・I X2. Xl)SD
となる。以上の変換規則にも左づいて(00111)2
と(10001)2を各々SD数に変換するとそれぞれ
(00111)8Dと(−10001)8Dになる。次
にこの2つのSD数の加算に際しては、まず第1表の規
則に従って中間桁上げと中間和の生成を行う。1桁目の
2入力信号は両方とも(1)8Dであるので、中間和を
(0)8Dに中間桁上げを(1)8Dにする。
すると(0゜Xk−1,・・・I X2. Xl)SD
となる。以上の変換規則にも左づいて(00111)2
と(10001)2を各々SD数に変換するとそれぞれ
(00111)8Dと(−10001)8Dになる。次
にこの2つのSD数の加算に際しては、まず第1表の規
則に従って中間桁上げと中間和の生成を行う。1桁目の
2入力信号は両方とも(1)8Dであるので、中間和を
(0)8Dに中間桁上げを(1)8Dにする。
2桁目は2入力信号が(1)8.と(0)8Dで、1桁
目の2入力信号が両方とも正であるから中間桁上げを(
1)8D、中間和を(−1)8Dにする。第1表に従っ
て同様な手順をくり返すことにより、第6図(b)に示
すような中間桁上げ(00111)SDと中間和(−1
0−1−10)Soを求める。最後に、この中間桁上げ
と中間和を加えて最終結果、(−11000)8Dを得
る。(−11000)8.=(−8)1oで加算が正し
く行われているのがわかる。桁上げ信号が2桁以上伝搬
することを許すような中間和と中間桁上げの組みあわせ
、即ち、両方とも(1)5oの組み合わせまたは両方と
も(−1)8Dの組み合わせとならないように生成規則
を決めであるので第6図(b)に示すように、桁上げ信
号は高々1桁のみの伝搬におさえられている。この結果
、2入力信号の加算を高速に行うことができる。第1式
で示す級数Pを求めるディジタル信号処理装置の従来例
を第5図に示す。
目の2入力信号が両方とも正であるから中間桁上げを(
1)8D、中間和を(−1)8Dにする。第1表に従っ
て同様な手順をくり返すことにより、第6図(b)に示
すような中間桁上げ(00111)SDと中間和(−1
0−1−10)Soを求める。最後に、この中間桁上げ
と中間和を加えて最終結果、(−11000)8Dを得
る。(−11000)8.=(−8)1oで加算が正し
く行われているのがわかる。桁上げ信号が2桁以上伝搬
することを許すような中間和と中間桁上げの組みあわせ
、即ち、両方とも(1)5oの組み合わせまたは両方と
も(−1)8Dの組み合わせとならないように生成規則
を決めであるので第6図(b)に示すように、桁上げ信
号は高々1桁のみの伝搬におさえられている。この結果
、2入力信号の加算を高速に行うことができる。第1式
で示す級数Pを求めるディジタル信号処理装置の従来例
を第5図に示す。
51と52は2進数からSD数に変換する装置(以下2
進数/SD数変換器という)、53はSD数の2入力信
号の積を求め、SD数の積を出力するSD数乗算器、5
4はSD数から2進数へ変換する装置(以下、SD数7
2進数変換器という)、55はレジスタである。56は
51.52.53.54から構成され、2進数の2入力
信号をSD数に変換し、これらを次に乗算し、乗算結果
、(SD数の積)を2進数に変換して出力する2進数乗
算器である。
進数/SD数変換器という)、53はSD数の2入力信
号の積を求め、SD数の積を出力するSD数乗算器、5
4はSD数から2進数へ変換する装置(以下、SD数7
2進数変換器という)、55はレジスタである。56は
51.52.53.54から構成され、2進数の2入力
信号をSD数に変換し、これらを次に乗算し、乗算結果
、(SD数の積)を2進数に変換して出力する2進数乗
算器である。
5−1と5−2は2進数/SD数変換器51と52の入
力信号線、5−3と5−4はSD数乗算器53の2入力
信号線、5.5はSD数乗算器53の出力信号線、5−
6はSD数12進数変換器54の出力信号線、5−7は
レジスタ55の出力信号線で、5.2と接続されている
。SD数乗算器53は、第4図の2進数乗算器44の部
分積生成l加算部41に比べ、少し速い処理速度を持つ
(アイ・イー・イー・イー ジャーナル オブ ソリッ
ドステート サーキッッ(IEEE Journal
of 5olid−8tateCircuits )、
vol、5c−2,No、1. Feb、 1987
. PP28−34) 。
力信号線、5−3と5−4はSD数乗算器53の2入力
信号線、5.5はSD数乗算器53の出力信号線、5−
6はSD数12進数変換器54の出力信号線、5−7は
レジスタ55の出力信号線で、5.2と接続されている
。SD数乗算器53は、第4図の2進数乗算器44の部
分積生成l加算部41に比べ、少し速い処理速度を持つ
(アイ・イー・イー・イー ジャーナル オブ ソリッ
ドステート サーキッッ(IEEE Journal
of 5olid−8tateCircuits )、
vol、5c−2,No、1. Feb、 1987
. PP28−34) 。
SD数乗算器53の処理時間をT3(<T1)とする。
SD数12進数変換器54は本質的には第4図に示した
2進数の最終部分積加算部42と同じ構成を持つ(PI
3、“コンピュータの高速演算方式″、近代科学社、堀
越彌)。
2進数の最終部分積加算部42と同じ構成を持つ(PI
3、“コンピュータの高速演算方式″、近代科学社、堀
越彌)。
従って、変換器54の処理時間は、最終部分積加算部4
2と同様にT2である。
2と同様にT2である。
第1式で示した級数Pを第5図で示した従来例により計
算すると、演算時間D5は第3式で表される。
算すると、演算時間D5は第3式で表される。
D5=nx(T2+T3) 、、、第3式なお前記2進
数/SD数変換器51と52の処理時間はT2、T3に
比べ極めて短いので無視できる(アイ・イー・イー・イ
ー ジャーナル オブ ソリッドステート サーキッッ
(IEEE Journal of 5olid−8t
ateCircuits)、 vol、5c−2,No
、1. Feb、 1987. PP28−34)。
数/SD数変換器51と52の処理時間はT2、T3に
比べ極めて短いので無視できる(アイ・イー・イー・イ
ー ジャーナル オブ ソリッドステート サーキッッ
(IEEE Journal of 5olid−8t
ateCircuits)、 vol、5c−2,No
、1. Feb、 1987. PP28−34)。
(発明が解決しようとする問題点)
第4図の従来例では、前記最終部分積加算部42で桁上
げ信号が2桁以上にわたり伝撤すことがあるなめ処理速
度は遅い。第1式の級数を求める時、n回の乗算処理、
即ち、n回の部分積生成l加算とn回の最終部分積加算
を実行することになるから、演算時間りは第2式で示す
ようにnX (T1+T2)となる。
げ信号が2桁以上にわたり伝撤すことがあるなめ処理速
度は遅い。第1式の級数を求める時、n回の乗算処理、
即ち、n回の部分積生成l加算とn回の最終部分積加算
を実行することになるから、演算時間りは第2式で示す
ようにnX (T1+T2)となる。
第5図の従来例では、前記SD数乗算器53の演算時間
T3はT1より多少短くなるが、やはりSD数を2進数
に変換する前記SD数72進数変換器54で演算時間を
必要とするため第3式で与えられる演算時間D5=n×
(T2+T3)はほとんど改善されない。
T3はT1より多少短くなるが、やはりSD数を2進数
に変換する前記SD数72進数変換器54で演算時間を
必要とするため第3式で与えられる演算時間D5=n×
(T2+T3)はほとんど改善されない。
本発明の目的は、総演算時間を短縮するディジタル信号
処理装置を提供することにある。
処理装置を提供することにある。
(問題点を解決するための手段)
本願の第1の発明によれば2進数/SD数変換器、2入
力SD数演算器、レジスタおよびSD数ノ2進数変換器
を備え、前記2進数/SD数変換器の出力を前記2入力
SD数演算器の第1の入力とし、前記レジスタの出力を
前記2入力SD数演算器の第2の入力とし、前記2入力
SD数演算器の出力を前記レジスタの入力とし前記レジ
スタの出力をSD数12進数変換器の入力とし、2進数
信号を前記2進数/SD数変換器に入力し、処理結果を
前記SD数12進数変換器から得ることを特徴とするデ
ィジタル信号処理装置が得られる。
力SD数演算器、レジスタおよびSD数ノ2進数変換器
を備え、前記2進数/SD数変換器の出力を前記2入力
SD数演算器の第1の入力とし、前記レジスタの出力を
前記2入力SD数演算器の第2の入力とし、前記2入力
SD数演算器の出力を前記レジスタの入力とし前記レジ
スタの出力をSD数12進数変換器の入力とし、2進数
信号を前記2進数/SD数変換器に入力し、処理結果を
前記SD数12進数変換器から得ることを特徴とするデ
ィジタル信号処理装置が得られる。
本願の第2の発明によれば、第1および第2の2進数/
SD数変換器、第1および第2の2入力SD数演算器、
レジスタおよびSD数12進数変換器を備え、前記第1
および第2の2進数/SD数変換器の出力をそれぞれ、
第1の2入力SD数演算器の第1および第2の入力とし
、前記第1の2入力SD数演算器の出力を前記第2の2
入力SD数演算器の第1の入力とし、前記レジスタの出
力を前記第2の2入力SD数演算器の第2の入力とし、
前記第2の2入力SD数演算器の出力を前記レジスタの
入力とし、前記レジスタの出力を前記SD数12進数変
換器の入力とし、2進数信号を前記第1および第2の2
進数/SD数変換器に入力し、処理結果を前記SD数1
2進数変換器から得ることを特徴とするディジタル信号
処理装置が得られる。
SD数変換器、第1および第2の2入力SD数演算器、
レジスタおよびSD数12進数変換器を備え、前記第1
および第2の2進数/SD数変換器の出力をそれぞれ、
第1の2入力SD数演算器の第1および第2の入力とし
、前記第1の2入力SD数演算器の出力を前記第2の2
入力SD数演算器の第1の入力とし、前記レジスタの出
力を前記第2の2入力SD数演算器の第2の入力とし、
前記第2の2入力SD数演算器の出力を前記レジスタの
入力とし、前記レジスタの出力を前記SD数12進数変
換器の入力とし、2進数信号を前記第1および第2の2
進数/SD数変換器に入力し、処理結果を前記SD数1
2進数変換器から得ることを特徴とするディジタル信号
処理装置が得られる。
本願の第3の発明によれば、2進数/SD数変換器、2
入力SD数演算器、レジスタ、1入力SD数演算器、お
よびSD数/2進数変換器を備え、前記2進数/SD数
変換器の出力を前記2入力SD数演算器の第1の入力と
し、前記レジスタの出力を前記2入力SD数演算器の第
2の入力とし、前記2入力SD数演算器の出力を前記レ
ジスタの入力とし、前記レジスタの出力を前記1入力S
D数演算器の入力とし、前記1入力SD数演算器の出力
を前記SD数/2進数変換器の入力とし、2進数信号を
前記2進数/SD数変換器に入力し、処理結果を前記S
D数12進数変換器から得ることを特徴とするディジタ
ル信号処理装置が得られる。
入力SD数演算器、レジスタ、1入力SD数演算器、お
よびSD数/2進数変換器を備え、前記2進数/SD数
変換器の出力を前記2入力SD数演算器の第1の入力と
し、前記レジスタの出力を前記2入力SD数演算器の第
2の入力とし、前記2入力SD数演算器の出力を前記レ
ジスタの入力とし、前記レジスタの出力を前記1入力S
D数演算器の入力とし、前記1入力SD数演算器の出力
を前記SD数/2進数変換器の入力とし、2進数信号を
前記2進数/SD数変換器に入力し、処理結果を前記S
D数12進数変換器から得ることを特徴とするディジタ
ル信号処理装置が得られる。
(作用)
本願の第1の発明の原理は、級数計算において、乗算あ
るいは、加算などの演算を複数回くり返し処理する時、
従来では1回の演算毎に必ず行っていたrSDSD数進
数変換1の処理を演算毎に行わず、全てのくり返し処理
を行った後に、1回だけ行うことにより、級数演算を高
速に処理するものである。
るいは、加算などの演算を複数回くり返し処理する時、
従来では1回の演算毎に必ず行っていたrSDSD数進
数変換1の処理を演算毎に行わず、全てのくり返し処理
を行った後に、1回だけ行うことにより、級数演算を高
速に処理するものである。
本願の第2および第3の発明の原理は、本願の第1の発
明にもとづくディジタル信号処理装置の前段あるいは後
段にSD数演算器を設けることにより、たたみ込み演算
など、高度な信号処理機能を付加したり、演算精度を増
したりするものである。
明にもとづくディジタル信号処理装置の前段あるいは後
段にSD数演算器を設けることにより、たたみ込み演算
など、高度な信号処理機能を付加したり、演算精度を増
したりするものである。
(実施例)
第1図は本願の第1の発明の実施例を示すブロック図で
ある。11は2進数/SD数変換器、12はSD数乗算
器、13はレジスタ、14はSD数12進数変換器であ
る。15は12と13で構成されるSD数演算器である
。
ある。11は2進数/SD数変換器、12はSD数乗算
器、13はレジスタ、14はSD数12進数変換器であ
る。15は12と13で構成されるSD数演算器である
。
1−1は前記2進数/SD数変換器工1の入力信号線、
1−2と1−3は前記SD数乗算器12の2入力信号線
、1−4は前記SD数乗算器12の出力信号線、1−5
は前記レジスタ13の出力信号線、1−6は前記SD数
12進数変換器14の出力信号線である。なお、1−3
と1−5は接続される。
1−2と1−3は前記SD数乗算器12の2入力信号線
、1−4は前記SD数乗算器12の出力信号線、1−5
は前記レジスタ13の出力信号線、1−6は前記SD数
12進数変換器14の出力信号線である。なお、1−3
と1−5は接続される。
破線内のSD数演算部15での信号処理はすべてSD数
で行われる。従って、レジスタ13の出力、即ち、乗算
結果もSD数であるから、これを直接SD数乗算器12
の入力1−3へ付加することができる。
で行われる。従って、レジスタ13の出力、即ち、乗算
結果もSD数であるから、これを直接SD数乗算器12
の入力1−3へ付加することができる。
前記2進数/SD数変換器11の入力信号線1−1を通
して入力される2進数の入力信号を前記2進数/SD数
変換器11でSD数に変換し、信号線1−2を通して前
記SD数乗算器12に供給する。前記レジスタ13に蓄
えられている乗算結果を信号線1−5および1−3を通
して、前記SD数乗算器12に供給する。前記SD数乗
算器12は2入力信号線1−2と1−3を通して供給さ
れた2入力信号の積を求め信号線1−4を通して前記レ
ジスタ13に供給し、前記レジスタ13はこの積を記憶
する。この1回の乗算に要する処理時間は前記SD数乗
算器12の処理時間T3だけで第2式に示した桁上げ時
間T2や第3式に示したSD数72進数変換時間T2を
必要としない。第1式の級数計算を本実施例により行う
と演算処理時間はn回の積の計算に要する処理時間n
X Taとn回の積の計算後、前記SD数12進数変換
器14にてSD数表現の積を2進数に変換するための時
間T2との和である。つまり、本実施例による第1式の
級数計算の演算時間D□は第4式となる。
して入力される2進数の入力信号を前記2進数/SD数
変換器11でSD数に変換し、信号線1−2を通して前
記SD数乗算器12に供給する。前記レジスタ13に蓄
えられている乗算結果を信号線1−5および1−3を通
して、前記SD数乗算器12に供給する。前記SD数乗
算器12は2入力信号線1−2と1−3を通して供給さ
れた2入力信号の積を求め信号線1−4を通して前記レ
ジスタ13に供給し、前記レジスタ13はこの積を記憶
する。この1回の乗算に要する処理時間は前記SD数乗
算器12の処理時間T3だけで第2式に示した桁上げ時
間T2や第3式に示したSD数72進数変換時間T2を
必要としない。第1式の級数計算を本実施例により行う
と演算処理時間はn回の積の計算に要する処理時間n
X Taとn回の積の計算後、前記SD数12進数変換
器14にてSD数表現の積を2進数に変換するための時
間T2との和である。つまり、本実施例による第1式の
級数計算の演算時間D□は第4式となる。
D1=nXT3+T2 ・・・第4式D0および、第
2式と第3式とで示した従来例の演算時間D4とD5と
を下表にまとめる。
2式と第3式とで示した従来例の演算時間D4とD5と
を下表にまとめる。
前述したようにT3とT1の間にはT3<T1の関係が
あるのでD4とD5を比べるとD4〉D5となる。そこ
で本発明による演算時間D0と従来例の演算時間D5と
の比を求める。
あるのでD4とD5を比べるとD4〉D5となる。そこ
で本発明による演算時間D0と従来例の演算時間D5と
の比を求める。
Ds n(T3+ T2)
n=1の時、すなわち、演算を1度しか行わない時はl
=1となり、本発明による演算時間は従来例とp。
=1となり、本発明による演算時間は従来例とp。
同じ演算時間となる。これに対して同一の処理をくり返
し行う時、すなわち、nが増えるにつれて16b X
16b乗算器の場合、ゲート段数はT3、T2ともに4
0段程度であり、T3とT2はT3主T2から、本発明
によれば、従来の士の演算時間で第1式の級数計算を行
うことができる。
し行う時、すなわち、nが増えるにつれて16b X
16b乗算器の場合、ゲート段数はT3、T2ともに4
0段程度であり、T3とT2はT3主T2から、本発明
によれば、従来の士の演算時間で第1式の級数計算を行
うことができる。
本実施例では2入力SD数加算器としてSD数乗算器を
用いて説明したが、SD数乗算器のかわりにSD数加算
器、SD数減算器、SD数絶対値演算器等を用いても同
じ効果が得られる。また、SD数として第1表と第2表
で示したように(−1)5.、 (0)8,1(1)8
Dの3つの状態を使う方法の他に(−2)8.、(−1
)8D、(0)8D、(1)8o、(2)8Dのように
5つの状態またはそれ以上の状態を用いる方法を使用し
てもよい。
用いて説明したが、SD数乗算器のかわりにSD数加算
器、SD数減算器、SD数絶対値演算器等を用いても同
じ効果が得られる。また、SD数として第1表と第2表
で示したように(−1)5.、 (0)8,1(1)8
Dの3つの状態を使う方法の他に(−2)8.、(−1
)8D、(0)8D、(1)8o、(2)8Dのように
5つの状態またはそれ以上の状態を用いる方法を使用し
てもよい。
第2図は、本願の第2の発明の実施例、積和演算器(ま
たはたたみ込み演算器ともいう)のブロック図である。
たはたたみ込み演算器ともいう)のブロック図である。
21と22は2進数/SD数変換器、23はSD数乗算
器、24はSD数加算器、25はレジスタ、26はSD
数12進数変換器、27はSD数で演算を行う部分、2
−1と2−2はそれぞれ前記2進数/SD数変換器21
と22の入力信号線、2−3と2−4は前記SD数乗算
器23の入力信号線、2−5と2−6は前記SD数加算
器24の入力信号線、2−7は前記SD数加算器24の
出力信号線、2−8は前記レジスタ25の出力信号線、
2−9は前記SD数12進数変換器26の出力信号線で
ある。なお、2−6と2−8は接続される。前記入力信
号線2−1と2−2を通して入力される2進数の入力信
号を前記2進数/SD数変換器21と22によりそれぞ
れSD数に変換し、前記信号線2−3と2−4を通して
前記SD数乗算器23に供給する。前記SD数乗算器2
3は、2入力信号の積を求め、その結果を前記信号線2
.5を通して前記SD数加算器24に入力する。前記レ
ジスタ25にたくわえられている積和結果を、前記信号
線2−8と2−6を通して前記SD数加算器24に入力
し、前記信号線2−5を通して入力される信号との和を
前記SD数加算器24で求める。前記SD数加算器24
は求めた和を前記信号線2−7を通して前記レジスタ2
5に格納する。この処理をくり返すことにより積和演算
を実行する。本実施例では、積和演算を実行する部分2
7をSD数乗算器とSD数加算器で構成し、積和処理を
SD数のみで実行することにより、高速に演算を実行す
ることができる。
器、24はSD数加算器、25はレジスタ、26はSD
数12進数変換器、27はSD数で演算を行う部分、2
−1と2−2はそれぞれ前記2進数/SD数変換器21
と22の入力信号線、2−3と2−4は前記SD数乗算
器23の入力信号線、2−5と2−6は前記SD数加算
器24の入力信号線、2−7は前記SD数加算器24の
出力信号線、2−8は前記レジスタ25の出力信号線、
2−9は前記SD数12進数変換器26の出力信号線で
ある。なお、2−6と2−8は接続される。前記入力信
号線2−1と2−2を通して入力される2進数の入力信
号を前記2進数/SD数変換器21と22によりそれぞ
れSD数に変換し、前記信号線2−3と2−4を通して
前記SD数乗算器23に供給する。前記SD数乗算器2
3は、2入力信号の積を求め、その結果を前記信号線2
.5を通して前記SD数加算器24に入力する。前記レ
ジスタ25にたくわえられている積和結果を、前記信号
線2−8と2−6を通して前記SD数加算器24に入力
し、前記信号線2−5を通して入力される信号との和を
前記SD数加算器24で求める。前記SD数加算器24
は求めた和を前記信号線2−7を通して前記レジスタ2
5に格納する。この処理をくり返すことにより積和演算
を実行する。本実施例では、積和演算を実行する部分2
7をSD数乗算器とSD数加算器で構成し、積和処理を
SD数のみで実行することにより、高速に演算を実行す
ることができる。
SD数から2進数への変換は積和結果を求めた後、SD
数12進数変換器で最後に行う。
数12進数変換器で最後に行う。
本実施例では積和演算器を用いたが、SD数乗算器23
のかわりにSD数減算器、SD数加算器、SD数絶対値
演算器、等地のSD数演算器を用いることにより、多様
なディジタル信号処理装置を実現できる。SD数加算器
24のかわりに他のSD数演算器を用いても同様である
。
のかわりにSD数減算器、SD数加算器、SD数絶対値
演算器、等地のSD数演算器を用いることにより、多様
なディジタル信号処理装置を実現できる。SD数加算器
24のかわりに他のSD数演算器を用いても同様である
。
第3図は本願の第3の発明の実施例を示すブロック図で
ある。3工は2進数/SD数変換器、32はSD数乗算
器、33はレジスタ、34はシフタ、35はSD数12
進数変換器、3−1は前記2進数/SD数変換器31の
入力信号線、3−2と3−3は前記SD数乗算器32の
2入力信号線、3−4はSD数乗算器32の出力信号線
、3−5は前記レジスタ33の出力信号線、3−6は前
記シフタ34の出力信号線、3−7は前記SD数12進
数変換器35の出力信号線である。なお、3−5と3−
6は接続される。前記入力信号線3−1を通して入力さ
れる2進数の入力信号を前記2進数/SD数変換器31
により、SD数に変換し、前記SD数乗算器32に前記
信号線3−2を通して入力する。前記レジスタ33にだ
くわえられている乗算結果を前記入力信号線3−5およ
び3−3を通して前記SD数乗算器32に入力する。前
記SD数乗算器32は前記信号線3−3と3−2を通し
て入力される2入力信号の積をSD数で求めこれを前記
信号線3−4を通して前記レジスタ33に供給し、格納
する。この処理をくり返すことにより例えば第1式に示
したような級数Pの計算をする。級数の計算の終了後、
計算結果を前記信号線3−5を通して前記シフタ34に
供給する。前記シフタ34は前記信号線3−5を通して
入力される信号をシフトアップまたはシフトダウンする
。この処理により演算結果の有効桁を任意に選択でき演
算精度を向上することができる。例えば0、IXo、1
=0.01という演算を行うとき有効桁が最上位から2
桁というように固定されていると演算結果は11011
になってしまう。このようなとき有効桁を下位桁へ移動
すれば演算精度が向上する。
ある。3工は2進数/SD数変換器、32はSD数乗算
器、33はレジスタ、34はシフタ、35はSD数12
進数変換器、3−1は前記2進数/SD数変換器31の
入力信号線、3−2と3−3は前記SD数乗算器32の
2入力信号線、3−4はSD数乗算器32の出力信号線
、3−5は前記レジスタ33の出力信号線、3−6は前
記シフタ34の出力信号線、3−7は前記SD数12進
数変換器35の出力信号線である。なお、3−5と3−
6は接続される。前記入力信号線3−1を通して入力さ
れる2進数の入力信号を前記2進数/SD数変換器31
により、SD数に変換し、前記SD数乗算器32に前記
信号線3−2を通して入力する。前記レジスタ33にだ
くわえられている乗算結果を前記入力信号線3−5およ
び3−3を通して前記SD数乗算器32に入力する。前
記SD数乗算器32は前記信号線3−3と3−2を通し
て入力される2入力信号の積をSD数で求めこれを前記
信号線3−4を通して前記レジスタ33に供給し、格納
する。この処理をくり返すことにより例えば第1式に示
したような級数Pの計算をする。級数の計算の終了後、
計算結果を前記信号線3−5を通して前記シフタ34に
供給する。前記シフタ34は前記信号線3−5を通して
入力される信号をシフトアップまたはシフトダウンする
。この処理により演算結果の有効桁を任意に選択でき演
算精度を向上することができる。例えば0、IXo、1
=0.01という演算を行うとき有効桁が最上位から2
桁というように固定されていると演算結果は11011
になってしまう。このようなとき有効桁を下位桁へ移動
すれば演算精度が向上する。
前記SD数乗算器32のかわりに、SD数加算器、SD
数減算器等の他の2入力SD数演算器を、また、前記シ
フタ34のかわりに最小値検出器等の1入力SD数演算
器を用いることにより様々な応用を実現できる。例えば
、前記SD数乗算器32のかわりに、2入力信号の差の
絶対値を求める絶対値演算器を、前記シフタ34のかわ
りに最小値検出器を用いることにより高速に2入力信号
間の距離計算を行える。
数減算器等の他の2入力SD数演算器を、また、前記シ
フタ34のかわりに最小値検出器等の1入力SD数演算
器を用いることにより様々な応用を実現できる。例えば
、前記SD数乗算器32のかわりに、2入力信号の差の
絶対値を求める絶対値演算器を、前記シフタ34のかわ
りに最小値検出器を用いることにより高速に2入力信号
間の距離計算を行える。
この距離計算器は音声や画像信号処理におけるパターン
マツチングを高速化する。
マツチングを高速化する。
(発明の効果)
本発明(第1図に示すもの)と従来例(第5図に示すも
の)とによる級数計算の演算時間を比較する。
の)とによる級数計算の演算時間を比較する。
本発明による演算時間D1と従来例による演算時間D5
はそれぞれ第4式と第3式で示される。
はそれぞれ第4式と第3式で示される。
D =nxT3+T2 −・・第4式D5=
n x (T3+T2) −・・第3式D1
をD5で除すると が得られる。T3=T2として、同一の処理をくり返し
く。
n x (T3+T2) −・・第3式D1
をD5で除すると が得られる。T3=T2として、同一の処理をくり返し
く。
従来の最高速の乗算器のクリティカルバスゲート段数が
16b X 16bで約40段であったが、本発明によ
ればこれが、約20段になり、従来の高速化の限界を大
きく打破できる。つまり、本発明によれば、従来の士の
演算時間で第1式の級数計算を行うことができる。また
本願の第2の発明によれば、ディジタル信号処理で重要
となる積和演算を高速に行うことができる。また本願の
第3の発明によれば、演算の高速化に加えて演算結果を
シフトアップ、ダウンすることにより、高精度の演算を
行える。
16b X 16bで約40段であったが、本発明によ
ればこれが、約20段になり、従来の高速化の限界を大
きく打破できる。つまり、本発明によれば、従来の士の
演算時間で第1式の級数計算を行うことができる。また
本願の第2の発明によれば、ディジタル信号処理で重要
となる積和演算を高速に行うことができる。また本願の
第3の発明によれば、演算の高速化に加えて演算結果を
シフトアップ、ダウンすることにより、高精度の演算を
行える。
第1図、第2図、第3図は本発明の実施例を示すブロッ
ク図、第4図、第5図は従来例を示すブロック図、第6
図はSD数を用いた加算例を示す図である。 月、 21.22.31.51.52・・・2進数/S
D数変換器12、23.32.53・・・SD数乗算器
13、25.33.43.55・・ルジスタ14、26
.35.54・・・SD数ノ2進数変換器24、・、S
D数加算器 44、56・・・2進数乗算器 41・・・部分積生成l加算部 42−、最終部分積加算部 15、27.36・・・SD数で演算を行う部分34・
・・シフタ
ク図、第4図、第5図は従来例を示すブロック図、第6
図はSD数を用いた加算例を示す図である。 月、 21.22.31.51.52・・・2進数/S
D数変換器12、23.32.53・・・SD数乗算器
13、25.33.43.55・・ルジスタ14、26
.35.54・・・SD数ノ2進数変換器24、・、S
D数加算器 44、56・・・2進数乗算器 41・・・部分積生成l加算部 42−、最終部分積加算部 15、27.36・・・SD数で演算を行う部分34・
・・シフタ
Claims (2)
- (1)2進数/SD数変換器、2入力SD数演算器、レ
ジスタおよびSD数/2進数変換器を備え、前記2進数
/SD数変換器の出力を前記2入力SD数演算器の第1
の入力とし、前記レジスタの出力を前記2入力SD数演
算器の第2の入力とし、前記2入力SD数演算器の出力
を前記レジスタの入力とし前記レジスタの出力をSD数
/2進数変換器の入力とし、2進数信号を前記2進数/
SD数変換器に入力し、処理結果を前記SD数/2進数
変換器から得ることを特徴とするディジタル信号処理装
置。 - (2)第1および第2の2進数/SD数変換器、第1お
よび第2の2入力SD数演算器、レジスタおよびSD数
/2進数変換器を備え、前記第1および第2の2進数/
SD数変換器の出力をそれぞれ、第1の2入力SD数演
算器の第1および第2の入力とし、前記第1の2入力S
D数演算器の出力を前記第2の2入力SD数演算器の第
1の入力とし、前記レジスタの出力を前記第2の2入力
SD数演算器の第2の入力とし、前記第2の2入力SD
数演算器の出力を前記レジスタの入力とし、前記レジス
タの出力を前記SD数/2進数変換器の入力とし、2進
数信号を前記第1および第2の2進数/SD数変換器に
入力し、処理結果を前記SD数/2進数変換器から得る
ことを特徴とするディジタル信号処理装置。(3)2進
数/SD数変換器、2入力SD数演算器、レジスタ、1
入力SD数演算器、およびSD数/2進数変換器を備え
、前記2進数/SD数変換器の出力を前記2入力SD数
演算器の第1の入力とし、前記レジスタの出力を前記2
入力SD数演算器の第2の入力とし、前記2入力SD数
演算器の出力を前記レジスタの入力とし、前記レジスタ
の出力を前記1入力SD数演算器の入力とし、前記1入
力SD数演算器の出力を前記SD数/2進数変換器の入
力とし、2進数信号を前記2進数/SD数変換器に入力
し、処理結果を前記SD数/2進数変換器から得ること
を特徴とするディジタル信号処理装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63020592A JPH01195574A (ja) | 1988-01-29 | 1988-01-29 | ディジタル信号処理装置 |
US07/302,346 US4985861A (en) | 1988-01-29 | 1989-01-27 | High speed digital signal processor for signed digit numbers |
EP19890101569 EP0326182A3 (en) | 1988-01-29 | 1989-01-30 | High speed digital signal processor for signed digit numbers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63020592A JPH01195574A (ja) | 1988-01-29 | 1988-01-29 | ディジタル信号処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01195574A true JPH01195574A (ja) | 1989-08-07 |
Family
ID=12031520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63020592A Pending JPH01195574A (ja) | 1988-01-29 | 1988-01-29 | ディジタル信号処理装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4985861A (ja) |
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