JPH01195574A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JPH01195574A JPH01195574A JP63020592A JP2059288A JPH01195574A JP H01195574 A JPH01195574 A JP H01195574A JP 63020592 A JP63020592 A JP 63020592A JP 2059288 A JP2059288 A JP 2059288A JP H01195574 A JPH01195574 A JP H01195574A
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- 238000000034 method Methods 0.000 abstract description 15
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000004364 calculation method Methods 0.000 description 50
- 238000007792 addition Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 208000003580 polydactyly Diseases 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/4824—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices using signed-digit representation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は同一のディジタル信号処理演算を複数回くり返
し行うディジタル信号処理装置に関する。特に、２進数
の加算、減算、乗算、除算処理を行う際に必要な桁上げ
信号の伝搬を１桁以内におさえることにより高速にかつ
高精度に演算を行うディジタル信号処理装置に関する。
し行うディジタル信号処理装置に関する。特に、２進数
の加算、減算、乗算、除算処理を行う際に必要な桁上げ
信号の伝搬を１桁以内におさえることにより高速にかつ
高精度に演算を行うディジタル信号処理装置に関する。
（従来の技術）
同一の信号処理をくり返すディジタル信号処理演算の一
例として級数計算がある。時系列入力信号（ａｉ ｉ＝
０，１．・−ｎ、ｉは入力順位）の積の級数ＰｎＰｎ＝
＝（（・（（ａｏＸａｌ）Ｘａ２）Ｘ−Ｘａｎ−０）Ｘ
ａｎ−・・第１式を求めるディジタル信号処理装置の従
来例を第４図に示す。４４は２進数乗算器、４３はレジ
スタである。
例として級数計算がある。時系列入力信号（ａｉ ｉ＝
０，１．・−ｎ、ｉは入力順位）の積の級数ＰｎＰｎ＝
＝（（・（（ａｏＸａｌ）Ｘａ２）Ｘ−Ｘａｎ−０）Ｘ
ａｎ−・・第１式を求めるディジタル信号処理装置の従
来例を第４図に示す。４４は２進数乗算器、４３はレジ
スタである。
前記２進数乗算器４４は、部分積生成ｌ加算部４１と最
終部分積加算部４２から構成される。４−１および４−
２はそれぞれ前記部分積生成ｌ加算部４１の第１および
第２の入力信号線、４−３は前記部分積生成ｌ加算部４
１の出力信号線、４−４は前記最終部分積加算部４２の
出力信号線、４−５は前記レジスタ４３の出力信号線で
ある。なお、４−５は４−２と接続される。ここにあげ
た２進数乗算器の高速化手法として前記部分積生成ｌ加
算部４１に、部分積の数を削減するブースのアルゴリズ
ム（ラビンフィールド（Ｒｕｂｉｎｆｉｅｌｄ、 Ｌ、
Ｐ、 ））、“Ａ Ｐｒｏｏｆｏｆ ｔｈｅ Ｍｏ
ｄｉｆｉｅｄ Ｂｏｏｔｈ’ｓ Ａｌｇｏｒｉｔｈ
ｍ ｆｏｒＭｕｌｔｉｐｌｉｃａｔｉｏｎ”、アイ・
イー・イー・イー トランザクション オン コンピュ
ータ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓｏｎ Ｃｏ
ｍｐｕｔｅｒｓ）、 ｖｏｌ、ｃ−２４，Ｎｏ、 １０
． ＰＰ１０１４−１０１５． Ｏｃｔ。
終部分積加算部４２から構成される。４−１および４−
２はそれぞれ前記部分積生成ｌ加算部４１の第１および
第２の入力信号線、４−３は前記部分積生成ｌ加算部４
１の出力信号線、４−４は前記最終部分積加算部４２の
出力信号線、４−５は前記レジスタ４３の出力信号線で
ある。なお、４−５は４−２と接続される。ここにあげ
た２進数乗算器の高速化手法として前記部分積生成ｌ加
算部４１に、部分積の数を削減するブースのアルゴリズ
ム（ラビンフィールド（Ｒｕｂｉｎｆｉｅｌｄ、 Ｌ、
Ｐ、 ））、“Ａ Ｐｒｏｏｆｏｆ ｔｈｅ Ｍｏ
ｄｉｆｉｅｄ Ｂｏｏｔｈ’ｓ Ａｌｇｏｒｉｔｈ
ｍ ｆｏｒＭｕｌｔｉｐｌｉｃａｔｉｏｎ”、アイ・
イー・イー・イー トランザクション オン コンピュ
ータ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓｏｎ Ｃｏ
ｍｐｕｔｅｒｓ）、 ｖｏｌ、ｃ−２４，Ｎｏ、 １０
． ＰＰ１０１４−１０１５． Ｏｃｔ。
１９７５）や部分積を並列に加算するワレスのツリー（
ＰＰ１６８−１７３． ’“コンピュータの高速演算方
式′″、近代科学社）（マイクロエレクトロニクス ジ
ャーナル（Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｊｏｕ
ｒｎａｌ）、 ｖｏｌ、１４． Ｎｏ、６．１９８３．
ＢｅｎｎＥｌｅｃｔｒｏｎｉｃｓ Ｐｕ１ｉｃａｔｉ
ｏｎｓ Ｌｔｄ、 Ｌｕｔｏｎ、 ＰＰ４９−５７）等
を適用することが有効である。一方、最終部分積加算部
４２で、桁上げ信号を上位ビット方向へ複数ビット伝搬
させる必要があるため、ここでも演算速度の高速化をさ
またげてきた。これを解決する手段として、キャリール
ックアヘッド（ＰＰ８５−９２． ’“コンピュータの
高速演算方式″、近代科学社）等の手法が有効である。
ＰＰ１６８−１７３． ’“コンピュータの高速演算方
式′″、近代科学社）（マイクロエレクトロニクス ジ
ャーナル（Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｊｏｕ
ｒｎａｌ）、 ｖｏｌ、１４． Ｎｏ、６．１９８３．
ＢｅｎｎＥｌｅｃｔｒｏｎｉｃｓ Ｐｕ１ｉｃａｔｉ
ｏｎｓ Ｌｔｄ、 Ｌｕｔｏｎ、 ＰＰ４９−５７）等
を適用することが有効である。一方、最終部分積加算部
４２で、桁上げ信号を上位ビット方向へ複数ビット伝搬
させる必要があるため、ここでも演算速度の高速化をさ
またげてきた。これを解決する手段として、キャリール
ックアヘッド（ＰＰ８５−９２． ’“コンピュータの
高速演算方式″、近代科学社）等の手法が有効である。
しかし、これらの手法では桁上げ信号の伝搬時間を本質
的に零とすることは不可能である。今、前記部分積生成
ｌ加算部４１の処理時間をＴ１、前記最終部分積加算部
４２の処理時間をＴ２とし、第１式で示した級数Ｐを第
４図で示した従来例により計算すると、演算時間Ｄ４は
次の第２式で表される。
的に零とすることは不可能である。今、前記部分積生成
ｌ加算部４１の処理時間をＴ１、前記最終部分積加算部
４２の処理時間をＴ２とし、第１式で示した級数Ｐを第
４図で示した従来例により計算すると、演算時間Ｄ４は
次の第２式で表される。
Ｄ４＝ｎ×（Ｔ１＋Ｔ２）・・・第２式既に述べたよう
に、ワレスのツリーやブースのアルゴリズムを用いるこ
とによりＴ１を、キャリールックアヘッド等の方式を用
いることにより、Ｔ２を、それぞれ短縮することができ
る。
に、ワレスのツリーやブースのアルゴリズムを用いるこ
とによりＴ１を、キャリールックアヘッド等の方式を用
いることにより、Ｔ２を、それぞれ短縮することができ
る。
Ｔをさらに短くする方法として、ＳＤ数（Ｓｉｇｎｅｄ
Ｄｉｇｉｔ数）（アイ・イー・イー、イー ジャーナル
オブソリッド ステート サーキッッ（ＩＥＥＥ Ｊ
ｏｕｒｎａｌ ｏｆＳｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃ
ｕｉｔｓ）、 ｖｏｌ、５ｃ−２，Ｎｏ、１． Ｆｅｂ
、 １９８７゜ＰＰ２８−３４）を用いることも提案さ
れている。通常のｍ進数では各桁を（０，１，・・・、
ｍ−１）のｍ個の正の数で表現する。これに対してｍを
基数とするＳＤ数は各桁を（−（ｍ−１）、・・・、
−１，０，１，・・・、ｍ−１）の（２ｍ−１）個の０
″を含む正負の数で表現する。例えば２を基数とするＳ
Ｄ数は各桁を（−１，０，１）の３個の数で表現する。
Ｄｉｇｉｔ数）（アイ・イー・イー、イー ジャーナル
オブソリッド ステート サーキッッ（ＩＥＥＥ Ｊ
ｏｕｒｎａｌ ｏｆＳｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃ
ｕｉｔｓ）、 ｖｏｌ、５ｃ−２，Ｎｏ、１． Ｆｅｂ
、 １９８７゜ＰＰ２８−３４）を用いることも提案さ
れている。通常のｍ進数では各桁を（０，１，・・・、
ｍ−１）のｍ個の正の数で表現する。これに対してｍを
基数とするＳＤ数は各桁を（−（ｍ−１）、・・・、
−１，０，１，・・・、ｍ−１）の（２ｍ−１）個の０
″を含む正負の数で表現する。例えば２を基数とするＳ
Ｄ数は各桁を（−１，０，１）の３個の数で表現する。
ディジタル信号処理回路ではこの３個の数をそれぞれ２
ビツトの２進数例えば（１１）２、（００）２、（０１
）２で表現する。ここでは簡単のためにそれぞれを（−
１）８Ｄ、 （０）８．、（１）８Ｄで表す。以後２進
数を０２で、ＳＤ数を０６Ｄで、１０進数を（）、。で
表す。
ビツトの２進数例えば（１１）２、（００）２、（０１
）２で表現する。ここでは簡単のためにそれぞれを（−
１）８Ｄ、 （０）８．、（１）８Ｄで表す。以後２進
数を０２で、ＳＤ数を０６Ｄで、１０進数を（）、。で
表す。
通常の２進数の演算では、ある桁で生じる桁上げ信号が
複数桁にわたり伝搬することがあるため、演算スピード
が低下する。一方、ＳＤ数を用いるとある桁で生じる桁
上げ信号を複数桁にわたり伝搬させることなく、１行だ
けの伝搬におさえることができるので、演算スピードが
向上する。このＳＤ数の特徴を用いる演算は次の２つの
ステップがら構成される。
複数桁にわたり伝搬することがあるため、演算スピード
が低下する。一方、ＳＤ数を用いるとある桁で生じる桁
上げ信号を複数桁にわたり伝搬させることなく、１行だ
けの伝搬におさえることができるので、演算スピードが
向上する。このＳＤ数の特徴を用いる演算は次の２つの
ステップがら構成される。
第１ステツプは「中間桁上げ」および［中間和１を生成
し、第２ステツプで［ｎ桁目の中間和Ｊとｒ（ｎ−１）
桁目からの中間桁上げ」を加算することにより、［最終
相Ｊを生成する。（ｎ−１）桁目に、中間桁上げが生じ
、ｎ桁目に桁上げされる場合、この中間桁上げをうち消
すように、ｎ桁目の中間和が、生成される。２を基数と
するＳＤ数の場合、中間桁上げとして（１）８Ｄあるい
は（−１）８Ｄが生じる。第１ステツプでは２入力信号
のｎ桁目が（０）８．、（１）８Ｄ、あるいは（０）Ｓ
Ｄ、（−１）８．の時、（ｎ−１）桁目で生じル中間桁
上ケカ上位の桁へ伝搬していかないように、ｎ桁目の中
間和を定める。具体的には、（ｎ−１）桁目からの中間
桁上げ（１）ＳＤ、（−１）８Ｄに対応してｎ桁目の中
間和をそれぞれ（−１）８Ｄ、（１）８ｏとする。ｎ桁
目の中間和と（ｎ−１）桁目からの中間桁上げを加算し
、最終相を求める第２ステツプの結果、（ｎ−１）桁目
からの中間桁上げはｎ桁目の中間和と相殺されて（０）
８Ｄになる。すなわら、（ｎ−１）桁目の中間桁上げ信
号がｎ桁目を通過して、（ｎ＋１）桁目へ伝（般される
ことはない。この中間和と中間桁上げの生成をｎ＝１か
らｎ＝ｋまで行うことにより、２個のにビット信号の加
算の桁上げが１桁以内におさえられることになる。
し、第２ステツプで［ｎ桁目の中間和Ｊとｒ（ｎ−１）
桁目からの中間桁上げ」を加算することにより、［最終
相Ｊを生成する。（ｎ−１）桁目に、中間桁上げが生じ
、ｎ桁目に桁上げされる場合、この中間桁上げをうち消
すように、ｎ桁目の中間和が、生成される。２を基数と
するＳＤ数の場合、中間桁上げとして（１）８Ｄあるい
は（−１）８Ｄが生じる。第１ステツプでは２入力信号
のｎ桁目が（０）８．、（１）８Ｄ、あるいは（０）Ｓ
Ｄ、（−１）８．の時、（ｎ−１）桁目で生じル中間桁
上ケカ上位の桁へ伝搬していかないように、ｎ桁目の中
間和を定める。具体的には、（ｎ−１）桁目からの中間
桁上げ（１）ＳＤ、（−１）８Ｄに対応してｎ桁目の中
間和をそれぞれ（−１）８Ｄ、（１）８ｏとする。ｎ桁
目の中間和と（ｎ−１）桁目からの中間桁上げを加算し
、最終相を求める第２ステツプの結果、（ｎ−１）桁目
からの中間桁上げはｎ桁目の中間和と相殺されて（０）
８Ｄになる。すなわら、（ｎ−１）桁目の中間桁上げ信
号がｎ桁目を通過して、（ｎ＋１）桁目へ伝（般される
ことはない。この中間和と中間桁上げの生成をｎ＝１か
らｎ＝ｋまで行うことにより、２個のにビット信号の加
算の桁上げが１桁以内におさえられることになる。
第１表に２を基数とするＳＤ数の加算をする場合に必要
とするｎ桁目の中間桁上げと中間和の生成規則を示す。
とするｎ桁目の中間桁上げと中間和の生成規則を示す。
第１表
第６図（ａ）、（ｂ）にそれぞれ２補数とＳＤ数の加算
例（（７）１ｏ＋（−１５）ｔｏ）を示す。Ａ＝（７）
、ｏとＢ＝（−１５）１ｏを５ビツトの２補数で表すと
、それぞれＡ＝（００１１１）２とＢ＝（１０００１）
２となる。第６図（ａ）で示すようにこの両者を加える
と、最下位ビットで生じた桁上げ信号Ｃが３桁伝搬し、
加算結果５＝（１１０００）２が得られている。
例（（７）１ｏ＋（−１５）ｔｏ）を示す。Ａ＝（７）
、ｏとＢ＝（−１５）１ｏを５ビツトの２補数で表すと
、それぞれＡ＝（００１１１）２とＢ＝（１０００１）
２となる。第６図（ａ）で示すようにこの両者を加える
と、最下位ビットで生じた桁上げ信号Ｃが３桁伝搬し、
加算結果５＝（１１０００）２が得られている。
これに対してＳＤ数の場合、まず２補数をＳＤ数に変換
し次に加算を行う。ｋビットの２補数（Ｘｋ、・・・、
Ｘ２゜ｘｌ）２の大きさは−Ｘｋ、２に一１＋ΣＸ、、
２１−１で与えられる。
し次に加算を行う。ｋビットの２補数（Ｘｋ、・・・、
Ｘ２゜ｘｌ）２の大きさは−Ｘｋ、２に一１＋ΣＸ、、
２１−１で与えられる。
ル１１
ここでＸ、は符号ビットである。符号ビットハ＝１の時
、すなわち、負の時、２補数をＳＤ数に変換すると（’
ｔ ｘｋ−１） ””ｚ Ｘ２． Ｘｌ）３Ｄとなる。
、すなわち、負の時、２補数をＳＤ数に変換すると（’
ｔ ｘｋ−１） ””ｚ Ｘ２． Ｘｌ）３Ｄとなる。
またｘ、＝０すなわち正の時、２補数を、ＳＤ数に変換
すると（０゜Ｘｋ−１，・・・Ｉ Ｘ２． Ｘｌ）ＳＤ
となる。以上の変換規則にも左づいて（００１１１）２
と（１０００１）２を各々ＳＤ数に変換するとそれぞれ
（００１１１）８Ｄと（−１０００１）８Ｄになる。次
にこの２つのＳＤ数の加算に際しては、まず第１表の規
則に従って中間桁上げと中間和の生成を行う。１桁目の
２入力信号は両方とも（１）８Ｄであるので、中間和を
（０）８Ｄに中間桁上げを（１）８Ｄにする。
すると（０゜Ｘｋ−１，・・・Ｉ Ｘ２． Ｘｌ）ＳＤ
となる。以上の変換規則にも左づいて（００１１１）２
と（１０００１）２を各々ＳＤ数に変換するとそれぞれ
（００１１１）８Ｄと（−１０００１）８Ｄになる。次
にこの２つのＳＤ数の加算に際しては、まず第１表の規
則に従って中間桁上げと中間和の生成を行う。１桁目の
２入力信号は両方とも（１）８Ｄであるので、中間和を
（０）８Ｄに中間桁上げを（１）８Ｄにする。
２桁目は２入力信号が（１）８．と（０）８Ｄで、１桁
目の２入力信号が両方とも正であるから中間桁上げを（
１）８Ｄ、中間和を（−１）８Ｄにする。第１表に従っ
て同様な手順をくり返すことにより、第６図（ｂ）に示
すような中間桁上げ（００１１１）ＳＤと中間和（−１
０−１−１０）Ｓｏを求める。最後に、この中間桁上げ
と中間和を加えて最終結果、（−１１０００）８Ｄを得
る。（−１１０００）８．＝（−８）１ｏで加算が正し
く行われているのがわかる。桁上げ信号が２桁以上伝搬
することを許すような中間和と中間桁上げの組みあわせ
、即ち、両方とも（１）５ｏの組み合わせまたは両方と
も（−１）８Ｄの組み合わせとならないように生成規則
を決めであるので第６図（ｂ）に示すように、桁上げ信
号は高々１桁のみの伝搬におさえられている。この結果
、２入力信号の加算を高速に行うことができる。第１式
で示す級数Ｐを求めるディジタル信号処理装置の従来例
を第５図に示す。
目の２入力信号が両方とも正であるから中間桁上げを（
１）８Ｄ、中間和を（−１）８Ｄにする。第１表に従っ
て同様な手順をくり返すことにより、第６図（ｂ）に示
すような中間桁上げ（００１１１）ＳＤと中間和（−１
０−１−１０）Ｓｏを求める。最後に、この中間桁上げ
と中間和を加えて最終結果、（−１１０００）８Ｄを得
る。（−１１０００）８．＝（−８）１ｏで加算が正し
く行われているのがわかる。桁上げ信号が２桁以上伝搬
することを許すような中間和と中間桁上げの組みあわせ
、即ち、両方とも（１）５ｏの組み合わせまたは両方と
も（−１）８Ｄの組み合わせとならないように生成規則
を決めであるので第６図（ｂ）に示すように、桁上げ信
号は高々１桁のみの伝搬におさえられている。この結果
、２入力信号の加算を高速に行うことができる。第１式
で示す級数Ｐを求めるディジタル信号処理装置の従来例
を第５図に示す。
５１と５２は２進数からＳＤ数に変換する装置（以下２
進数／ＳＤ数変換器という）、５３はＳＤ数の２入力信
号の積を求め、ＳＤ数の積を出力するＳＤ数乗算器、５
４はＳＤ数から２進数へ変換する装置（以下、ＳＤ数７
２進数変換器という）、５５はレジスタである。５６は
５１．５２．５３．５４から構成され、２進数の２入力
信号をＳＤ数に変換し、これらを次に乗算し、乗算結果
、（ＳＤ数の積）を２進数に変換して出力する２進数乗
算器である。
進数／ＳＤ数変換器という）、５３はＳＤ数の２入力信
号の積を求め、ＳＤ数の積を出力するＳＤ数乗算器、５
４はＳＤ数から２進数へ変換する装置（以下、ＳＤ数７
２進数変換器という）、５５はレジスタである。５６は
５１．５２．５３．５４から構成され、２進数の２入力
信号をＳＤ数に変換し、これらを次に乗算し、乗算結果
、（ＳＤ数の積）を２進数に変換して出力する２進数乗
算器である。
５−１と５−２は２進数／ＳＤ数変換器５１と５２の入
力信号線、５−３と５−４はＳＤ数乗算器５３の２入力
信号線、５．５はＳＤ数乗算器５３の出力信号線、５−
６はＳＤ数１２進数変換器５４の出力信号線、５−７は
レジスタ５５の出力信号線で、５．２と接続されている
。ＳＤ数乗算器５３は、第４図の２進数乗算器４４の部
分積生成ｌ加算部４１に比べ、少し速い処理速度を持つ
（アイ・イー・イー・イー ジャーナル オブ ソリッ
ドステート サーキッッ（ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ−８ｔａｔｅＣｉｒｃｕｉｔｓ ）、
ｖｏｌ、５ｃ−２，Ｎｏ、１． Ｆｅｂ、 １９８７
． ＰＰ２８−３４） 。
力信号線、５−３と５−４はＳＤ数乗算器５３の２入力
信号線、５．５はＳＤ数乗算器５３の出力信号線、５−
６はＳＤ数１２進数変換器５４の出力信号線、５−７は
レジスタ５５の出力信号線で、５．２と接続されている
。ＳＤ数乗算器５３は、第４図の２進数乗算器４４の部
分積生成ｌ加算部４１に比べ、少し速い処理速度を持つ
（アイ・イー・イー・イー ジャーナル オブ ソリッ
ドステート サーキッッ（ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ−８ｔａｔｅＣｉｒｃｕｉｔｓ ）、
ｖｏｌ、５ｃ−２，Ｎｏ、１． Ｆｅｂ、 １９８７
． ＰＰ２８−３４） 。
ＳＤ数乗算器５３の処理時間をＴ３（＜Ｔ１）とする。
ＳＤ数１２進数変換器５４は本質的には第４図に示した
２進数の最終部分積加算部４２と同じ構成を持つ（ＰＩ
３、“コンピュータの高速演算方式″、近代科学社、堀
越彌）。
２進数の最終部分積加算部４２と同じ構成を持つ（ＰＩ
３、“コンピュータの高速演算方式″、近代科学社、堀
越彌）。
従って、変換器５４の処理時間は、最終部分積加算部４
２と同様にＴ２である。
２と同様にＴ２である。
第１式で示した級数Ｐを第５図で示した従来例により計
算すると、演算時間Ｄ５は第３式で表される。
算すると、演算時間Ｄ５は第３式で表される。
Ｄ５＝ｎｘ（Ｔ２＋Ｔ３） 、、、第３式なお前記２進
数／ＳＤ数変換器５１と５２の処理時間はＴ２、Ｔ３に
比べ極めて短いので無視できる（アイ・イー・イー・イ
ー ジャーナル オブ ソリッドステート サーキッッ
（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−８ｔ
ａｔｅＣｉｒｃｕｉｔｓ）、 ｖｏｌ、５ｃ−２，Ｎｏ
、１． Ｆｅｂ、 １９８７． ＰＰ２８−３４）。
数／ＳＤ数変換器５１と５２の処理時間はＴ２、Ｔ３に
比べ極めて短いので無視できる（アイ・イー・イー・イ
ー ジャーナル オブ ソリッドステート サーキッッ
（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−８ｔ
ａｔｅＣｉｒｃｕｉｔｓ）、 ｖｏｌ、５ｃ−２，Ｎｏ
、１． Ｆｅｂ、 １９８７． ＰＰ２８−３４）。
（発明が解決しようとする問題点）
第４図の従来例では、前記最終部分積加算部４２で桁上
げ信号が２桁以上にわたり伝撤すことがあるなめ処理速
度は遅い。第１式の級数を求める時、ｎ回の乗算処理、
即ち、ｎ回の部分積生成ｌ加算とｎ回の最終部分積加算
を実行することになるから、演算時間りは第２式で示す
ようにｎＸ （Ｔ１＋Ｔ２）となる。
げ信号が２桁以上にわたり伝撤すことがあるなめ処理速
度は遅い。第１式の級数を求める時、ｎ回の乗算処理、
即ち、ｎ回の部分積生成ｌ加算とｎ回の最終部分積加算
を実行することになるから、演算時間りは第２式で示す
ようにｎＸ （Ｔ１＋Ｔ２）となる。
第５図の従来例では、前記ＳＤ数乗算器５３の演算時間
Ｔ３はＴ１より多少短くなるが、やはりＳＤ数を２進数
に変換する前記ＳＤ数７２進数変換器５４で演算時間を
必要とするため第３式で与えられる演算時間Ｄ５＝ｎ×
（Ｔ２＋Ｔ３）はほとんど改善されない。
Ｔ３はＴ１より多少短くなるが、やはりＳＤ数を２進数
に変換する前記ＳＤ数７２進数変換器５４で演算時間を
必要とするため第３式で与えられる演算時間Ｄ５＝ｎ×
（Ｔ２＋Ｔ３）はほとんど改善されない。
本発明の目的は、総演算時間を短縮するディジタル信号
処理装置を提供することにある。
処理装置を提供することにある。
（問題点を解決するための手段）
本願の第１の発明によれば２進数／ＳＤ数変換器、２入
力ＳＤ数演算器、レジスタおよびＳＤ数ノ２進数変換器
を備え、前記２進数／ＳＤ数変換器の出力を前記２入力
ＳＤ数演算器の第１の入力とし、前記レジスタの出力を
前記２入力ＳＤ数演算器の第２の入力とし、前記２入力
ＳＤ数演算器の出力を前記レジスタの入力とし前記レジ
スタの出力をＳＤ数１２進数変換器の入力とし、２進数
信号を前記２進数／ＳＤ数変換器に入力し、処理結果を
前記ＳＤ数１２進数変換器から得ることを特徴とするデ
ィジタル信号処理装置が得られる。
力ＳＤ数演算器、レジスタおよびＳＤ数ノ２進数変換器
を備え、前記２進数／ＳＤ数変換器の出力を前記２入力
ＳＤ数演算器の第１の入力とし、前記レジスタの出力を
前記２入力ＳＤ数演算器の第２の入力とし、前記２入力
ＳＤ数演算器の出力を前記レジスタの入力とし前記レジ
スタの出力をＳＤ数１２進数変換器の入力とし、２進数
信号を前記２進数／ＳＤ数変換器に入力し、処理結果を
前記ＳＤ数１２進数変換器から得ることを特徴とするデ
ィジタル信号処理装置が得られる。
本願の第２の発明によれば、第１および第２の２進数／
ＳＤ数変換器、第１および第２の２入力ＳＤ数演算器、
レジスタおよびＳＤ数１２進数変換器を備え、前記第１
および第２の２進数／ＳＤ数変換器の出力をそれぞれ、
第１の２入力ＳＤ数演算器の第１および第２の入力とし
、前記第１の２入力ＳＤ数演算器の出力を前記第２の２
入力ＳＤ数演算器の第１の入力とし、前記レジスタの出
力を前記第２の２入力ＳＤ数演算器の第２の入力とし、
前記第２の２入力ＳＤ数演算器の出力を前記レジスタの
入力とし、前記レジスタの出力を前記ＳＤ数１２進数変
換器の入力とし、２進数信号を前記第１および第２の２
進数／ＳＤ数変換器に入力し、処理結果を前記ＳＤ数１
２進数変換器から得ることを特徴とするディジタル信号
処理装置が得られる。
ＳＤ数変換器、第１および第２の２入力ＳＤ数演算器、
レジスタおよびＳＤ数１２進数変換器を備え、前記第１
および第２の２進数／ＳＤ数変換器の出力をそれぞれ、
第１の２入力ＳＤ数演算器の第１および第２の入力とし
、前記第１の２入力ＳＤ数演算器の出力を前記第２の２
入力ＳＤ数演算器の第１の入力とし、前記レジスタの出
力を前記第２の２入力ＳＤ数演算器の第２の入力とし、
前記第２の２入力ＳＤ数演算器の出力を前記レジスタの
入力とし、前記レジスタの出力を前記ＳＤ数１２進数変
換器の入力とし、２進数信号を前記第１および第２の２
進数／ＳＤ数変換器に入力し、処理結果を前記ＳＤ数１
２進数変換器から得ることを特徴とするディジタル信号
処理装置が得られる。
本願の第３の発明によれば、２進数／ＳＤ数変換器、２
入力ＳＤ数演算器、レジスタ、１入力ＳＤ数演算器、お
よびＳＤ数／２進数変換器を備え、前記２進数／ＳＤ数
変換器の出力を前記２入力ＳＤ数演算器の第１の入力と
し、前記レジスタの出力を前記２入力ＳＤ数演算器の第
２の入力とし、前記２入力ＳＤ数演算器の出力を前記レ
ジスタの入力とし、前記レジスタの出力を前記１入力Ｓ
Ｄ数演算器の入力とし、前記１入力ＳＤ数演算器の出力
を前記ＳＤ数／２進数変換器の入力とし、２進数信号を
前記２進数／ＳＤ数変換器に入力し、処理結果を前記Ｓ
Ｄ数１２進数変換器から得ることを特徴とするディジタ
ル信号処理装置が得られる。
入力ＳＤ数演算器、レジスタ、１入力ＳＤ数演算器、お
よびＳＤ数／２進数変換器を備え、前記２進数／ＳＤ数
変換器の出力を前記２入力ＳＤ数演算器の第１の入力と
し、前記レジスタの出力を前記２入力ＳＤ数演算器の第
２の入力とし、前記２入力ＳＤ数演算器の出力を前記レ
ジスタの入力とし、前記レジスタの出力を前記１入力Ｓ
Ｄ数演算器の入力とし、前記１入力ＳＤ数演算器の出力
を前記ＳＤ数／２進数変換器の入力とし、２進数信号を
前記２進数／ＳＤ数変換器に入力し、処理結果を前記Ｓ
Ｄ数１２進数変換器から得ることを特徴とするディジタ
ル信号処理装置が得られる。
（作用）
本願の第１の発明の原理は、級数計算において、乗算あ
るいは、加算などの演算を複数回くり返し処理する時、
従来では１回の演算毎に必ず行っていたｒＳＤＳＤ数進
数変換１の処理を演算毎に行わず、全てのくり返し処理
を行った後に、１回だけ行うことにより、級数演算を高
速に処理するものである。
るいは、加算などの演算を複数回くり返し処理する時、
従来では１回の演算毎に必ず行っていたｒＳＤＳＤ数進
数変換１の処理を演算毎に行わず、全てのくり返し処理
を行った後に、１回だけ行うことにより、級数演算を高
速に処理するものである。
本願の第２および第３の発明の原理は、本願の第１の発
明にもとづくディジタル信号処理装置の前段あるいは後
段にＳＤ数演算器を設けることにより、たたみ込み演算
など、高度な信号処理機能を付加したり、演算精度を増
したりするものである。
明にもとづくディジタル信号処理装置の前段あるいは後
段にＳＤ数演算器を設けることにより、たたみ込み演算
など、高度な信号処理機能を付加したり、演算精度を増
したりするものである。
（実施例）
第１図は本願の第１の発明の実施例を示すブロック図で
ある。１１は２進数／ＳＤ数変換器、１２はＳＤ数乗算
器、１３はレジスタ、１４はＳＤ数１２進数変換器であ
る。１５は１２と１３で構成されるＳＤ数演算器である
。
ある。１１は２進数／ＳＤ数変換器、１２はＳＤ数乗算
器、１３はレジスタ、１４はＳＤ数１２進数変換器であ
る。１５は１２と１３で構成されるＳＤ数演算器である
。
１−１は前記２進数／ＳＤ数変換器工１の入力信号線、
１−２と１−３は前記ＳＤ数乗算器１２の２入力信号線
、１−４は前記ＳＤ数乗算器１２の出力信号線、１−５
は前記レジスタ１３の出力信号線、１−６は前記ＳＤ数
１２進数変換器１４の出力信号線である。なお、１−３
と１−５は接続される。
１−２と１−３は前記ＳＤ数乗算器１２の２入力信号線
、１−４は前記ＳＤ数乗算器１２の出力信号線、１−５
は前記レジスタ１３の出力信号線、１−６は前記ＳＤ数
１２進数変換器１４の出力信号線である。なお、１−３
と１−５は接続される。
破線内のＳＤ数演算部１５での信号処理はすべてＳＤ数
で行われる。従って、レジスタ１３の出力、即ち、乗算
結果もＳＤ数であるから、これを直接ＳＤ数乗算器１２
の入力１−３へ付加することができる。
で行われる。従って、レジスタ１３の出力、即ち、乗算
結果もＳＤ数であるから、これを直接ＳＤ数乗算器１２
の入力１−３へ付加することができる。
前記２進数／ＳＤ数変換器１１の入力信号線１−１を通
して入力される２進数の入力信号を前記２進数／ＳＤ数
変換器１１でＳＤ数に変換し、信号線１−２を通して前
記ＳＤ数乗算器１２に供給する。前記レジスタ１３に蓄
えられている乗算結果を信号線１−５および１−３を通
して、前記ＳＤ数乗算器１２に供給する。前記ＳＤ数乗
算器１２は２入力信号線１−２と１−３を通して供給さ
れた２入力信号の積を求め信号線１−４を通して前記レ
ジスタ１３に供給し、前記レジスタ１３はこの積を記憶
する。この１回の乗算に要する処理時間は前記ＳＤ数乗
算器１２の処理時間Ｔ３だけで第２式に示した桁上げ時
間Ｔ２や第３式に示したＳＤ数７２進数変換時間Ｔ２を
必要としない。第１式の級数計算を本実施例により行う
と演算処理時間はｎ回の積の計算に要する処理時間ｎ
Ｘ Ｔａとｎ回の積の計算後、前記ＳＤ数１２進数変換
器１４にてＳＤ数表現の積を２進数に変換するための時
間Ｔ２との和である。つまり、本実施例による第１式の
級数計算の演算時間Ｄ□は第４式となる。
して入力される２進数の入力信号を前記２進数／ＳＤ数
変換器１１でＳＤ数に変換し、信号線１−２を通して前
記ＳＤ数乗算器１２に供給する。前記レジスタ１３に蓄
えられている乗算結果を信号線１−５および１−３を通
して、前記ＳＤ数乗算器１２に供給する。前記ＳＤ数乗
算器１２は２入力信号線１−２と１−３を通して供給さ
れた２入力信号の積を求め信号線１−４を通して前記レ
ジスタ１３に供給し、前記レジスタ１３はこの積を記憶
する。この１回の乗算に要する処理時間は前記ＳＤ数乗
算器１２の処理時間Ｔ３だけで第２式に示した桁上げ時
間Ｔ２や第３式に示したＳＤ数７２進数変換時間Ｔ２を
必要としない。第１式の級数計算を本実施例により行う
と演算処理時間はｎ回の積の計算に要する処理時間ｎ
Ｘ Ｔａとｎ回の積の計算後、前記ＳＤ数１２進数変換
器１４にてＳＤ数表現の積を２進数に変換するための時
間Ｔ２との和である。つまり、本実施例による第１式の
級数計算の演算時間Ｄ□は第４式となる。
Ｄ１＝ｎＸＴ３＋Ｔ２ ・・・第４式Ｄ０および、第
２式と第３式とで示した従来例の演算時間Ｄ４とＤ５と
を下表にまとめる。
２式と第３式とで示した従来例の演算時間Ｄ４とＤ５と
を下表にまとめる。
前述したようにＴ３とＴ１の間にはＴ３＜Ｔ１の関係が
あるのでＤ４とＤ５を比べるとＤ４〉Ｄ５となる。そこ
で本発明による演算時間Ｄ０と従来例の演算時間Ｄ５と
の比を求める。
あるのでＤ４とＤ５を比べるとＤ４〉Ｄ５となる。そこ
で本発明による演算時間Ｄ０と従来例の演算時間Ｄ５と
の比を求める。
Ｄｓ ｎ（Ｔ３＋ Ｔ２）
ｎ＝１の時、すなわち、演算を１度しか行わない時はｌ
＝１となり、本発明による演算時間は従来例とｐ。
＝１となり、本発明による演算時間は従来例とｐ。
同じ演算時間となる。これに対して同一の処理をくり返
し行う時、すなわち、ｎが増えるにつれて１６ｂ Ｘ
１６ｂ乗算器の場合、ゲート段数はＴ３、Ｔ２ともに４
０段程度であり、Ｔ３とＴ２はＴ３主Ｔ２から、本発明
によれば、従来の士の演算時間で第１式の級数計算を行
うことができる。
し行う時、すなわち、ｎが増えるにつれて１６ｂ Ｘ
１６ｂ乗算器の場合、ゲート段数はＴ３、Ｔ２ともに４
０段程度であり、Ｔ３とＴ２はＴ３主Ｔ２から、本発明
によれば、従来の士の演算時間で第１式の級数計算を行
うことができる。
本実施例では２入力ＳＤ数加算器としてＳＤ数乗算器を
用いて説明したが、ＳＤ数乗算器のかわりにＳＤ数加算
器、ＳＤ数減算器、ＳＤ数絶対値演算器等を用いても同
じ効果が得られる。また、ＳＤ数として第１表と第２表
で示したように（−１）５．、 （０）８，１（１）８
Ｄの３つの状態を使う方法の他に（−２）８．、（−１
）８Ｄ、（０）８Ｄ、（１）８ｏ、（２）８Ｄのように
５つの状態またはそれ以上の状態を用いる方法を使用し
てもよい。
用いて説明したが、ＳＤ数乗算器のかわりにＳＤ数加算
器、ＳＤ数減算器、ＳＤ数絶対値演算器等を用いても同
じ効果が得られる。また、ＳＤ数として第１表と第２表
で示したように（−１）５．、 （０）８，１（１）８
Ｄの３つの状態を使う方法の他に（−２）８．、（−１
）８Ｄ、（０）８Ｄ、（１）８ｏ、（２）８Ｄのように
５つの状態またはそれ以上の状態を用いる方法を使用し
てもよい。
第２図は、本願の第２の発明の実施例、積和演算器（ま
たはたたみ込み演算器ともいう）のブロック図である。
たはたたみ込み演算器ともいう）のブロック図である。
２１と２２は２進数／ＳＤ数変換器、２３はＳＤ数乗算
器、２４はＳＤ数加算器、２５はレジスタ、２６はＳＤ
数１２進数変換器、２７はＳＤ数で演算を行う部分、２
−１と２−２はそれぞれ前記２進数／ＳＤ数変換器２１
と２２の入力信号線、２−３と２−４は前記ＳＤ数乗算
器２３の入力信号線、２−５と２−６は前記ＳＤ数加算
器２４の入力信号線、２−７は前記ＳＤ数加算器２４の
出力信号線、２−８は前記レジスタ２５の出力信号線、
２−９は前記ＳＤ数１２進数変換器２６の出力信号線で
ある。なお、２−６と２−８は接続される。前記入力信
号線２−１と２−２を通して入力される２進数の入力信
号を前記２進数／ＳＤ数変換器２１と２２によりそれぞ
れＳＤ数に変換し、前記信号線２−３と２−４を通して
前記ＳＤ数乗算器２３に供給する。前記ＳＤ数乗算器２
３は、２入力信号の積を求め、その結果を前記信号線２
．５を通して前記ＳＤ数加算器２４に入力する。前記レ
ジスタ２５にたくわえられている積和結果を、前記信号
線２−８と２−６を通して前記ＳＤ数加算器２４に入力
し、前記信号線２−５を通して入力される信号との和を
前記ＳＤ数加算器２４で求める。前記ＳＤ数加算器２４
は求めた和を前記信号線２−７を通して前記レジスタ２
５に格納する。この処理をくり返すことにより積和演算
を実行する。本実施例では、積和演算を実行する部分２
７をＳＤ数乗算器とＳＤ数加算器で構成し、積和処理を
ＳＤ数のみで実行することにより、高速に演算を実行す
ることができる。
器、２４はＳＤ数加算器、２５はレジスタ、２６はＳＤ
数１２進数変換器、２７はＳＤ数で演算を行う部分、２
−１と２−２はそれぞれ前記２進数／ＳＤ数変換器２１
と２２の入力信号線、２−３と２−４は前記ＳＤ数乗算
器２３の入力信号線、２−５と２−６は前記ＳＤ数加算
器２４の入力信号線、２−７は前記ＳＤ数加算器２４の
出力信号線、２−８は前記レジスタ２５の出力信号線、
２−９は前記ＳＤ数１２進数変換器２６の出力信号線で
ある。なお、２−６と２−８は接続される。前記入力信
号線２−１と２−２を通して入力される２進数の入力信
号を前記２進数／ＳＤ数変換器２１と２２によりそれぞ
れＳＤ数に変換し、前記信号線２−３と２−４を通して
前記ＳＤ数乗算器２３に供給する。前記ＳＤ数乗算器２
３は、２入力信号の積を求め、その結果を前記信号線２
．５を通して前記ＳＤ数加算器２４に入力する。前記レ
ジスタ２５にたくわえられている積和結果を、前記信号
線２−８と２−６を通して前記ＳＤ数加算器２４に入力
し、前記信号線２−５を通して入力される信号との和を
前記ＳＤ数加算器２４で求める。前記ＳＤ数加算器２４
は求めた和を前記信号線２−７を通して前記レジスタ２
５に格納する。この処理をくり返すことにより積和演算
を実行する。本実施例では、積和演算を実行する部分２
７をＳＤ数乗算器とＳＤ数加算器で構成し、積和処理を
ＳＤ数のみで実行することにより、高速に演算を実行す
ることができる。
ＳＤ数から２進数への変換は積和結果を求めた後、ＳＤ
数１２進数変換器で最後に行う。
数１２進数変換器で最後に行う。
本実施例では積和演算器を用いたが、ＳＤ数乗算器２３
のかわりにＳＤ数減算器、ＳＤ数加算器、ＳＤ数絶対値
演算器、等地のＳＤ数演算器を用いることにより、多様
なディジタル信号処理装置を実現できる。ＳＤ数加算器
２４のかわりに他のＳＤ数演算器を用いても同様である
。
のかわりにＳＤ数減算器、ＳＤ数加算器、ＳＤ数絶対値
演算器、等地のＳＤ数演算器を用いることにより、多様
なディジタル信号処理装置を実現できる。ＳＤ数加算器
２４のかわりに他のＳＤ数演算器を用いても同様である
。
第３図は本願の第３の発明の実施例を示すブロック図で
ある。３工は２進数／ＳＤ数変換器、３２はＳＤ数乗算
器、３３はレジスタ、３４はシフタ、３５はＳＤ数１２
進数変換器、３−１は前記２進数／ＳＤ数変換器３１の
入力信号線、３−２と３−３は前記ＳＤ数乗算器３２の
２入力信号線、３−４はＳＤ数乗算器３２の出力信号線
、３−５は前記レジスタ３３の出力信号線、３−６は前
記シフタ３４の出力信号線、３−７は前記ＳＤ数１２進
数変換器３５の出力信号線である。なお、３−５と３−
６は接続される。前記入力信号線３−１を通して入力さ
れる２進数の入力信号を前記２進数／ＳＤ数変換器３１
により、ＳＤ数に変換し、前記ＳＤ数乗算器３２に前記
信号線３−２を通して入力する。前記レジスタ３３にだ
くわえられている乗算結果を前記入力信号線３−５およ
び３−３を通して前記ＳＤ数乗算器３２に入力する。前
記ＳＤ数乗算器３２は前記信号線３−３と３−２を通し
て入力される２入力信号の積をＳＤ数で求めこれを前記
信号線３−４を通して前記レジスタ３３に供給し、格納
する。この処理をくり返すことにより例えば第１式に示
したような級数Ｐの計算をする。級数の計算の終了後、
計算結果を前記信号線３−５を通して前記シフタ３４に
供給する。前記シフタ３４は前記信号線３−５を通して
入力される信号をシフトアップまたはシフトダウンする
。この処理により演算結果の有効桁を任意に選択でき演
算精度を向上することができる。例えば０、ＩＸｏ、１
＝０．０１という演算を行うとき有効桁が最上位から２
桁というように固定されていると演算結果は１１０１１
になってしまう。このようなとき有効桁を下位桁へ移動
すれば演算精度が向上する。
ある。３工は２進数／ＳＤ数変換器、３２はＳＤ数乗算
器、３３はレジスタ、３４はシフタ、３５はＳＤ数１２
進数変換器、３−１は前記２進数／ＳＤ数変換器３１の
入力信号線、３−２と３−３は前記ＳＤ数乗算器３２の
２入力信号線、３−４はＳＤ数乗算器３２の出力信号線
、３−５は前記レジスタ３３の出力信号線、３−６は前
記シフタ３４の出力信号線、３−７は前記ＳＤ数１２進
数変換器３５の出力信号線である。なお、３−５と３−
６は接続される。前記入力信号線３−１を通して入力さ
れる２進数の入力信号を前記２進数／ＳＤ数変換器３１
により、ＳＤ数に変換し、前記ＳＤ数乗算器３２に前記
信号線３−２を通して入力する。前記レジスタ３３にだ
くわえられている乗算結果を前記入力信号線３−５およ
び３−３を通して前記ＳＤ数乗算器３２に入力する。前
記ＳＤ数乗算器３２は前記信号線３−３と３−２を通し
て入力される２入力信号の積をＳＤ数で求めこれを前記
信号線３−４を通して前記レジスタ３３に供給し、格納
する。この処理をくり返すことにより例えば第１式に示
したような級数Ｐの計算をする。級数の計算の終了後、
計算結果を前記信号線３−５を通して前記シフタ３４に
供給する。前記シフタ３４は前記信号線３−５を通して
入力される信号をシフトアップまたはシフトダウンする
。この処理により演算結果の有効桁を任意に選択でき演
算精度を向上することができる。例えば０、ＩＸｏ、１
＝０．０１という演算を行うとき有効桁が最上位から２
桁というように固定されていると演算結果は１１０１１
になってしまう。このようなとき有効桁を下位桁へ移動
すれば演算精度が向上する。
前記ＳＤ数乗算器３２のかわりに、ＳＤ数加算器、ＳＤ
数減算器等の他の２入力ＳＤ数演算器を、また、前記シ
フタ３４のかわりに最小値検出器等の１入力ＳＤ数演算
器を用いることにより様々な応用を実現できる。例えば
、前記ＳＤ数乗算器３２のかわりに、２入力信号の差の
絶対値を求める絶対値演算器を、前記シフタ３４のかわ
りに最小値検出器を用いることにより高速に２入力信号
間の距離計算を行える。
数減算器等の他の２入力ＳＤ数演算器を、また、前記シ
フタ３４のかわりに最小値検出器等の１入力ＳＤ数演算
器を用いることにより様々な応用を実現できる。例えば
、前記ＳＤ数乗算器３２のかわりに、２入力信号の差の
絶対値を求める絶対値演算器を、前記シフタ３４のかわ
りに最小値検出器を用いることにより高速に２入力信号
間の距離計算を行える。
この距離計算器は音声や画像信号処理におけるパターン
マツチングを高速化する。
マツチングを高速化する。
（発明の効果）
本発明（第１図に示すもの）と従来例（第５図に示すも
の）とによる級数計算の演算時間を比較する。
の）とによる級数計算の演算時間を比較する。
本発明による演算時間Ｄ１と従来例による演算時間Ｄ５
はそれぞれ第４式と第３式で示される。
はそれぞれ第４式と第３式で示される。
Ｄ ＝ｎｘＴ３＋Ｔ２ −・・第４式Ｄ５＝
ｎ ｘ （Ｔ３＋Ｔ２） −・・第３式Ｄ１
をＤ５で除すると が得られる。Ｔ３＝Ｔ２として、同一の処理をくり返し
く。
ｎ ｘ （Ｔ３＋Ｔ２） −・・第３式Ｄ１
をＤ５で除すると が得られる。Ｔ３＝Ｔ２として、同一の処理をくり返し
く。
従来の最高速の乗算器のクリティカルバスゲート段数が
１６ｂ Ｘ １６ｂで約４０段であったが、本発明によ
ればこれが、約２０段になり、従来の高速化の限界を大
きく打破できる。つまり、本発明によれば、従来の士の
演算時間で第１式の級数計算を行うことができる。また
本願の第２の発明によれば、ディジタル信号処理で重要
となる積和演算を高速に行うことができる。また本願の
第３の発明によれば、演算の高速化に加えて演算結果を
シフトアップ、ダウンすることにより、高精度の演算を
行える。
１６ｂ Ｘ １６ｂで約４０段であったが、本発明によ
ればこれが、約２０段になり、従来の高速化の限界を大
きく打破できる。つまり、本発明によれば、従来の士の
演算時間で第１式の級数計算を行うことができる。また
本願の第２の発明によれば、ディジタル信号処理で重要
となる積和演算を高速に行うことができる。また本願の
第３の発明によれば、演算の高速化に加えて演算結果を
シフトアップ、ダウンすることにより、高精度の演算を
行える。
第１図、第２図、第３図は本発明の実施例を示すブロッ
ク図、第４図、第５図は従来例を示すブロック図、第６
図はＳＤ数を用いた加算例を示す図である。 月、 ２１．２２．３１．５１．５２・・・２進数／Ｓ
Ｄ数変換器１２、２３．３２．５３・・・ＳＤ数乗算器
１３、２５．３３．４３．５５・・ルジスタ１４、２６
．３５．５４・・・ＳＤ数ノ２進数変換器２４、・、Ｓ
Ｄ数加算器 ４４、５６・・・２進数乗算器 ４１・・・部分積生成ｌ加算部 ４２−、最終部分積加算部 １５、２７．３６・・・ＳＤ数で演算を行う部分３４・
・・シフタ
ク図、第４図、第５図は従来例を示すブロック図、第６
図はＳＤ数を用いた加算例を示す図である。 月、 ２１．２２．３１．５１．５２・・・２進数／Ｓ
Ｄ数変換器１２、２３．３２．５３・・・ＳＤ数乗算器
１３、２５．３３．４３．５５・・ルジスタ１４、２６
．３５．５４・・・ＳＤ数ノ２進数変換器２４、・、Ｓ
Ｄ数加算器 ４４、５６・・・２進数乗算器 ４１・・・部分積生成ｌ加算部 ４２−、最終部分積加算部 １５、２７．３６・・・ＳＤ数で演算を行う部分３４・
・・シフタ
Claims (2)
- （１）２進数／ＳＤ数変換器、２入力ＳＤ数演算器、レ
ジスタおよびＳＤ数／２進数変換器を備え、前記２進数
／ＳＤ数変換器の出力を前記２入力ＳＤ数演算器の第１
の入力とし、前記レジスタの出力を前記２入力ＳＤ数演
算器の第２の入力とし、前記２入力ＳＤ数演算器の出力
を前記レジスタの入力とし前記レジスタの出力をＳＤ数
／２進数変換器の入力とし、２進数信号を前記２進数／
ＳＤ数変換器に入力し、処理結果を前記ＳＤ数／２進数
変換器から得ることを特徴とするディジタル信号処理装
置。 - （２）第１および第２の２進数／ＳＤ数変換器、第１お
よび第２の２入力ＳＤ数演算器、レジスタおよびＳＤ数
／２進数変換器を備え、前記第１および第２の２進数／
ＳＤ数変換器の出力をそれぞれ、第１の２入力ＳＤ数演
算器の第１および第２の入力とし、前記第１の２入力Ｓ
Ｄ数演算器の出力を前記第２の２入力ＳＤ数演算器の第
１の入力とし、前記レジスタの出力を前記第２の２入力
ＳＤ数演算器の第２の入力とし、前記第２の２入力ＳＤ
数演算器の出力を前記レジスタの入力とし、前記レジス
タの出力を前記ＳＤ数／２進数変換器の入力とし、２進
数信号を前記第１および第２の２進数／ＳＤ数変換器に
入力し、処理結果を前記ＳＤ数／２進数変換器から得る
ことを特徴とするディジタル信号処理装置。（３）２進
数／ＳＤ数変換器、２入力ＳＤ数演算器、レジスタ、１
入力ＳＤ数演算器、およびＳＤ数／２進数変換器を備え
、前記２進数／ＳＤ数変換器の出力を前記２入力ＳＤ数
演算器の第１の入力とし、前記レジスタの出力を前記２
入力ＳＤ数演算器の第２の入力とし、前記２入力ＳＤ数
演算器の出力を前記レジスタの入力とし、前記レジスタ
の出力を前記１入力ＳＤ数演算器の入力とし、前記１入
力ＳＤ数演算器の出力を前記ＳＤ数／２進数変換器の入
力とし、２進数信号を前記２進数／ＳＤ数変換器に入力
し、処理結果を前記ＳＤ数／２進数変換器から得ること
を特徴とするディジタル信号処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020592A JPH01195574A (ja) | 1988-01-29 | 1988-01-29 | ディジタル信号処理装置 |
| US07/302,346 US4985861A (en) | 1988-01-29 | 1989-01-27 | High speed digital signal processor for signed digit numbers |
| EP19890101569 EP0326182A3 (en) | 1988-01-29 | 1989-01-30 | High speed digital signal processor for signed digit numbers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020592A JPH01195574A (ja) | 1988-01-29 | 1988-01-29 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01195574A true JPH01195574A (ja) | 1989-08-07 |
Family
ID=12031520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020592A Pending JPH01195574A (ja) | 1988-01-29 | 1988-01-29 | ディジタル信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4985861A (ja) |
| EP (1) | EP0326182A3 (ja) |
| JP (1) | JPH01195574A (ja) |
Cited By (1)
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| JPH04309123A (ja) * | 1991-04-08 | 1992-10-30 | Nec Corp | 冗長２進演算回路 |
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Family Cites Families (7)
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1988
- 1988-01-29 JP JP63020592A patent/JPH01195574A/ja active Pending
-
1989
- 1989-01-27 US US07/302,346 patent/US4985861A/en not_active Expired - Lifetime
- 1989-01-30 EP EP19890101569 patent/EP0326182A3/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| US4985861A (en) | 1991-01-15 |
| EP0326182A2 (en) | 1989-08-02 |
| EP0326182A3 (en) | 1991-07-03 |
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