KR930024167A - 반도체 메모리 - Google Patents

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KR930024167A
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토흐르 후루야마
챨스 스타크 도날드
나츠키 구시야마
기요시 사쿠라이
히로유키 노지
시게오 오시마
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사또오 후미오
가부시기가이샤 도시바
오카 모토 세이지
도시바 마이크로 일렉트로닉스 가부시기가이샤
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Abstract

본 발명은 히트레이트를 향상시키고 또한 데이타 액세스 타임을 단축할 수 있는 반도체 메모리를 제공코져 하는 것이다.
메모리 영역(10)과 비트선(BL)에 접속되어, 이 비트선(BL)에 흐르는 신호를 증폭하는 증폭기군(14)에 의하여 구성된 서브 어레이(A, B)를 복수 지닌다.
그리고 증폭기군(14)이 서브 어레이(A, B)마다에 각각 서로 상이한 어드레스에 대응하는 로우(WL2A, WL1B)에서 추출된 데이타를 유지할 수 있도록 구성되어 있다. 이와같은 구성이면 서브 어레이(A, B)마다에 상이한 어드레스에 대응하는 로우의 데이타를 유지할 수 있고, 유지 상태의 로우가 복수로 됨으로써 유지 상태의 로우에 액세서 요구가 히트하는 확률을 향상시킬 수 있다. 또 데이타가 증폭기군에 유지됨으로써 데이타가 증폭기군에서 출력 대기 상태로 되게 되고, 액세스 요구가 있은 다음 데이타를 출력할 때까지의 시간(데이타 액세스 타임)이 짧아진다.

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 관한 반도체 메모리의 플로어 플랜(floor-plan)을 도시한 도면, 제2도는 본 발명의 제1실시예에 관한 반도체 메모리의 요부(要部)를 도시한 도면, 제3도는 본 발명의 제1실시예에 관한 반도체 메모리의 변형예를 도시한 도면.

Claims (15)

  1. 메모리 셀이 행렬상으로 배치된메모리 셀 어레이(10)와, 상기 메모리 셀 어레이의 동일행의 메모리 셀 각각에 공통적으로 접속된 복수의 워드선(WL1~WLn)과, 상기 메모리 셀 어레이의 동일열의 메모리 셀 각각에 공통적으로 접속된 복수의 비트선(BL1~BLn)과, 원하는 워드선에 접속된 각 셀의 데이타를 유지하고 있는 상태를 취하는 것이 가능한 각 비트선에 흐르는 데이타를 증폭하는 증폭기의 집합으로 이루어지는 증폭기군(14)을 지니는 메모리 영역을 구비하고, 상기 메모리 영역을 복수지니고, 이들 메모리 영역마다 상기 증폭기군이 동시에 서로 상이한 어드레스에 대응하는 워드선에 접속된 각 셀의 데이타를 유지하고 있는 상태를 적어도 취하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 증폭기군은 각각 독립하여 데이타의 유지 및 데이타의 프리차지를 행하는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 워드선을 계속 선택하는 워드선 전위 유지부(50)를 더욱 구비하는 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서, 상기 비트선과 상기 증폭기군을 소정의 타이밍으로 전기적으로 분리시킬 수 있는 비트선 게이트(70)를 더욱 구비하는 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서, 상기 메모리 영역마다에 이 메모리 영역의 어느 워드선이 선택되어 있는가를 기억하는 기억부(80)를 더욱 구비하는 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 복수의 상기 증폭기군 중, 적어도 2개의 각각 소정의 데이타를 유지하고 있는 상태에서 적어도 하나의 증폭기군만이 데이타를 출력할 수 있도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서, 복수의 상기 증폭기 중, 적어도 2개가 각각 소정의 데이타를 유지하고 있는 상태에서 적어도 1개의 증폭기군만이 프리차지 할 수 있도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 복수의 상기 증폭기군 중, 적어도 2개가 각각 소정의 데이타를 유지하고 있는 상태에서 적어도 1개의 증폭기군으로 프리차지가 행해진 후, 소정의 어드레스 지정에 의거하여, 이 어드레스에 대응하는 워드선에 접속된 각 셀의 데이타를 새로이 유지할 수 있도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.
  9. 제1항에 있어서, 복수의 상기 증폭기군 중, 적어도 1개가 소정의 데이타를 유지하고 있는 상태에서 이 증폭기군 이외의 적어도 1개의 증폭기군 소정의 어드레스 지정에 의거하여 이 어드레스에 대응하는 워드선에 접속된 각 셀의 데이타를 유지하는 것이 가능하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.
  10. 제1항에 있어서, 복수의 상기 증폭기 중, 적어도 2개가 소정의 데이타를 유지하고 있지 않은 상태에 있고 이들 증폭기군이 소정의 어드레스 지정에 의거한 이 어드레스에 대응하는 워드선에 접속된 각 셀의 데이타 유지 동작을 병행하여 또는 연속적으로 행할 수 있도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.
  11. 제1항에 있어서, 복수의 상기 증폭기군 중, 적어도 1개가 동작 상태에 있고, 적어도 1개가 데이타를 유지하고 있지 않는 상태에 있고, 상기 동작이 행해지고 있는 사이 데이타를 유지하고 있지 않는 상태에 있는 증폭기군은 데이타가 유지되지 않은 채인 것을 특징으로 하는 반도체 메모리.
  12. 제3항에 있어서, 복수의 상기 메모리 영역 중 적어도 2개 이상의 메모리 영역에서 각각 상이한 어드레스에 대응하는 워드선을 래치할 수 있고, 이들 래치되어 있는 워드선 중 1개 만을 프리차지하여 다른 어드레스에 대응하는 워드선에 재래치할 수 있고, 이 때 다른 워드선은 래치된 채 인 것을 특징으로 하는 반도체 메모리.
  13. 제4항에 있어서, 워드선의 선택시에 활성 상태로 되는 워드선은 센스 앰프군에 그 워드선에 접속된 각 셀의 데이타를 상기 증폭기군에 보내서 유지시킨 뒤 비활성 상태로 되고, 다음번의 상기 증폭기군의 유지 데이타를 고쳐 쓸 때까지 그대로 비활성 상태를 유지하는 것을 특징으로 하는 반도체 메모리.
  14. 제4항에 있어서, 복수의 상기 증폭기군 중 적어도 1개의 증폭기군이 데이타를 유지하고 있는 상태인 때에, 워드선 전위를 소정의 전위로 함으로써 새로운 로우에 대응하는 데이타의 선택 동작을 할 수 있고, 이 때 상기 비트선 게이트에 의하여 상기 비트선과 증폭기군을 전기적으로 분리함으로써 상기 증폭기군이 유지하고 있는 데이타 및 새로운 로우에 대응하는 데이타는 모두 파괴하지 않고 상기 동작을 행하는 것을 특징으로 하는 반도체 메모리.
  15. 제4항에 있어서, 복수의 상기 증폭기군 중 적어도 1개의 증폭기군이 데이타를 유지하고 있는 상태에서 새로운 로우에 대응하는 데이타로 고쳐쓸 때에 상기 비트선 게이트에 의하여 상기 비트선과 증폭기군을 전기적으로 분리하고, 워드선 전위를 소정의 전위로 함으로써 새로운 로우에 대응하는 데이타를 선택하고 상기 증폭기군을 프리차지 하고 상기 비트선 게이트에 의하여 상기 비트선과 증폭기군을 전기적으로 접속하여 상기 새로운 로우에 대응하는 데이타를 상기 증폭기군에 유지 시키도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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