KR930024023A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR930024023A
KR930024023A KR1019930008941A KR930008941A KR930024023A KR 930024023 A KR930024023 A KR 930024023A KR 1019930008941 A KR1019930008941 A KR 1019930008941A KR 930008941 A KR930008941 A KR 930008941A KR 930024023 A KR930024023 A KR 930024023A
Authority
KR
South Korea
Prior art keywords
test mode
semiconductor memory
value
vccin
memory circuit
Prior art date
Application number
KR1019930008941A
Other languages
English (en)
Other versions
KR960010961B1 (ko
Inventor
다까시 오사와
Original Assignee
사또오 후미오
가부시기가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사또오 후미오, 가부시기가이샤 도시바 filed Critical 사또오 후미오
Publication of KR930024023A publication Critical patent/KR930024023A/ko
Application granted granted Critical
Publication of KR960010961B1 publication Critical patent/KR960010961B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

반도체 메모리를 웨이퍼 상태 혹은 패키지에 봉합한 뒤의 상태에서 시단방식의 번인 테스트 모드에 설정하는 수순을 통상 액세스모드, 통상 번인모드 표준환 되어 있는 복수 비트 병렬 테스트모드의 설정 수순과 모순되는 일없이 짜넣고 번인 테스트 전용 패드를 생략한다.
DRAM회로(1)와 전원전압이 통상 작동시에 사용되는 값보다도 큰값 VCCIN으로 설정되고, 또 통상작동시에는 사용하지 않는 클록신호의 조합이 입력함으로써 반도체 메모리 회로가 소정의 테스트모드에 들어가도록 제어하는 테스트모드 제어회로(10)를 구비하는 것을 특징으로 한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 관한 DRAM의 일부를 나타내는 회로도, 제2ㄷ는 제1도중의 번인 테스트 모드제어회로에 있어서의 내부노드의 VCC전압 의존성의 일예를 나타내는 특성도.

Claims (12)

  1. 반도체 메모리 회로(1)와; 전원전압이 통상 동작시에 사용되는 값보다도 큰값 VCCIN 이상으로 설정되고, 또한 통상 동작시에는 사용하지 않는 클록 신호의 신호의 조합이 입력함으로써 상기 반도체 메모리 회로가 소정의 전압 스트레스 모드에 들어가도록 제어하는 테스트모드 제어회로(10)를 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 반도체 메모리 회로는 다이내믹형 랜덤 액세스 메모리회로(1)이고, 상기 테스트모드 제어회로는 전원전압이 통상 동작시에 사용되는 값보다도 큰값 VCCIN 이상으로 설정되고, 또 라이트 인에이블(WE)신호 입력과 컬럼 어드레스 스트로브(CAS)신호 입력이 로우 어드레스 스트로브(RAS)신호 입력보다도 먼저 활성화함으로써 상기 메모리 회로가 소정의 테스트 모드에 들어가도록 제어하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 반도체 메모리 회로는 다이내믹형 랜덤 액세스 메모리 회로이고, 상기 테스트모드 제어회로는 전원 전압이 통상 동작시에 사용되는 값보닫 큰값 VCCIN 이상으로 설정되고, 또 라이인에이블(WE) 신호 입력과 컬럼 어드레스 스트로브(CAS)신호 입력이 로우어드레스 스트로브(RAS)신호 입력 보다도 먼저 활성화하고 또 상기 RAS 신호 입력이 활성화할때에 어드레스 신호의 일부가 특정한 조합이 되도록 설정됨으로써 상기 메모리 회로가 소정의 테스트모드에 들어가도록 제어하는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 테스트모드 제어회로는 전원전압이 상기 값VCCIN보다도 약간 작고, 번인 시험시에 사용되는 값보다도 작은값 VCCIN 이하로 설정되는 것에 의하여 상기 소정의 테스트모드에서 빠져나가도로 제어하는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 테스트모드 제어회로는 통상 동작시에는 사용하지 않는 클록 신호의 조합이 입력함으로써 활성화되고 전원전압이 통상 동작시에 사용되는 값보다 큰값 VCCIN 임을 검지하기 위한 제1의 전압비교회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
  6. 제2항 또는 제3항에 있어서, 상기 테스트모드 제어회로는 전원전압이 상기 값 VCCIN 보닫 약간 작고 번인 시험시에 사용되는 값보다도 작은 값 VCCIN이하로 설정되고 또한 리프레슈사이클의 클록이 입력됨으로써 상기 소정의 테스트모드에서 빠져나가도록 제어하는 것을 특징으로 하는 반도체 기억장치.
  7. 제2항 또는 제3항에 있어서, 상기 테스트모드 제어회로는 전원전압이 상기 값 VCCIN 보다도 약간 작고 번인 시험시에 사용되는 값보다 작은값 VCCIN이하로 설정되고 또는 RAS 온이 리프레슈사이클의 클록이 입력함으로써 상기 소정의 테스트 모드에 빠져나가도록 제어하는 것을 특징으로 하는 반도체 기억장치.
  8. 제4항에 있어서, 상기 테스트모드 제어회로는 통상 동작시에는 사용하지 않는 클록 신호의 조합이 입력함으로써 활성화되고 전원전압이 통상 동작시에 사용되는 값보다도 큰값 VCCIN인 것을 검지하기 위한 제1의 전압비교회로와, 상기 반도체 메모리회로가 소정의 전압 스트레스 테스트 모드에 들어간 후에 활성화되고 전원전압이 상기 값 VCCIN 보다도 약간 작고, 통상 동작시에 사용되는 값보다도 작은 값 VCCIN인 것을 검지하기 위한 제2의 전압비교회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
  9. 제1항에 있어서, 상기 테스트모드 제어회로는 상기 통상 동작시에는 사용하지 않는 클록신호의 조합이 입력한 것을 식별한 후 상기 반도체 메모리회로의 프리챠지 사이클이 개시된 이후에 상기 반도체 메모리회로가 소정의 전압 스트레스 테스트모드에 들어가도록 제어하는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항에 있어서, 상기 테스트모드 제어회로의 출력신호를 칩외부로 꺼내는 것을 특징으로 하는 반도체 기억장치.
  11. 제1항에 있어서, 상기 반도체 메모리회로 혹은 다이내믹형 랜덤 액세스 메모리회로는 전원전압이 통상 동작시에 사용되는 값보다도 큰값 VCCIN 이상으로 설정되는 것에 의하여 상기 소정의 테스트모드와는 다른 전압스트레스 테스트 모드가 되는 것을 특징으로 하는 반도체 기억장치.
  12. 제1항에 있어서, 상기 반도체 메모리회로 혹은 다이내믹형 랜덤 액세스 메모리회로는 전원전압이 통상 동작시에 사용되는 값인 때에 클록신호의 소정의 조합이 입력함으로써 상기 소정의 테스트모드와는 상이하는 기능 테스트모드가 되는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930008941A 1992-05-25 1993-05-24 반도체 기억장치 KR960010961B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP13247792A JP3147991B2 (ja) 1992-05-25 1992-05-25 半導体記憶装置
JP92-132477 1992-05-25

Publications (2)

Publication Number Publication Date
KR930024023A true KR930024023A (ko) 1993-12-21
KR960010961B1 KR960010961B1 (ko) 1996-08-14

Family

ID=15082292

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930008941A KR960010961B1 (ko) 1992-05-25 1993-05-24 반도체 기억장치

Country Status (3)

Country Link
US (1) US5373472A (ko)
JP (1) JP3147991B2 (ko)
KR (1) KR960010961B1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970010658B1 (ko) * 1993-11-26 1997-06-30 삼성전자 주식회사 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법
US5526311A (en) * 1993-12-30 1996-06-11 Intel Corporation Method and circuitry for enabling and permanently disabling test mode access in a flash memory device
JP3142435B2 (ja) * 1994-02-15 2001-03-07 株式会社東芝 半導体集積回路装置
US5497348A (en) * 1994-05-31 1996-03-05 Texas Instruments Incorporated Burn-in detection circuit
KR0140176B1 (ko) * 1994-11-30 1998-07-15 김광호 반도체 메모리장치의 동작모드 제어장치 및 방법
JP2743850B2 (ja) * 1994-12-28 1998-04-22 日本電気株式会社 データ処理装置
KR0179551B1 (ko) * 1995-11-01 1999-04-15 김주용 고전위 발생기
KR0179820B1 (ko) * 1996-02-01 1999-04-15 문정환 반도체 메모리의 번인 감지 회로
US5787096A (en) * 1996-04-23 1998-07-28 Micron Technology, Inc. Circuit and method for testing an integrated circuit
US5727001A (en) * 1996-08-14 1998-03-10 Micron Technology, Inc. Circuit and method for testing an integrated circuit
US5754559A (en) * 1996-08-26 1998-05-19 Micron Technology, Inc. Method and apparatus for testing integrated circuits
US5896331A (en) * 1997-12-23 1999-04-20 Lsi Logic Corporation Reprogrammable addressing process for embedded DRAM
US5901095A (en) * 1997-12-23 1999-05-04 Lsi Logic Corporation Reprogrammable address selector for an embedded DRAM
US5907511A (en) * 1997-12-23 1999-05-25 Lsi Logic Corporation Electrically selectable redundant components for an embedded DRAM
US5999440A (en) * 1998-03-30 1999-12-07 Lsi Logic Corporation Embedded DRAM with noise-protecting substrate isolation well
US6064588A (en) * 1998-03-30 2000-05-16 Lsi Logic Corporation Embedded dram with noise-protected differential capacitor memory cells
US5978304A (en) * 1998-06-30 1999-11-02 Lsi Logic Corporation Hierarchical, adaptable-configuration dynamic random access memory
US6005824A (en) * 1998-06-30 1999-12-21 Lsi Logic Corporation Inherently compensated clocking circuit for dynamic random access memory
US6522589B1 (en) 2000-09-27 2003-02-18 Kabushiki Kaisha Toshiba Semiconductor apparatus and mode setting method for semiconductor apparatus
JP2002343099A (ja) 2001-05-14 2002-11-29 Toshiba Corp 半導体記憶装置
JP2003085997A (ja) * 2001-09-07 2003-03-20 Mitsubishi Electric Corp 半導体記憶装置
JP2003132674A (ja) 2001-10-26 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
KR100442960B1 (ko) 2001-12-21 2004-08-04 주식회사 하이닉스반도체 반도체 메모리 테스트 장치
KR100452334B1 (ko) * 2002-10-30 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 모드진입 제어회로 및 모드진입 방법
US6894937B2 (en) * 2003-09-26 2005-05-17 Freescale Semiconductor, Inc. Accelerated life test of MRAM cells
KR100532964B1 (ko) * 2004-03-11 2005-12-01 주식회사 하이닉스반도체 메모리 셀 트랜지스터의 하자 측정 방법
US11236455B2 (en) * 2015-12-25 2022-02-01 Samsung Electronics Co., Ltd. Washing machine and method for controlling same
KR102681285B1 (ko) 2022-06-28 2024-07-03 윈본드 일렉트로닉스 코포레이션 스트레스 테스트 회로 및 반도체 기억장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01245499A (ja) * 1988-03-25 1989-09-29 Hitachi Ltd 半導体集積回路装置
JPH023145A (ja) * 1988-06-10 1990-01-08 Mitsubishi Electric Corp ダイナミック型半導体記憶装置のモード切換方式
JPH0262783A (ja) * 1988-08-29 1990-03-02 Mitsubishi Electric Corp 半導体記憶装置
JPH07105160B2 (ja) * 1989-05-20 1995-11-13 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
US5245577A (en) * 1990-11-06 1993-09-14 Micron Technology, Inc. Integrated circuit two-cycle test mode activation circuit
JPH04225182A (ja) * 1990-12-26 1992-08-14 Toshiba Corp 半導体記憶装置
JP2829134B2 (ja) * 1990-12-27 1998-11-25 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
KR960010961B1 (ko) 1996-08-14
US5373472A (en) 1994-12-13
JP3147991B2 (ja) 2001-03-19
JPH05325547A (ja) 1993-12-10

Similar Documents

Publication Publication Date Title
KR930024023A (ko) 반도체 기억 장치
US5633831A (en) Semiconductor memory device having self-refreshing function
KR960008279B1 (ko) 셀프-리프레쉬 기능을 테스트하는데 요구되는 시간을 단축하는데 적합한 다이나믹 랜덤 액세스 메모리 장치
US5929696A (en) Circuit for converting internal voltage of semiconductor device
KR960038982A (ko) 반도체 메모리장치
KR940002865A (ko) 반도체 메모리 장치의 번-인 인에이블 회로 및 번-인 테스트 방법
KR100284477B1 (ko) 디램 탑재된 반도체 집적 회로
KR940010102A (ko) 어드레스 전이 검출기를 포함하는 개선된 반도체 기억장치
KR950007089A (ko) 진폭이 작은 고속 입력 신호에 응답하는 저전력 소비 신호 입력 회로를 갖고 있는 반도체 집적 회로 장치
KR100360738B1 (ko) 반도체 회로 시험 방법
KR19990003680A (ko) 데이터 입출력 마스크 입력버퍼의 전류소모를 감소시키기 위한 제어부를 구비하는 동기식 반도체 메모리장치
KR100474985B1 (ko) 메모리로직복합반도체장치
JP2765376B2 (ja) 半導体メモリ
KR100462085B1 (ko) 반도체 기억 회로
US5745430A (en) Circuit and method to externally adjust internal circuit timing
JP3413446B2 (ja) 超高電圧回路
US5260901A (en) Output circuit of semiconductor memory device
KR100427028B1 (ko) 반도체 메모리 소자
US5202888A (en) Semiconductor memory device having a multibit parallel test function and a method of testing the same
KR920022297A (ko) 다이너믹 랜덤 액세스 메모리 장치
US6791892B2 (en) Method of generating an initializing signal during power-up of semiconductor memory device
US6901018B2 (en) Method of generating initializing signal in semiconductor memory device
JP2864922B2 (ja) ダイナミックｒａｍ装置
JP3135681B2 (ja) 半導体記憶装置
JPH05314762A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080725

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee