KR930022730A - 메모리 장치 - Google Patents

메모리 장치

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Publication number
KR930022730A
KR930022730A KR1019930004888A KR930004888A KR930022730A KR 930022730 A KR930022730 A KR 930022730A KR 1019930004888 A KR1019930004888 A KR 1019930004888A KR 930004888 A KR930004888 A KR 930004888A KR 930022730 A KR930022730 A KR 930022730A
Authority
KR
South Korea
Prior art keywords
ccd
circuit
array
memory device
input
Prior art date
Application number
KR1019930004888A
Other languages
English (en)
Inventor
마코토 야마모토
Original Assignee
타카토리 수나오
카부시키가이샤 요오잔
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타카토리 수나오, 카부시키가이샤 요오잔 filed Critical 타카토리 수나오
Publication of KR930022730A publication Critical patent/KR930022730A/ko

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
    • H03K23/46—Out-of-phase gating or clocking signals applied to counter stages using charge transfer devices, i.e. bucket brigade or charge coupled devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/04—Shift registers

Landscapes

  • Dram (AREA)

Abstract

본 발명은 비교적 제조가 용이하며, 또 회로규모가 작은 아날로그메모리 혹은 다치메모리를 실현하기 위한 메모리장치를 제공하는 것을 그 목적으로 한다.
본 발명의 메모리장치는, 선형으로 배열된 CCD어레이와, 이 CCD어레이의 한쪽끝의 CCD에 접속되어 사단에서의 데이터입력을 위한 리프레시회로의 CCD어레이의 다른 쪽 끝의 CCD에 접속되어서 데이터의 열화를 방지하기위한 정형회로와, 이 정형회로의 출력을 전기한 리프레시회로의 입력에 접속하는 피이드백라인과, 이 정형 회로의 출력을 전기한 CCD리프레시회로의 입력에 접속하는 피이드백라인과, 전기한 어레이의 데이트전송을 행하는 위상차클록라인으로 이루어진다.

Description

메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 메모리장치의 한가지 실시예를 나타내는 블록도.
제2도는 정형회로의 특성을 나타내는 그래프.
제3도는 CCD어레이의 구성을 나타내는 개념도.
제5도는 메모리장치를 사용한 뉴유럴장치의블록도의 모스트랜지스터제조공정 단면도.

Claims (1)

  1. 선형으로 배열된 CCD로 이루어지는 어레이(A1)와, 이 CCD어레이의 한쪽 끝의 CCD에 접속된 리프레시회로(R)와, 이 정형회로 출력을 전기한 리프레시회로의 입력에 접속하는 피이드백라인(FL)과, 전기한 CCD어레이의 데이터전송을 행하는 위상차클록라인(CL)을 구비하고 있는 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930004888A 1992-04-07 1993-03-27 메모리 장치 KR930022730A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP4113956A JPH0628868A (ja) 1992-04-07 1992-04-07 メモリーデバイス
JP92-113956 1992-04-07

Publications (1)

Publication Number Publication Date
KR930022730A true KR930022730A (ko) 1993-11-24

Family

ID=14625426

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930004888A KR930022730A (ko) 1992-04-07 1993-03-27 메모리 장치

Country Status (5)

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US (1) US5379252A (ko)
EP (1) EP0565003B1 (ko)
JP (1) JPH0628868A (ko)
KR (1) KR930022730A (ko)
DE (1) DE69319645D1 (ko)

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Also Published As

Publication number Publication date
JPH0628868A (ja) 1994-02-04
EP0565003A3 (ko) 1994-03-30
EP0565003B1 (en) 1998-07-15
DE69319645D1 (de) 1998-08-20
US5379252A (en) 1995-01-03
EP0565003A2 (en) 1993-10-13

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