KR930016891A - 캐쉬 제어기 - Google Patents

캐쉬 제어기 Download PDF

Info

Publication number
KR930016891A
KR930016891A KR1019930001146A KR930001146A KR930016891A KR 930016891 A KR930016891 A KR 930016891A KR 1019930001146 A KR1019930001146 A KR 1019930001146A KR 930001146 A KR930001146 A KR 930001146A KR 930016891 A KR930016891 A KR 930016891A
Authority
KR
South Korea
Prior art keywords
memory array
cache
cache tag
tag memory
bus
Prior art date
Application number
KR1019930001146A
Other languages
English (en)
Other versions
KR100286962B1 (ko
Inventor
더블유. 쉔 진
에스. 골랩 제임스
씨. 모이어 윌리암
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 빈센트 비. 인그라시아
Publication of KR930016891A publication Critical patent/KR930016891A/ko
Application granted granted Critical
Publication of KR100286962B1 publication Critical patent/KR100286962B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Multi Processors (AREA)

Abstract

다중 처리 시스템(10)에서, 데이타 메모리(26)내의 소정 어드레스 장소가 두 처리 장치(20,21)에 의해 동시에 액세스될때 발생하는 충돌들을 효율적으로 처리하는 캐쉬 제어기가 실현된다. 이 캐쉬 제어기는 캐쉬 제어 논리회로(34)와 태그 유니트(36)양자로 형성된다. 태그 유니트(36)에서, 스누프 태그 캐쉬(40)와 데이타 태그 캐쉬(42) 각각은 스누프된 값이나 액세스된 값이 데이타 메모리(26)에 저장되어 있는지를 지시한다. 상태 비트 어레이(41)는 태그 캐쉬들(40,42) 양자에 대한 상태 정보를 제공한다. 스누프 태그 캐쉬 및 데이타 태그 캐쉬(40,42)양자에 대한 상태 정보를 제공하도록 어레이(41)를 구성함으로써 충돌이 일어나면 태그 캐쉬들(40,41) 사이에 상태 정보가 전송된다. 부가적으로, 상기 상태 정보가 더 용이하게 전송될 수 있도록 상기 캐쉬 제어기는 상기 각 액세스들의 타이밍을 수정한다. 이 타이밍 수정은 "리소스 파이프라이닝(resource pipelining)" 이라고도 한다.

Description

캐쉬 제어기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 다른 데이타 캐쉬 유니트를 가진 다중 처리 시스템을 나타내는 블록선도, 제2도는 제1도의 데이타 캐쉬 유니트를 나타내는 블록선도, 제3도는 본 발명에 따른 제2도의 태그 유니트를 나타내는 블럭선도.

Claims (5)

  1. 캐쉬 제어기를 제1버스에 결합시키는 제1버스 인터페이스 수단(34,38), 캐쉬 제어기를 제2버스에 결합시키는 제2버스 인터페이스 수단(34,44), 상기 제1 버스 인터페이스 수단에 결합된 제1캐쉬 태그 메모리 어레이(40)로서, 상기 제1캐쉬 태그 메모리 어레이가 소정수의 엔트리들을 포함하고, 각 엔트리가 상기 캐쉬 제어기 외부에 있는 데이타 메모리 어레이내의 유일한 엔트리에 대응하는 상기 제1캐쉬 태그 메모리 어레이(40), 상기 제2버스 인터페이스 수단에 결합된 제2캐쉬 태그 메모리 어레이(42)로서, 상기 제2캐쉬 태그 메모리 어레이가 소정수의 엔트리들을 포함하고, 각 엔트리가 상기 데이타 메모리 어레이내의 유일한 엔트리에 대응하는 상기 제2캐쉬 태그 메모리 어레이(42), 그리고 상기 제1 및 제2캐쉬 태그 메모리 어레이들 양자에 결합된 상태 메모리 어레이(41)로서, 상기 상태 메모리 어레이가 상기 소정수의 엔트리들을 포함하고, 각 엔트리가 상기 제1 캐쉬 태그 메모리 어레이내의 유일한 엔트리에 대응하고 상기 제2캐쉬 태그 메모리 어레이내의 유일한 엔트리에 대응하는 상기 상태 메모리 어레이(41),를 포함하는 캐쉬 제어기(36).
  2. 제1데이타 처리장치(12)와, 제2데이타 처리 장치(20)와, 외부 메모리 어레이(12)와, 상기 제1데이타 처리장치, 상기 제2데이타 처리 장치. 및 상기 외부 메모리 어레이 각각에 결합된 외부 정보 버스(14,16,18)를 구비한 다중 처리 시스템(10)으로서, 상기 제1데이타 처리장치는 캐쉬 메모리(37)와 캐쉬 제어기(36)를 포함하고, 상기 캐쉬 제어기는, 상기 외부 정보 버스에 캐쉬 제어기를 결합시키는 제1버스 인터페이스 수단(34,38)과, 상기 캐쉬 제어기를 내부 정보 버스에 결합시키는 제2버스 인터페이스 수단(34,44), 상기 제1버스 인터페이스 수단에 결합된 제1캐쉬 태그 메모리 어레이(40)로서, 상기 제1캐쉬 태그 메모리 어레이가 소정수의 엔트리들을 구비하고, 각 엔트리가 상기 외부 메모리 어레이내의 유일한 엔트리에 대응하는 상기 제1캐쉬 태그 메모리 어레이(40), 상기 제2버스 인터페이스 수단에 결합된 제2캐쉬 태그 메모리 어레이(42)로서, 상기 제2캐쉬 태그 메모리 어레이상기 소정수의 엔트리들을 구비하고, 각 엔트리가 상기 외부 메모리 어레이내의 유일한 엔트리에 대응하는 상기 제2캐쉬 태크 메모리 어레이(42), 그리고 상기 제1및 제2캐쉬 태그 메모리 어레이들 양자에 결합된 상태 메모리 어레이(41)로서, 상기 상태 메모리 어레이가 상기 소정수의 엔트리들을 구비하고, 각 엔트리가 상기 제1캐쉬 태그 메모리 어레이내의 유일한 엔트리에 대응하고 상기 제2캐쉬 태그 메모리 어레이내의 유일한 엔트리에 대응하는 상기 상태 메모리 어레이(41),를 더 포함하는, 상기 다중 처리 시스템(10)
  3. 캐쉬 제어기를 제1버스에 결합시키는 단계와, 상기 캐쉬 제어기를 제2버스에 결합시키는 결합하는 단계와, 제1캐쉬 태그 메모리 어레이(40)를 상기 제1버스에 결합하는 단계로서, 상기 제1캐쉬 태그 메모리 어레이가 소정수의 엔트리들을 구비하고, 각 엔트리가 상기 캐쉬 제어기 외부에 있는 데이타 메모리 어레이내의 유일한 엔트리에 대응하는 상기 결합 단계와, 제2캐쉬 태그 메모리 어레이(42)를 상기 제2버스에 결합하는 단계로서, 상기 제2캐쉬 태그 메모리 어레이가 상기 소정수의 엔트리드를 구비하고 각 엔트리가 상기 데이타 메모리 어레이내의 유일한 엔트리에 대응하는 상기 결합 단계와, 상기 제1 및 제2캐쉬 태그 메모리 어레이들 양자에 상태 메모리 어레이(41)를 결합하는 단계로서, 상기 상태 메모리 어레이가 상기 소정수의 엔트리드를 구비하고, 각 엔트리가 상기 제1캐쉬 태그 메모리내의 유일한 엔트리에 대응하고 상기 제2캐쉬 태그 메모리내의 유일한 엔트리에 대응하는 상기 결합단계, 로 구성되는, 다중 처리 시스템에서 캐쉬 제어기(36)를 제공하는 방법.
  4. 캐쉬 제어기를 제1버스에 결합하는 제1버스 인터페이스 수단(34,38), 캐쉬 제어기를 제2버스에 결합하는 제2버스 인터페이스 수단(34,40), 상기 제1버스 인터페이스 수단에 결합된 제1복수 입력들과 상기 제2버스 인터페이스 수단에 결합된 제2복수 압력들을 가진 다단자쌍 캐쉬 태그 메모리 어레이(40,44)로서, 이 캐쉬 태그 메모리 어레이가 소정수의 엔트리들을 구비하고, 각 엔트리가 상기 캐쉬 제어기 외부에 있는 데이타 메모리내의 유일한 엔트리에 대응하는 상기 다단자쌍 캐쉬 태그 메모리 어레이(40,44), 그리고 상기 캐쉬 태그 메모리 어레이에 결합된 상태 메모리 어레이(41)로서, 이 상태 메모리 어레이가 상기 소정수의 엔트리드를 구비하고, 각 엔트리가 상기 캐쉬 태그 메모리 어레이 내의 유일한 엔트리에 대응하는 상기 상태 메모리 어레이(41),를 포함하는 캐쉬 제어기(36).
  5. 제1데이타 처리장치(21), 제2데이타 처리장치(20), 메인 메모리(112), 그리고 상기 제1데이타 처리 장치, 상기 제2데이타 처리 장치 및 메인 메모리에 각각 결합된 시스템 버스(14,15,18)를 포함하는 다중 처리 시스템(10)으로서, 상기 제1데이타 처리 장치가 캐쉬 제어기(36), 제1캐쉬태그 메모리(40), 제2캐쉬 태그 메모리(42), 상태 정보 메모리 어레이(41), 및 내부 버스를 더 포함하는 상기 다중 처리 시스템에서, 상기 시스템 버스에 의해 제공된 어드레스 부분을 사용하여 상기 제1캐쉬 태그 메모리 어레이내의 제1장소를 액세스하는 단계와, 상기 제1캐쉬태그 메모리 어레이내의 상기 제1장소와 유일하게 연관되는 상기 상태 정보 메모리 어레이내의 제1장소로부터 상기 제1캐쉬 태그 메모리 어레이내의 상기 제1장소와 연관된 제1상태 정보값을 동시에 액세스 하는 단계와. 상기 내부 버스에 의해 제공되는 어드레스 부분을 사용하여 상기 제2캐쉬 태그 메모리 어레이내의 제2장소를 동시에 액세스 하는 단계와, 상기 제1캐쉬 태그 메모리 어레이내의 상기 제2장소와 유일하게 연관되는 제2캐쉬 태그 메모리 어레이내의 상기 제2장소와 연관된 제2상태 정보값을 동시에 액세스하는 단계로서, 상기 시스템 버스에 의해 제공된 상기 어드레스 부분이 상기 내부 버스에 의해 제공된 상기 어드레스 부분과 일치하면 상기 상태 정보 메모리 어레이 내의 상기 제1 및 제2장소들이 일치하게 되는 상기 액세스 단계, 로 구성되는, 상기 캐쉬 제어기를 작동하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930001146A 1992-01-31 1993-01-29 캐쉬 제어기 KR100286962B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US82911492A 1992-01-31 1992-01-31
US829,114 1992-01-31

Publications (2)

Publication Number Publication Date
KR930016891A true KR930016891A (ko) 1993-08-30
KR100286962B1 KR100286962B1 (ko) 2001-04-16

Family

ID=25253563

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930001146A KR100286962B1 (ko) 1992-01-31 1993-01-29 캐쉬 제어기

Country Status (4)

Country Link
US (1) US5598550A (ko)
EP (1) EP0553743A1 (ko)
JP (1) JP3218773B2 (ko)
KR (1) KR100286962B1 (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0735481B1 (en) * 1995-03-31 2003-05-14 Sun Microsystems, Inc. System level mechanism for invalidating data stored in the external cache of a processor in a computer system
JP2786124B2 (ja) * 1995-04-26 1998-08-13 甲府日本電気株式会社 共有メモリ型マルチプロセッサシステム
US5765208A (en) * 1995-09-29 1998-06-09 Motorola, Inc. Method of speculatively executing store instructions prior to performing snoop operations
US5809537A (en) * 1995-12-08 1998-09-15 International Business Machines Corp. Method and system for simultaneous processing of snoop and cache operations
US6223260B1 (en) * 1996-01-25 2001-04-24 Unisys Corporation Multi-bus data processing system in which all data words in high level cache memories have any one of four states and all data words in low level cache memories have any one of three states
US6038644A (en) * 1996-03-19 2000-03-14 Hitachi, Ltd. Multiprocessor system with partial broadcast capability of a cache coherent processing request
US5862316A (en) * 1996-07-01 1999-01-19 Sun Microsystems, Inc. Multiprocessing system having coherency-related error logging capabilities
US6061755A (en) * 1997-04-14 2000-05-09 International Business Machines Corporation Method of layering cache and architectural specific functions to promote operation symmetry
US5937172A (en) * 1997-04-14 1999-08-10 International Business Machines Corporation Apparatus and method of layering cache and architectural specific functions to permit generic interface definition
US5909561A (en) * 1997-04-14 1999-06-01 International Business Machines Corporation Apparatus and method for separately layering cache and architectural specific functions in different operational controllers to facilitate design extension
JP3864509B2 (ja) * 1997-08-19 2007-01-10 株式会社日立製作所 マルチプロセッサシステム
US6292872B1 (en) 1998-02-17 2001-09-18 International Business Machines Corporation Cache coherency protocol having hovering (H) and recent (R) states
US6415358B1 (en) 1998-02-17 2002-07-02 International Business Machines Corporation Cache coherency protocol having an imprecise hovering (H) state for instructions and data
US6272603B1 (en) 1998-02-17 2001-08-07 International Business Machines Corporation Cache coherency protocol having hovering (H), recent (R), and tagged (T) states
US6263407B1 (en) 1998-02-17 2001-07-17 International Business Machines Corporation Cache coherency protocol including a hovering (H) state having a precise mode and an imprecise mode
US6098115A (en) * 1998-04-08 2000-08-01 International Business Machines Corporation System for reducing storage access latency with accessing main storage and data bus simultaneously
US6266744B1 (en) * 1999-05-18 2001-07-24 Advanced Micro Devices, Inc. Store to load forwarding using a dependency link file
US6536000B1 (en) 1999-10-15 2003-03-18 Sun Microsystems, Inc. Communication error reporting mechanism in a multiprocessing computer system
JP2002055879A (ja) * 2000-08-11 2002-02-20 Univ Hiroshima マルチポートキャッシュメモリ
JP3755415B2 (ja) * 2001-04-04 2006-03-15 株式会社デンソー 処理実行装置、当該処理実行装置に搭載される処理プログラム、及び記録媒体
US7085885B2 (en) * 2002-04-24 2006-08-01 Ip First Llc Apparatus and method for early cache miss detection
US7146468B2 (en) * 2002-04-24 2006-12-05 Ip-First, Llc. Cache memory and method for handling effects of external snoops colliding with in-flight operations internally to the cache
KR100474704B1 (ko) * 2002-04-29 2005-03-08 삼성전자주식회사 데이터의 버스트 동시쓰기가 가능한 프로세서 이중화 장치
US7073026B2 (en) * 2002-11-26 2006-07-04 Advanced Micro Devices, Inc. Microprocessor including cache memory supporting multiple accesses per cycle
US6950906B2 (en) * 2002-12-13 2005-09-27 Hewlett-Packard Development Company, L.P. System for and method of operating a cache
US7020752B2 (en) * 2003-02-07 2006-03-28 Sun Microsystems, Inc. Apparatus and method for snoop access in a dual access, banked and pipelined data cache memory unit
US7685372B1 (en) 2005-01-13 2010-03-23 Marvell International Ltd. Transparent level 2 cache controller
US8347034B1 (en) 2005-01-13 2013-01-01 Marvell International Ltd. Transparent level 2 cache that uses independent tag and valid random access memory arrays for cache access
US20070136724A1 (en) * 2005-12-12 2007-06-14 Arun Sharma Transferring registers in transitions between computer environments
US8667226B2 (en) 2008-03-24 2014-03-04 Freescale Semiconductor, Inc. Selective interconnect transaction control for cache coherency maintenance
US8935485B2 (en) 2011-08-08 2015-01-13 Arm Limited Snoop filter and non-inclusive shared cache memory
US9424948B1 (en) * 2015-10-23 2016-08-23 International Business Machines Corporation Detection of initial state by eFuse array
US10613980B2 (en) * 2017-12-19 2020-04-07 International Business Machines Corporation Coherence protocol providing speculative coherence response to directory probe

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4322795A (en) * 1980-01-24 1982-03-30 Honeywell Information Systems Inc. Cache memory utilizing selective clearing and least recently used updating
US4345309A (en) * 1980-01-28 1982-08-17 Digital Equipment Corporation Relating to cached multiprocessor system with pipeline timing
US4392200A (en) * 1980-01-28 1983-07-05 Digital Equipment Corporation Cached multiprocessor system with pipeline timing
US4731739A (en) * 1983-08-29 1988-03-15 Amdahl Corporation Eviction control apparatus
US4620275A (en) * 1984-06-20 1986-10-28 Wallach Steven J Computer system
US4646233A (en) * 1984-06-20 1987-02-24 Weatherford James R Physical cache unit for computer
JPH0668735B2 (ja) * 1987-02-09 1994-08-31 日本電気アイシーマイコンシステム株式会社 キヤツシユメモリ−
US5168560A (en) * 1987-05-29 1992-12-01 Amdahl Corporation Microprocessor system private split cache tag stores with the system tag store having a different validity bit for the same data line
US4926317A (en) * 1987-07-24 1990-05-15 Convex Computer Corporation Hierarchical memory system with logical cache, physical cache, and address translation unit for generating a sequence of physical addresses
US5247649A (en) * 1988-05-06 1993-09-21 Hitachi, Ltd. Multi-processor system having a multi-port cache memory
US4992930A (en) * 1988-05-09 1991-02-12 Bull Hn Information Systems Inc. Synchronous cache memory system incorporating tie-breaker apparatus for maintaining cache coherency using a duplicate directory
EP0348628A3 (en) * 1988-06-28 1991-01-02 International Business Machines Corporation Cache storage system
US4939641A (en) * 1988-06-30 1990-07-03 Wang Laboratories, Inc. Multi-processor system with cache memories
US5276828A (en) * 1989-03-01 1994-01-04 Digital Equipment Corporation Methods of maintaining cache coherence and processor synchronization in a multiprocessor system using send and receive instructions
IT1229240B (it) * 1989-05-08 1991-07-26 Bull Hn Information Syst Memoria tampone e relativo protocollo di consistenza dati.
US5307477A (en) * 1989-12-01 1994-04-26 Mips Computer Systems, Inc. Two-level cache memory system
JPH03219345A (ja) * 1990-01-25 1991-09-26 Toshiba Corp 多ポートキャッシュメモリ制御装置
EP0439952A3 (en) * 1990-01-31 1992-09-09 Sgs-Thomson Microelectronics, Inc. Dual-port cache tag memory
US5163140A (en) * 1990-02-26 1992-11-10 Nexgen Microsystems Two-level branch prediction cache
US5251310A (en) * 1990-06-29 1993-10-05 Digital Equipment Corporation Method and apparatus for exchanging blocks of information between a cache memory and a main memory
IE860318L (en) * 1990-10-01 1986-08-05 Digital Equipment Corp System bus for a multi-cache data processing system
US5276835A (en) * 1990-12-14 1994-01-04 International Business Machines Corporation Non-blocking serialization for caching data in a shared cache
US5339399A (en) * 1991-04-12 1994-08-16 Intel Corporation Cache controller that alternately selects for presentation to a tag RAM a current address latch and a next address latch which hold addresses captured on an input bus
US5335335A (en) * 1991-08-30 1994-08-02 Compaq Computer Corporation Multiprocessor cache snoop access protocol wherein snoop means performs snooping operations after host bus cycle completion and delays subsequent host bus cycles until snooping operations are completed

Also Published As

Publication number Publication date
EP0553743A1 (en) 1993-08-04
US5598550A (en) 1997-01-28
KR100286962B1 (ko) 2001-04-16
JPH05282203A (ja) 1993-10-29
JP3218773B2 (ja) 2001-10-15

Similar Documents

Publication Publication Date Title
KR930016891A (ko) 캐쉬 제어기
US5623632A (en) System and method for improving multilevel cache performance in a multiprocessing system
US4959777A (en) Write-shared cache circuit for multiprocessor system
US6651115B2 (en) DMA controller and coherency-tracking unit for efficient data transfers between coherent and non-coherent memory spaces
US6615319B2 (en) Distributed mechanism for resolving cache coherence conflicts in a multi-node computer architecture
US6088769A (en) Multiprocessor cache coherence directed by combined local and global tables
US5561783A (en) Dynamic cache coherency method and apparatus using both write-back and write-through operations
US6065098A (en) Method for maintaining multi-level cache coherency in a processor with non-inclusive caches and processor implementing the same
US4912631A (en) Burst mode cache with wrap-around fill
KR960008546A (ko) 2-웨이 세트연관 캐시메모리
KR950033837A (ko) 컴퓨터 시스템과 정보 전송 방법
US5502828A (en) Reducing memory access in a multi-cache multiprocessing environment with each cache mapped into different areas of main memory to avoid contention
JP2000067024A (ja) 分散共有メモリマルチプロセッサシステムのための分割疎ディレクトリ
US6076147A (en) Non-inclusive cache system using pipelined snoop bus
US5895496A (en) System for an method of efficiently controlling memory accesses in a multiprocessor computer system
US5361345A (en) Critical line first paging system
US6061766A (en) Non-inclusive cache method using pipelined snoop bus
JPH01298457A (ja) コンピュータシステム
KR910005160A (ko) 라이트액세스시에 무효화신호를 발생하여 3가지 상태를 갖는 멀티프로세서 캐시시스템
JP3964049B2 (ja) マイクロプロセッサ
JPH06282528A (ja) データ転送方法及びそのシステム
USRE38514E1 (en) System for and method of efficiently controlling memory accesses in a multiprocessor computer system
JPH03230238A (ja) キャッシュメモリ制御方式
KR0145454B1 (ko) 분산된 공유 메모리를 갖는 다중 프로세서
JP2696899B2 (ja) マルチプロセッサシステム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130108

Year of fee payment: 13

EXPY Expiration of term