KR950033837A - 컴퓨터 시스템과 정보 전송 방법 - Google Patents
컴퓨터 시스템과 정보 전송 방법 Download PDFInfo
- Publication number
- KR950033837A KR950033837A KR1019950012401A KR19950012401A KR950033837A KR 950033837 A KR950033837 A KR 950033837A KR 1019950012401 A KR1019950012401 A KR 1019950012401A KR 19950012401 A KR19950012401 A KR 19950012401A KR 950033837 A KR950033837 A KR 950033837A
- Authority
- KR
- South Korea
- Prior art keywords
- information
- memory
- cache
- external cache
- receiving
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0884—Parallel mode, e.g. in parallel with main memory or CPU
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
데이타 검색이 L2캐쉬 및 주 메모리에서 동시에 개시되는 메모리 시스템으로서, 프로세서에 의해 요구된 데이터가 L2캐쉬내에 존재하지 않을 경우(실패), 중재 메모리 DRAM어드레스 변역 등과 연관된 메모리 지연이 최소화되도록 하는 메모리 시스템이 개시되었다. 본 발명은 임의의 메모리 신호가 활성화되기 전에 저장제어장치에서 모든 메모리 액세스가 인터럽트되도록 허용하다. L2 및 메모리 액세스 제어는 단일 구성요소, 즉 저장제어장치(storage control unit : SCU)내에서 구현된다.
L2 및 메모리는 데이타가 CPU로 직접 전송되도록 허용되는 포트를 가진다. 이로서, 데이타를 캐쉬 또는 메모리 제어기와 같은 중간매개장치에 저장하는 것과 관련되 오버헤드(overhead)가 제거된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 L1 및 L2캐쉬의 상호접속과, L1 및 L2캐쉬와 각종 처리장치들간에 데이타를 전송하는 버스를 도시한 블럭도, 제5도는 종래의 시스템에서, L2캐쉬 실패가 발생한 경우, 주 메모리에서 데이타 또는 인스트럭션을 액세스하는 데 필요한 CPU사이클의 타이밍도, 제6도는 본 발명의 시스템에서, L2캐쉬 실패가 발생한 경우, 주 메모리에서 데이타 또는 인스트럭션을 액세스하는 데 필요한 CPU사이클의 타이밍도.
Claims (20)
- 처리장치(a processing unit), 외부 캐쉬(external cache) 및 메모리(memory)를 구비하는 컴퓨터 시스템(computer system)에 있어서, 상기 처리장치에 의해 요구돈 정보(information)가 상기 외부 캐쉬 또는 상기 메모리에 저장되어 이는지의 여부를 판정하는 수단과; 상기 정보를 상기 외부 캐쉬 혹은 상기 메모리 중 어느 하나로 부터 상기 처리장치로 직접 제공하는 수단을 포함하는 컴퓨터 시스템.
- 제1항에 있어서, 상기 제공수단은, 상기 정보를 상기 외부 캐쉬 혹은 상기 메모리 중 어느 하나로 부터 상기 처리장치에 포함된 적어도 하나의 실행장치(execution unit)로 직접 전송하는 수단을 포함하는 컴퓨터 시스템.
- 제2항에 있어서, 상기 전송수단은, 상기 외부 캐쉬로 부터 상기 정보를 수신하는 제1수단과; 상기 메모리로 부터 상기 정보를 수신하는 제2수단을 포함하는 컴퓨터 시스템.
- 제3항에 있어서, 상기 제1수신수단은, 상기 정보를 상기 외부 캐쉬로 부터 상기 처리장치로 직접 전송하는 캐쉬버스(a cache bus)와; 상기 외부 캐쉴 부터의 상기 정보를 상기 처리장치에 저장하는 수단과; 상기 적어도 하나의 실행장치에 의해 상기 외부 캐쉬로 부터의 상기 정보를 액세스(access)하는 수단을 포함하는 컴퓨터 시스템.
- 제4항에 있어서, 상기 제2수신수단은, 상기 정보를 상기 메모리로 부터 상기 처리장치로 직접 전송하는 수단과; 상기 메모리로 부터의 상기 정보를 상기 처리장치에 저장하는 수단과; 상기 적어도 하나의 실행장치에 의해 상기 메모리로 부터의 상기 정보를 액세스하는 수단을 포함하는 컴퓨터 시스템.
- 제5항에 있어서, 상기 정보는데이타 정보(data information)와 인스트럭션 정보(instruction information)를 포함하는 컴퓨터 시스템.
- 제6항에 있어서, 상기 제1 및 제2수신 수단은, 상기 데이타 정보를 상기 철 시스템내의 데이타 캐쉬장치(a data cache unit)에 저장하는 수단과; 상기 인스트럭션 정보를 상기 처리 시스템내의 인스트럭션 캐쉬장치(a instruction cache unit)에 저장하는 수단을 더 포함하는 컴퓨터 시스템.
- 제7항에 있어서, 상기 제1 및 제2수신수단은, 상기 데이타 정보가 상기 적어도 하나의 실행장치에 직접 제공됨과 동시에, 상기 데이타 정보를 상기 내부 데이타 캐쉬에 저장하는 수단과; 상기 인스트럭션 정보가 상기 적어도 하나의 실행장치에 직접 제공됨과 동시에 상기 인스트럭션 정보르 ㄹ상기 내부 인스트럭션 캐쉬에 동시에 저장하는 수단을 더 포함하는 컴퓨터 시스템.
- 제2항에 있어서, 상기 전송수단은, 상기 처리장치에 포함된 내부 캐쉬를 우회(bypass)하는 수단을 포함하는 컴퓨터 시스템.
- 제1항에 있어서, 상기 결정수단은, 상기 외부 캐쉬 및 상기 메모리로 부터 정보를 검색하기 위한 요구(request)를 동시에 개시(intiate)하는 수단과; 상기 정보가 상기 외부 캐쉬에 존재한는 지의 여부를 판정하는 수단과; 상기 정보가 상기 외부 캐쉬내에 존재할 경우, 임의의 메모리 액세스 동작(any memory access operations)이 상기 처리장치로 부터 전송되기 전에, 상기 메모리로 부터 정보를 검색하기 위한 상기 요구를 중지(abort)하는 수단을 포함하는 컴퓨터 시스템.
- 컴퓨터 시스템의 처리장치와 외부 캐쉬 및 메모리 간에 정보를 전송하는 방법에 있어서, 상기 처리장에 의해 요구된 정보가 상기 외부 캐쉬 또는 상기 메모리에 저장되어 있는 지의 여부를 판정하는 단계와; 상기 요구된 정보를 상기 외부 캐쉬 또는 상기 메모리로 부터 상기 처리장치로 직접 제공하는 단계를 포함하는 정보 전송 방법.
- 제11항에 있어서, 상기 제공단계는, 상기 정보를 상기 외부 캐쉬 혹은 상기 메모리 중 어느 하나로 부터 상기 처리장치에 포함된 적어도 하나의 실행장치로 직접 전송하는 단계를 포함하는 정보 전송 방법.
- 제12항에 있어서, 상기 전송단계는, 상기 외부 캐쉬로 부터 상기 정보를 수신하는 단계와; 상기 메모리로 부터 상기 정보를 수신하는 단계를 포함하는 정보 전송 방법.
- 제13항에 있어서, 상기 외부 캐쉬로 부터 정보를 수신하는 단계는, 상기 정보를 상기 외부 캐쉬로 부터 상기 처리장치로 직접 전송하는 단계와; 상기 외부 캐쉬로 부터의 상기 정보를 상기 처리장치에 저장하는 단계와; 상기 적어도 하나의실행장치에 의해 상기 외부 캐쉬로 부터의 상기 정보를 액세스하는 단계를 포함하는 정보 전송 방법.
- 제14항에 있어서, 상기 메모리로 부터 정보를 수신하는 단계는, 상기 정보를 상기 메모리로 부터 상기 처리장치로 직접 전송하는 단계와, 상기 메모리로 부터의 상기 정보를 상기 처리장치에 저장하는 단계와; 상기 적어도 하나의 실행장치에 의해 상기 메모리로 부터의 상기 정보를 액세스하는 단계를 포함하는 정보 전송 방법.
- 제15항에 있어서, 상기 정보는 데이타 정보와 인스트럭션 정보를 포함하는정보 전송 방법.
- 제16항에 있어서, 상기 외부 캐쉬로 부터 정보를 수신하는 단계와, 상기 메모리로 부터 정보를 수신하는 단계는, 상기 데이타 정보를 상기 처리 시스템내의 데이타 캐쉬장치에 저장하는 단계와; 상기 인스트럭션 정보를 상기 처리 시스템내의 인스트럭션 캐쉬 장치에 저장하는 단계를 더 포함하는 정보 전송 방법.
- 제17항에 있어서, 상기 외부 캐쉬로 부터 정보를 수신하는 단계와, 상기 메모리로 부터 정보를 수신하는 단계는, 상기 데이타 정보가 상기 적어도 하나의 실행 장치에 직접 제공됨과 동시에 상기 데이타 정보를 상기 내부 데이타 캐쉬에 저장하는 단계와; 상기 인스트럭션 정보가 상기 적어도 하나의실행 장치에 직접 제공됨과 동시에 상기 인스트런션 정보를 상기 내부 인스트럭션 캐쉬에 저장하는 단계를 더 포함하는 정보 전송 방법.
- 제12항에 있어서, 상기 전송단계는, 상기 처리 장치에 포함된 내부 캐쉬를 우회하는 단계를 포함하는 정보 전송 방법.
- 제11항에 있어서, 상기 결정단계는, 상기 외부 캐쉬 및 상기 메모리로 부터 정보를 검색하기 위한 요구를 동시에 개시하는 단계와; 상기 정보가 외부 캐쉬에 존재하는 지의 여부를 판정하는 단계와; 상기 정보가 상기 외부 캐쉬내에 존재할 경우, 임의의 메모리 액세스 동작이 상기 처리장치로 부터 전송되기 전에, 상기 메모리로 부터 정보를 검색하기 위한 상기 요구를 중지하는 단계을 포함하는 정보 전송 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US8/245,786 | 1994-05-19 | ||
US08/245,786 US6226722B1 (en) | 1994-05-19 | 1994-05-19 | Integrated level two cache and controller with multiple ports, L1 bypass and concurrent accessing |
Publications (1)
Publication Number | Publication Date |
---|---|
KR950033837A true KR950033837A (ko) | 1995-12-26 |
Family
ID=22928068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950012401A KR950033837A (ko) | 1994-05-19 | 1995-05-18 | 컴퓨터 시스템과 정보 전송 방법 |
Country Status (11)
Country | Link |
---|---|
US (1) | US6226722B1 (ko) |
EP (1) | EP0760133A1 (ko) |
JP (1) | JPH07319767A (ko) |
KR (1) | KR950033837A (ko) |
CN (1) | CN1089462C (ko) |
BR (1) | BR9502022A (ko) |
CA (1) | CA2142799A1 (ko) |
CZ (1) | CZ9603197A3 (ko) |
HU (1) | HUT76241A (ko) |
PL (1) | PL176554B1 (ko) |
WO (1) | WO1995032472A1 (ko) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000181796A (ja) * | 1998-12-14 | 2000-06-30 | Nec Corp | 情報処理装置 |
US6578110B1 (en) | 1999-01-21 | 2003-06-10 | Sony Computer Entertainment, Inc. | High-speed processor system and cache memories with processing capabilities |
US6484237B1 (en) * | 1999-07-15 | 2002-11-19 | Texas Instruments Incorporated | Unified multilevel memory system architecture which supports both cache and addressable SRAM |
US6625707B2 (en) * | 2001-06-25 | 2003-09-23 | Intel Corporation | Speculative memory command preparation for low latency |
US6835591B2 (en) * | 2001-07-25 | 2004-12-28 | Nantero, Inc. | Methods of nanotube films and articles |
US6919592B2 (en) * | 2001-07-25 | 2005-07-19 | Nantero, Inc. | Electromechanical memory array using nanotube ribbons and method for making same |
US7566478B2 (en) * | 2001-07-25 | 2009-07-28 | Nantero, Inc. | Methods of making carbon nanotube films, layers, fabrics, ribbons, elements and articles |
US6643165B2 (en) | 2001-07-25 | 2003-11-04 | Nantero, Inc. | Electromechanical memory having cell selection circuitry constructed with nanotube technology |
US6574130B2 (en) * | 2001-07-25 | 2003-06-03 | Nantero, Inc. | Hybrid circuit having nanotube electromechanical memory |
US6706402B2 (en) | 2001-07-25 | 2004-03-16 | Nantero, Inc. | Nanotube films and articles |
US6789169B2 (en) * | 2001-10-04 | 2004-09-07 | Micron Technology, Inc. | Embedded DRAM cache memory and method having reduced latency |
US6784028B2 (en) | 2001-12-28 | 2004-08-31 | Nantero, Inc. | Methods of making electromechanical three-trace junction devices |
US7176505B2 (en) * | 2001-12-28 | 2007-02-13 | Nantero, Inc. | Electromechanical three-trace junction devices |
KR100541366B1 (ko) * | 2002-07-19 | 2006-01-16 | 주식회사 하이닉스반도체 | 고속 데이터 억세스를 위한 디램 |
US6892281B2 (en) * | 2002-10-03 | 2005-05-10 | Intel Corporation | Apparatus, method, and system for reducing latency of memory devices |
US7467377B2 (en) * | 2002-10-22 | 2008-12-16 | Intel Corporation | Methods and apparatus for compiler managed first cache bypassing |
US6941421B2 (en) * | 2002-10-29 | 2005-09-06 | International Business Machines Corporation | Zero delay data cache effective address generation |
US20040221117A1 (en) * | 2003-05-02 | 2004-11-04 | Shelor Charles F. | Logic and method for reading data from cache |
US20060248287A1 (en) * | 2005-04-29 | 2006-11-02 | Ibm Corporation | Methods and arrangements for reducing latency and snooping cost in non-uniform cache memory architectures |
US7562190B1 (en) | 2005-06-17 | 2009-07-14 | Sun Microsystems, Inc. | Cache protocol enhancements in a proximity communication-based off-chip cache memory architecture |
US7444473B1 (en) * | 2005-06-17 | 2008-10-28 | Sun Microsystems, Inc. | Speculative memory accesses in a proximity communication-based off-chip cache memory architecture |
US7496712B1 (en) | 2005-06-17 | 2009-02-24 | Sun Microsystems, Inc. | Proximity communication-based off-chip cache memory architectures |
US20070130114A1 (en) * | 2005-06-20 | 2007-06-07 | Xiao-Feng Li | Methods and apparatus to optimize processing throughput of data structures in programs |
US7596661B2 (en) * | 2005-09-01 | 2009-09-29 | Mediatek Inc. | Processing modules with multilevel cache architecture |
US8055847B2 (en) * | 2008-07-07 | 2011-11-08 | International Business Machines Corporation | Efficient processing of data requests with the aid of a region cache |
JP5118731B2 (ja) | 2010-08-12 | 2013-01-16 | 株式会社東芝 | キャッシュユニット及びプロセッシングシステム |
US10474584B2 (en) * | 2012-04-30 | 2019-11-12 | Hewlett Packard Enterprise Development Lp | Storing cache metadata separately from integrated circuit containing cache controller |
US9405687B2 (en) * | 2013-11-04 | 2016-08-02 | Intel Corporation | Method, apparatus and system for handling cache misses in a processor |
KR102161689B1 (ko) * | 2013-12-10 | 2020-10-05 | 삼성전자 주식회사 | L2 캐시 특성을 조절할 수 있는 멀티-코어 cpu 시스템, 이의 동작 방법, 및 이를 포함하는 장치들 |
CN105701040B (zh) * | 2014-11-28 | 2018-12-07 | 杭州华为数字技术有限公司 | 一种激活内存的方法及装置 |
US9658963B2 (en) * | 2014-12-23 | 2017-05-23 | Intel Corporation | Speculative reads in buffered memory |
JP6367704B2 (ja) * | 2014-12-25 | 2018-08-01 | 株式会社バイオス | 記憶制御システム及び記憶制御装置 |
JP6478843B2 (ja) * | 2015-07-07 | 2019-03-06 | ルネサスエレクトロニクス株式会社 | 半導体装置及びキャッシュメモリ制御方法 |
US11055221B2 (en) * | 2019-03-22 | 2021-07-06 | Samsung Electronics Co., Ltd. | Speculative DRAM read, in parallel with cache level search, leveraging interconnect directory |
US11288067B2 (en) * | 2019-05-24 | 2022-03-29 | Texas Instruments Incorporated | Vector reverse |
US11422947B2 (en) * | 2020-08-12 | 2022-08-23 | International Business Machines Corporation | Determining page size via page table cache |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3896419A (en) * | 1974-01-17 | 1975-07-22 | Honeywell Inf Systems | Cache memory store in a processor of a data processing system |
US4161024A (en) | 1977-12-22 | 1979-07-10 | Honeywell Information Systems Inc. | Private cache-to-CPU interface in a bus oriented data processing system |
US4823259A (en) * | 1984-06-29 | 1989-04-18 | International Business Machines Corporation | High speed buffer store arrangement for quick wide transfer of data |
US4797814A (en) * | 1986-05-01 | 1989-01-10 | International Business Machines Corporation | Variable address mode cache |
US5202972A (en) * | 1988-12-29 | 1993-04-13 | International Business Machines Corporation | Store buffer apparatus in a multiprocessor system |
US5155828A (en) * | 1989-07-05 | 1992-10-13 | Hewlett-Packard Company | Computing system with a cache memory and an additional look-aside cache memory |
US5214765A (en) * | 1989-08-31 | 1993-05-25 | Sun Microsystems, Inc. | Method and apparatus for executing floating point instructions utilizing complimentary floating point pipeline and multi-level caches |
US5261066A (en) * | 1990-03-27 | 1993-11-09 | Digital Equipment Corporation | Data processing system and method with small fully-associative cache and prefetch buffers |
US5210845A (en) * | 1990-11-28 | 1993-05-11 | Intel Corporation | Controller for two-way set associative cache |
US5345576A (en) * | 1991-12-31 | 1994-09-06 | Intel Corporation | Microprocessor simultaneously issues an access to an external cache over an external cache bus and to an internal cache, cancels the external cache access on an internal cache hit, and reissues the access over a main memory bus on an external cache miss |
-
1994
- 1994-05-19 US US08/245,786 patent/US6226722B1/en not_active Expired - Fee Related
- 1994-12-27 EP EP95905594A patent/EP0760133A1/en not_active Withdrawn
- 1994-12-27 CZ CZ19963197A patent/CZ9603197A3/cs unknown
- 1994-12-27 PL PL94316998A patent/PL176554B1/pl not_active IP Right Cessation
- 1994-12-27 WO PCT/EP1994/004315 patent/WO1995032472A1/en not_active Application Discontinuation
- 1994-12-27 HU HU9603142A patent/HUT76241A/hu unknown
-
1995
- 1995-02-17 CA CA002142799A patent/CA2142799A1/en not_active Abandoned
- 1995-05-09 CN CN95106102A patent/CN1089462C/zh not_active Expired - Fee Related
- 1995-05-10 JP JP7111435A patent/JPH07319767A/ja active Pending
- 1995-05-11 BR BR9502022A patent/BR9502022A/pt not_active Application Discontinuation
- 1995-05-18 KR KR1019950012401A patent/KR950033837A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
CA2142799A1 (en) | 1995-11-20 |
PL176554B1 (pl) | 1999-06-30 |
CZ9603197A3 (cs) | 2002-06-12 |
JPH07319767A (ja) | 1995-12-08 |
EP0760133A1 (en) | 1997-03-05 |
WO1995032472A1 (en) | 1995-11-30 |
CN1089462C (zh) | 2002-08-21 |
HUT76241A (en) | 1997-07-28 |
PL316998A1 (en) | 1997-03-03 |
CN1123933A (zh) | 1996-06-05 |
HU9603142D0 (en) | 1997-01-28 |
BR9502022A (pt) | 1996-01-30 |
US6226722B1 (en) | 2001-05-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR950033837A (ko) | 컴퓨터 시스템과 정보 전송 방법 | |
US5802576A (en) | Speculative cache snoop during DMA line update | |
KR930016891A (ko) | 캐쉬 제어기 | |
JPS643755A (en) | Cache memory control system | |
KR960024987A (ko) | 축소된 요구 블로킹을 갖는 캐시메모리 | |
KR930016879A (ko) | 공유메모리로의 배타적 액세스를 실행하는 멀티프로세서 시스템 | |
KR930002958A (ko) | 프로세서간 통신을 위한 메모리 공유 장치 | |
KR880011676A (ko) | 캐쉬 메모리를 사용한 블록 액세스 방식 | |
US5361345A (en) | Critical line first paging system | |
EP0646870A1 (en) | Information processing system including a cache and means for prefetching data | |
EP0488566A2 (en) | Method and apparatus for fast page mode selection | |
KR940018763A (ko) | 데이타 처리 장치에서 메모리로부터 다중 프로세서의 데이타전송 효율을 향상시키기 위한 방법 및 장치. | |
JP3145765B2 (ja) | 情報処理装置 | |
KR940022284A (ko) | 공유메모리의 액세스 제어 방법 | |
US6065097A (en) | Apparatus and method for sharing a unified memory bus between external cache memory and primary memory | |
JP2851777B2 (ja) | バス制御方法及び情報処理装置 | |
JPH06274415A (ja) | 共有メモリシステム | |
JP2001229074A (ja) | メモリ制御装置と情報処理装置及びメモリ制御チップ | |
JPH0241538A (ja) | キャッシュメモリ制御方法 | |
JPH0553912A (ja) | キヤツシユメモリの制御方法 | |
KR100368744B1 (ko) | 하이-파이 버스에서의 캐쉬 동일성 유지를 위한 재시도장치및방법 | |
JPS6131495B2 (ko) | ||
JP3219422B2 (ja) | キャッシュメモリ制御方式 | |
JPH04280346A (ja) | 情報処理装置 | |
JPH06309229A (ja) | データ処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |