KR930011590B1 - Pll 회로 - Google Patents

Abstract

내용 없음.

Description

PLL 회로

제1도는 디지탈 텔레비젼 수상기의 환경내에 본 발명을 구체화시키는 위상 고정 루프 시스템의 블럭다이아그램.

제2도는 제1도에 도시된 실시예에 사용하기 적합한 디지탈 대역 통과 필터의 블럭다이아그램.

제3도는 제1도에 도시된 실시예에 사용하기 적합한 위상 검출기의 블럭다이아그램.

제4도는 제1도에 도시된 실시예에 사용하기 적합한 자동 이득 제어회로의 블럭다이아그램.

* 도면의 주요부분에 대한 부호의 설명

10 : 합성 비디오 신호원 12 : 동기 분리기

14 : ADC 16 : 비디오 신호 처리기

22 : 버스트 분리기 24 : 위상 비교기

26 : AGC 검출기 28 : LPF

30 : DAC 32 : VCO

34 : 타이밍 프로세서 38 : 비교기

본 받명은 위상 고정 루프 회로내의 위상 시프트(shift)를 제공하는 장치에 관한 것이다.

위상 고정 루프(PLL)는 주파수와 위상을 갖는 발진신호를 기준신호로 발생시키는 신호 처리 시스템에 사용된다. 일반적으로, PLL에 의해 제공된 시노의 위상을 기준 신호의 위상과 동일하다. 그러나, 기준신호에 고정된 신호를 PLL에 제공할 필요가 있으나 기준신호에 대해 소정의 위상각 차(오프셋)을 갖는 신호를 적용할 필요가 있다.

그와같은 것은 NTSC 칼라 텔레비젼 수상기의 칼라 정보 신호 처러장치에 적용된다.

NTSC 합성 비디오 신호는 넓은 대역폭의 휘도신호(예를들어, 4.2MHz)와 좁은 대역폭의 색도신호(예를 들어, 1.2MHz)의 조합이다. 색도신호는 억압된 칼라 서브 캐리어 신호를 변조하는 두개의 직각 위상 관련 색차신호, I, Q 신호로 이루어져 있다.

칼라 신호 처리에 필요한 단계는 합성 비디오 신호로부터 칼라 정보 신호를 분리시키는 것이다. 종래의 디지탈 텔레비젼 수상기에 있어서, 합성 비디오 신호는 칼라 서브캐리어 주파수(color subcarrier frequency)의 4배 즉 4fsc로 샘플링되며, 샘플링된 신호는 휘도성분과 색도성분으로 분리되도륵 필터링된다. 샘플링 클럭의 위상 및 주파수가 적당히 배열될때, 이와같은 방법에 의해 얻어진 색도 샘플은 I 및 Q색차(color fifference)신호 샘플이 번갈아 발생한다(즉,+I,+Q,,-I,-Q,+1.... 여기에서 부호는 샘플위상을 나타내는 것으로 반드시 샘플극성을 나타내는 것이 아니다) 이들 색도 샘플은 디멀티플렉서(demultiplexer)에 의해 I 및 Q 색차신호 샘플의 순서로 분리된다.

샘플링 클럭의 위상 및 주파수는 바람직하게 색차신호에 의해 전송된 칼라 정보를 적당히 재생하기 위해 좁은 허용공차내로 유지된다. 종래의 디지탈 텔레비젼 신호 처리장치는 샘플링 클럭을 합성 비디오 신호의 칼라 동기 버스트 성분에 동기시킨다. 상기 성분은 비디오 정보를 포함하는 합성 비디오 신호의 각 수평 라인의 버스트 간격에 포함된 색도 서브캐리어의 8 내지 11개의 사이클이다. 그러나, NTSC 표준에서, 버스트 신호의 위상을 샘플링 클럭의 위상과 33' 차이가 있으며, 이는 I 및 Q 색차신호를 재생하는데 바람직하다.

샘플링 클럭을 버스트 신호와 다른 위상에서 동기화시키는 여러가지 방법이 제안되었다. 한가지 방법은 공개된 유럽특허 제0,071,506호의 제목＂샘플링된 신호내의 위상 에러 보정용 디지탈 방법과 장치 및 응용＂에 언급되어 있다. 상기 출원에 언급된 장치는 합성 비디오 신호로부터 위상 시프트된 색도정보를 얻기 위해 대역통과필터 및 위상 시프터 모두를 사용한다.

제2방법은 공개된 유럽특허 제0,674,597호의 제목 ＂디지탈 신호 처리 시스템의 시스템 클럭의 위상을 디지탈 제어하기 위한 방법 및＂에 언급되어 있다. 언급된 시스템에는 버스트 샘플이 제로-교차 위상 검출기에 인가되기 전에 버스트 샘플로부터 기준치를 감하는 위상 고정 루프를 포함한다. 위상 검출기는 전압 제어 발진기(VCO)의 주파수를 조정하기 위해 사용되는 제어신호를 발생하기 위해 각 버스트 사이클로부터 제로-교차 샘플의 크기를 축적한다. 시스템이 안정될때, VCO에 의해 제공된 신호의 주파수 및 위상은 제로-값의 제어신호를 발생하는 값으로 유지된다. 된다 이와같은 신호는 기준 위상각만큼 버스트 신호와 위상차기 난다.

이와같은 시스템의 정확도는 버스트 샘플로부터 감해진 값의 정확도에 의존한다. 이 값은 버스트 샘플의 크기의 함수이고, 따라서, 신호 강도내의 변화 및 잡음에 민감하다.

버스트 진폭의 변화에 덜 민감한 세번째의 위상 고정 시스템은 미합중국 특허원 제4,291,332호의 제목＂위상 고절 회로＂에 언급되어 있다. 상기 시스템은 각 버스트 사이클내의 선택 샘플을 축적시키므로써 샘플 클럭 및 버스신호 사이의 사인, 코사인의 위상차를 계산한다. 위상각의 코사인에 대응하는 샘플은 기준각의 탄젠트와 동일한 기준값이 곱해진다. 승산기에 의해 발생된 값은 축적된 코싸인 샘플로부터 감산되어 VCO에 대한 제어신호를 발생한다. VCO는 클럭신호 -VCO 출력신호로부터 유도된-및 버스트 신호가 기준각과 동일한 위상차를 가질때 안정된다. 이와같은 방법은 버스트 파형상의 두점의 관련 진폭에 의존하며, 전 버스트 간격에 걸쳐 상기 점의 샘플을 축적하여 VCO 제어신호를 발생한다. 결과적으로, 위상 고정 시스템은 버스트 샘플내의 변화에 무관하다.

비록 상기 위상 제어의 세번째 방법이 버스트 신호의 진폭내의 변화에 덜 민감하다해도, 복잡한 산술소자 를 사용하기 때문에 제2방법보다 구성하는데 가격이 비싸게 된다.

본 발명은 입력단자에 인가된 기준신호로부터 대역성분의 스프리어스 아웃을 제거하여 기준신호에 대한 선정된 위상관계를 갖는 출력단자에 신호를 제공하는 위상 고정 루프 시스템이다. 필터에 의해 제공된 신호는 VCO에 대한 제어신호를 발생하는 위상 검출기에 인가된다. VCO에 의해 제공된 신호는 기준신호가 샘플되는 위상각을 결정한다. 이하, 도면을 참조하여 본 발명을 상세히 설명할 것이다.

제1도에서, 종래 텔레비젼 수상기의 튜너, 중간 주파수 증폭기 및 비디오 검출기를 포함하는 합성 비디오 신호원(10)은, 베이스 밴드 아나로고 합성 비디오 신호를 동기 분리기(12)와 아나로그-디지탈 변환기(ADC)(14)에 인가한다. 동기분리기(12)는 수평 동기화 펄스를 아나로그 합성 비디오 신호로부터 분리시켜, 버스트 게이트 신호(BG)를 발생시키는 종래의 회로일 수 있다. 분리기(12)에 의해 제공된 수평 동기화 신호(H SYNC)는 각 수평 동기 펄스 기간에는 논리 1인 상태이고 다른 기간에는 논리 0인 상태이다. 버스트 게이트 신호(BG)는 버스트 신호의 완전한 4주기의 각 수평선 버스트 간격동안 논리 1인 상태이고 다른 때에는 논리 0인 상태이다. 이러한 신호들은 다음에 설명될 위상 고정 루프 회로에 사용된다.

타이밍 프로세서(34)로부터의 fsc 클럭신호의 제어하에, ADC(14)는 아나로그 합성 비디오 신호를 샘플하여, 아나로그 신호 샘플을 나타내는 디지탈 신호 샘플을 발생시킨다. ADC(14)는 예를들어 7비트 디지탈 샘플을 제공하는 종래의 플래시 ADC(flaxh ADC)일 수 있다. 상기 샘플들은 비디오 시그널 프로세서(16)에 인가된다. 비디오 시그널 프로세서(16)은 합성 비디오 샘플로부터, 휘도성분과 색차 신호 성분 Q 및 I 를 분리하여, 상기 성분들을 디스플레이 장치(18)에 인가되는 기본색 신호 R, G 및 B로 처리한다. 비디오 시그널 프로세서(16)는 4fsc인 클럭신호 I 플럭과 Q 클럭에 의해 제어된다. 상기 신호들은 타이밍 프로세서(34)에 의해 제공되며, 상기 처리기는 위상 고정 루프(PLL)에 의해 합성 비디오 신호의 색버스트 기준성분에 동기화된다.

ADC의 합성 비디오 샘플은 대역통과 필터(20)에 인가된다. 대역통과 필터(20)는 합성 비디오 샘플에서고, 저주파수의 잡음성분을 제거하며, 입력단으로 인가된 버스트 샘플에 대해 33 위상 편이된 샘플을 그의 출력단에서 제공한다.

제2도는 본 발명의 실시예 적합하게 이용할 수 있는 대역통과 필터의 구조를 도시한 블럭선도이다. 제2도에 도시된 필터는 출력 가중 FIR 필터이다. 입력 샘플들은 캐스케이드 접속된 지연소자(210,212 및 214)에 인가되며, 각각의 상기 지연장치들은 샘플들을 4fsc 클럭신호의 한 주기로 지연시킨다. 지연소자(210, 212 및 214)의 각 출력단과 필터의 입력단에서 이용가능한 샘플들은 샘플 스케일러(sample scaler : 216, 218,220 및 222)에 각각 인가된다. 샘플 스케일러(216)는 필터의 입력단에 인가될 샘플을 스케일 인자 α1 의 비율로 증배시키며 스캐일러(218,220 및 222)는 각 지연소자(210,212 및 214)에 의해 제공된 샘프을 스케일 인자 α2, α3 및 α4로 증배시킨다. 샘플 스케일러로부터 기증된 샘플들은 여파된 출력신호를 발생시키는 가산기(224)에 의해 합산된다.

본 발명의 실시예에서 사용된 스케일 인자 1 내지 α4에 대한 값이 표 1에 기재되어 있다. 각 스케일 인자에 대해 두개의 값이 주어지며, 그 하나는 인자의 최적치를 나타내며 다른 하나는 단순화된 이동-가산 승산기를 이용하여 실현될 수 있는 근사치를 나타낸다.

[표 1]

가증인자(α1 내지 α4)은 필터를 비대칭 출력가중 FIR 필터로서 구성시킨다. 이와같은 구성을 갖는 필터는 fsc와 실제적으로 같은 주파수를 갖는 샘플 성분을 통과시키며 상기 주파수 신호 fsc와 실제적으로 같은 주파수를 갖는 샘플 성분을 통과시키며 상기 주파수 신호 fsc의 위상을 33°편이시킨다.

필터(20)의 출력 샘플은 승산기(21)에 인가된다. 승산기(21)는 자동 이득 제어(AGC) 검출기(26)에 의해 결정된 인자만큼 여파된 샘플들을 증배시킨다. AGC 검출기(26)와 승산기(21)는 선정된 값의 범위내로 버스트 신호의 피크 진폭을 유지시킨다.

AGC 검축기(26)는 제4도를 참조하여 다음에 기술된다. 승산기(21)는 종래의 8 비트 x 8비트의 승산기일 수도 있다.

승산기(21)는 가중되고 여파된 샘플들을 버스트 분리기(22)에 인가한다. 본 발명의 실시예애 있어서, SYNC 분리기(12)로부터의 버스트 게이트 신호(BG)의 제어하에, 버스트 분리기(22)는 여파된 샘플들의 각 라인으로부터 버스트 신호의 4주기를 나타내는 샘플들을 추출한다.

버스트 분리기(22)로부터 여파되고, 위상이 편이되고, 가중된 샘플들은 위상 검출기(24)에 인가된다. 본 발명의 실시예에서 사용된 대역통과 필터(20)는 NTSC 버스트 신호의 위상을 33' 편이시키므로, 처리되지 않은 버스트 신오의 R-Y 위상에서 발생된 영교차점은, 위상 편이된 버스트 신호의 1 위상에서 발생한다.

위상 검출기(24)는 위상 에러 신호를 발생하기 위해 버스트 신오의 I 위상 샘플(즉,ICLK 펄스의 전연(leading edge)부와 일치하여 발생하는)의 크기를 평균한다. 상기 위상 에러 신호는 타이핑 프로세서(34)에 의해 제공된 클럭신호를 위상편이 버스트 신호에 교정시키는데 사용된다. 결과적으로 타이밍 프로세서 (34)는 비여파된 합성 비디오 신호의 I 및 Q 위상과 정렬된 클럭신호를 발생한다.

제3도는 본 발명에 사용하기 적합한 위상 검출기의 블럭선도를 도시한 것이다. 분리기(22)로부터의 디지탈 샘플은 선택적인 보상 회로(310)에 인가된다. 회로(310)는 단극성의 버스트 샘플을 래치(314)에 제공하기 위헤 선택된 샘플의 극성을 변화시킨다. 셈플들은 AND 게이트(312)에 의해 래치에 인가된 클럭펄스의 전연에서 래치(314)내로 로드된다. 게이트(317)에 의해 제공된 클럭신호는 I로 클럭신호, ICL과 버스트 게이트 신호 BG의 AND논리에 의한 것이며, 상기 각각의 신호는 타이밍 처리기(34) 및 등기 분리기(12)에 의해 제공된다. 래치(314)에 저장된 코드워드는 I 색차 신호의 위상각어서 취해져 섹 버스트 영교차점과 대응하도록 필터(20)를 통해 편이된 버스트 신호의 샘플이다.

상기 샘플들은 가산기(316) 및 래치(320)을 포함하는 축적기에 인가된다. 가간기(316)는 래치(314)에 의해 제공된 7 비트의 샘플과 래치(327)에 의해 제공된 11 비트의 샘플을 가산한다. 가산기(316)에 의해 발생된 샘플들은 지연장치(318)에 의해 래치(320)에 제공된 클럭펄스의 전연과 일치하여 래치(320)에 저장된다.

지연장치(318)는 가산기(316)를 통한 처리시간을 보상하기 위해 AND 게이트(312)로부터 클럭신호를 지연 시킨다. 래치(320)에 저장된 샘플들은 다음에서 설명하는 바와같이 8혹은 16버스트 샘플의 축적된 합계를 나타낸다. 샘플을 정확히 보존하고 오버플로우 에러를 방지하기 위해 샘플들은 11 비트의 값으로 저장된다.

축적된 샘플들은 래치(372)에 인가된 클럭신호의 전연에서 래치(320)로부터 래치(322)로 전송된다. 상기 클럭신호는 수평 SYNC 신호, H SYNC로부터 발생된다. H SYNC는 분주기(324)에 인가되며, 멀티플렉서(326)의 제1데이타 입력단자에 인가된다. 통상적으로 두개의 회로로 분리되는 주파수 분배기(324)는 수평 라인 주파수의 지점에서 신호를 AND 게이트(325)의 제1입력단자에 제공한다. H SYNC 신호는 AND 게이트(325)의 제2입력단자에 인가된다. AND 게이트(325)는 두개의 수평 라인 주기와 같은 주기를 가지며, 펄스폭이 수평 동기 펄스의 펄스폭과 같은 신호를 발생한다. 상기 신호는 멀티플랙서(326)의 제2데이타 입력단자에 인가된다. 멀티플랙서(326)에 대한 제어신호 LF는 PLL어 버스트 주파수에 고정될때까지 논리 0인 상태이고, 그후, 논리 1인 상태로 스위치된다. 멀티플렉서(326)는 LF가 논리 0인 상태일때는 H SYNC를 클럭신호로서 래치(322)에 인가시키고 LF가 논리 1인 상태일때는 AND 게이트(325)로부터의 신호를 래치(322)에 인가시키도록 구성된다. 결과적으로, PLL이 고정된때 래치(322)로 이송된 샘플들은 8개의 영교차 버스트(즉 하나의 버스트 간격내에서의 4 주기의 영교차 샘플들)의 축적된 합을 나타낸다. 그러나 PLL이 버스트 신호에 고정된후, 래치(320)에서 래치(322)로 이송된 샘플들은 16개 샘플들(즉,두개의 연속된 버스트 간격의 각 4주기로부터의 영교차 샘플들)의 축적된 합을 나타낸다. 래치(322)는 신호 LF의 제어하에서 샘플치를 8 혹은 16으로 분할하는 분배기에 상기 샘플들을 인가한다. 분배기(330)는 LF가 논리0인 상태일때는 11 비트 샘플을 3 비트색 하위 비트 위치로 편이하고, LF가 논리 1인 상태일때는 4비트씩 하위 비트 위치로 편이시키는 통상적인 프로그램 가능한 비트 시프터(편이기)일 수 있다. 신호 LF를 발생시키는 회로가 제1도를 참조하여 다음에 기술된다.

위상 검출기의 작용을 이해하기 위해, 위상 검출기에 의해 발생된 신호는 VCO에 의해 발생된 위상과 주파수를 칼라 버스트 기준신호에 정합시키기 위해 VCO를 제어한다고 가정한다. 미약한 신호에 대해, 색버스트 신호의 진폭은 51RE 피크-피크만큼 낮은 반면에 ADC에 의해 조정되어야 하는 신호의 범위는 140 IRE이다. 상기의 미약한 신호 버스트 샘플이 7 비트 ADC에 의해 숫자화될때, 양자화 에러는 피크-피크값의 거의 11퍼센트이다. 결과적으로, 상기 기술된 바와 비슷하지만, 한 라인의 샘플만을 처리할 수 있는 위상 검출기는 10°이하의 위상 정확도를 성취할 수 없다. 10°보다 작은 위상의 정확도를 얻지 못하겠지만, 샘플의 단일 라인 처리는 가능할 것이다. 부가적으로, VCC에 의해 발생된 위상은 버스트 위상 주위를 10°지터 (jitter)한다.

상기 현상의 발생을 이해하기 위해 수평 라인당 10°의 위상 에러로 PLL 이 버스트 신호에 고정되어 있다고 가정한다. 만일 특정 라인의 위상 에러가 10°이면, ADC의 양자화 에러는 위상 검출기의 에러 검출을 방해할지도 모르며 암런 정정신호도 발생되지 못할 것이다. 결과적으로, 차순의 순차 라인상의 위상 에러는 20°일 것이다. 위상 검출기는 상기 에러를 검출하고 라인당 20'의 위상 에러에 적절한 정정신호를 발생한다. 상기 정정신호는 라인당 +10°에서 -10°의 범위에서 VCO에 의해 제공된 신호의 위상 에러를 변화시킨다. 라인당 10°의 위상 에러와 -10°의 위상 에러사이에서, 연속될 수 있는 단일 라인으로부터 지터까지의 샘플들을 평균하는 위상 검출기를 이용하는 PLL은 증명될 수 있다.

PLL 시스템에 있어서 단일 라인의 샘플을 이용하는 명백한 위상 고정이 이루어진다 할지라도, 위상 검출기는 두개의 연속되는 라인의 샘플을 평균하기 위해 스위치된다. 상기 기술된 한 예에서 10°의 위상 에러를 갖는 라인의 제로값 샘플들은 20' 위상 에러를 갖는 라인의 샘플들과 평균된다.

상기 평균은 PLL에 의해 제공된 신호의 위상을 정확하게 정정하며 라인 위상 편이당 적절한 10°의 정정값을 발생한다. 5°보다 작은 위상 정밀도가 7비트 ADC에 의해 제공된 샘플의 두 라인을 평균함으로서 얻어질 수 있다는 것이 보여질 수 있다.

본 발명의 실시가 평균하는 샘플들의 하나 및 라인 사이에서 스위치한다 할지라도 더욱 정확한 고정을 달성하기 위해서는 샘플들의 더 많은 라인들이 역시 평균되어야 한다는 것이 고려된다. 그러나 단일 라인으로 부터 샘플들은 평균하기 위해서는 초기의 고정된 상태에 도달하는 것이 바람직하다. 이러한 것은 큰위상 에러의 정정을 용이하게 한다(즉, 라인당 45°보다 크게 하는 것).

다시 제1도를 참조하면 위상 검출기(24)는 수평라인율에서 위상 에러 샘플을 통과 필터(28)에 제공된다.

적분기를 포함할 수 있는 저역 통과 필터(28)는 위상 검출기(24)가 제공한 위상 에러 신호의 축적된 합에 비례한 신호를 통과시킨다. 필터(28)는 상기 신호를 디지탈 아니로그 변환기(DAC) (30)에 인가한다. DAC(30)은 디지탈 신호를, VCO에 의해 제공된 신호의 주파수를 제어하기 위해 VCO(32)에 인가된,아나로그 포텐셜로 변화시킨다. VCO(32)는 압전결정에 의해 정해진 자주 주파수를 가질 수 있는 통상적인 전압제어 오실레이터일 것이다. 바람직하게는, 결정의 공진 주파수는 적합한 주파수에서 PLL이 빠르게 고정하는 것을 보장하도록 4fsc에 근접한다(예를들어 14.318MHz)의 NTSC에서 2MHz 이내).

VCO(32)는 사인파 4fsc 신호를 타이밍 프로세서(34)에 인가한다. 처리기(34)는 사인파 입력 신호로부터 구형파 4fsc 클럭신호를 발생시키는 회로와 2fsx에서 각각의 ICLK 및 QCLK 신호와 관련된 직각 위상을 발생하는 회로를 포함할 것이다. 처리기(34)의 세부도는 본 발명의 일부로 간주되지 않았으므로 도시되지 않았다. 처리기(34)는 널리 공지된 기술에 의해, 통상적인 부품으로 제작가능할 것이다.

상술된 바와같이, 위상 검출기(24)는 2개 모드 사이에서 스위치한다. 첫번째 모드는 각 버스트 간격으로 부터의 샘플들을 각각 평균하며, 버스트 주파수를 위해 거친 로크를 얻는데 상기 결과를 사용한다. 두번째 모드는 두개 또는 그 이상의 연속 버스트 간격으로 부터의 샘플들을 평균하며, 첫번째 모드에서 얻어진 거친 로크의 정확성을 향상시키는데 상기 결과를 사용한다. 신호 LF는 두 모드사이의 스위칭을 제어한다. 본 실시예는 미세한 로크를 얻기 위해 2개 연속 버스트 간격을 사용하는 2번째 모드를 설명할지라도 하나 또는 그 이상 수평선에 의해 분리된 두개 또는 그 이상 버스트 간격으로부터의 샘플이 사용될 수 있다는 것은 예기된 것이다. 근접하지 않은 라인의 샘플이 사용될때 분할기(330)는 축적된 샘플수는 물론 버스트 간격을 분리하는 수평선 수의 한 함수인 값만큼 나뉘어지도록 바뀌어야 한다.

위상 검출기(24)는 축적된 영-교차 샘플을 신호 LF을 산출하는 비교기(38)의 한 입력단에 적용시킨다.

기준 소스(36)는 비교기(38)의 두번째 입력에 어떤 값을 제공한다. 소스(36)에 의해 인가된 값은 PLL이 버스트 신호를 위한 거친 로크를 얻었을때 위상 검출기에 의해 발생된 값을 나타낸다. 비교기(38)의 출력신호 LF는 소스(36)에 의해 인가된 값이 위상 검출기(24)에 의해 인가된 값보다 적을때 0의 논리 상태에 있고, 그렇지 않으면 1의 논리상태에 있다. 따라서, LF는 PLL이 거친 로크를 얻을 때까지 0인 논리 상태에 있어 위상 검출기(24)에 의해 인가된 값이 버스트 신호와 PLL이 더이상 동시화되지 않음을 지시할 때까지 1인 논리 상태에 있다.

합성 비디오 신호중에 버스트 신호 성분의 위상은 방송신호 소스 변화에 대응하여 빠르게 변화할 수 있다. 예로, 두 프로그램 사이의 변화는 합성 바디오 신호중에 버스트 성분의 위상 변화 결과가 될 수 있다.

버스트 신호의 위상이 재생영상내의 색조를 결정하기 때문에, PLL이 버스트 신호내의 어떤 변화에도 빠르게 대응할 수 있는 것을 바람직하다. 상기 목적을 위해 본 PLL 시스템은 AGC 검출기(26) 및 승산기(21)을 가지고 이는 자동 이득 조절 장치를 포함하고 있다. 상기 AGC 시스템은 PLL 시스뎀을 위한 바람직한 일시적 응답 특성을 유지한다.

AGC(26) Q 클럭신호와 일치하는 샘플로부터 이득조절신호를 발생시킨다. 위상이 이동됐을때 I클럭 신호와 일치하는 샘플은 버스트 사이클의 영-교차 샘플로 표시되고, 0클럭과 일치하는 샘플은 버스트 사이클의 최고점으로 표시된다. AGC(26)은 여과된 버스트 샘플의 크기를 줄이거나 늘리기 위해 승산기(26)에 인가되는 이득 조절 신호를 발생시키기 위하여 한개의 버스트 간격에 대해 상기 피크 샘플들을 평균한다.

제4도는 본 발명에 사용하기 적당한 AGC 검출기의 블록 선도이다. 위상 이동버스트 신호의 7비트 샘플은 절대값회로(410)에 인가된다. 회로(410)은 단극성 샘플을 래치(414)에 공급하기 위해 선택된 샘플의 극성을 변화시킨다. AND 게이트(412)에 의해 래치에 인가된 클럭 펄스의 앞족의 가장자리와 일치하여 샘플은 래치(414)에 저장된다. 게이트(412)에 의해 발생된 클럭신호는 Q 클럭신호와 버스트 게이트 신호의 논리적 AND 이다. PLL이 고정됐을때, 래치(414)에 저장된 코드워드는 위상 이동 버스트 신호의 피크 샘플에 해당된다. 상기 샘플들은 가산기(416) 및 래치(420)를 포함하는 축적기에 인가된다. 가산기(416)는 래치(414)에 의해 제공된 7비트 샘플과 래치(20)에 의해 제공된 축적 10비트 샘플을 합산한다. 가산기(416)에 의해 제공된 10비트 샘플은 AND 게이트(412)에 의해 지연장치(418)를 경유하여 래치(420)에 제공된 클럭 펄스의 앞가장자리와 일치하여 래치(420)에 지연된다. 지연장치(418)는 가산기(416)를 통과하는 처리시간과 같은 지연보상을 제공한다. 래치(420)에 저장된 샘플은 8개 버스트 샘플의 축적된 합을 나타낸다. 과잉 에러를 막고 정확한 샘플을 보존하기 위해 샘플들은 10비트 값으로 조장된다. 축적된 샘플중에 가장 중요한 7개 비트는 래치(422)의 클럭입력에 인가된 H SYNC 펄스의 앞 가장자리에서 래치(420)로부터 래치(422)에 전달된다. 래치(420)에 축적된 10-비트 샘플중에 중요한 7비트를 래치(422)가 포함하고 있기 때문에, 래치(422)은 위상 이동 버스트 신호의 파형 피크점에서 취해진 8개 샘플의 평균 크기를 가진다.

래치(422)는 상기 평균 샘플을 비교기(426) 및 (432)에 제공한다. 시스템(예로 22.31RE)에 의해 처리될 수 있는 최대 샘플 크기를 나타내는 기준값은 소스(428)에 의해 비교기(436)에 2번째 입력단에 인가된다.

래치(422)에 의해 제공된 샘플이 소스(428)의 기준값보다 크거나 또는 같을때 비교기(426)는 출력 1인 논리상태를 발생시킨다. 래치(422)의 값이 기준전압보다 적을때, 비교기(426)는 0인 논리신호를 발생시킨다. 비교기(426)는 상기 신호를 업/다운 카운터(430)의 카운트 다운 입력단 D에 공급한다.

PLL 시스템(16.51RE)에 의해 처리되는 최소 샘플 크기를 나타내는 기준값은 소스(434)에 의해 비교기(432)의 두번째 입력단에 인가된다. 래치(422)에 의해 샘플이 소스(434)의 기준값보다 적거나 또는 같을때 비교기(432)는 출력 1인 논리 신호를 발생시켜, 반면에 래치(422)의 같이 기준값보다 클때는 비교기(432)는 출력 0인 논리신호를 발생시킨다. 비교기(432)는 상기 신호를 업/다운 카운터(430)의 카운트-업 입력단 U에 공급한다. 펄스신호 H SYNC는 지연장치(424)를 경유해 카운터(430)의 클럭 입력에 인가되며 지연장치(424)로부터 지연된 H SYNC 펄스 또한 래치(420)의 리셋 입력단에 인가된다. 지연장치(424)는 래치(420)에서 래치(422)까지 전달시간과 같은 지연 보상을 발생시키며 비교기(426) 및 (432)을 통해 초래되는 지연 처리를 위해 대비한다. 카운터(430)는 그것의 동작설명을 간단히 하기 위해 카운트-업과 카운트-다운 입력을 분리시킨 것으로 도시되어 있다. 이런 종류의 카운터는 모드 콘트롤을 가진 제74191호 동기 업/다운 카운터 같은 재래식 논리 장치 및 재래식 카운터를 사용하여 만들 수 있다.

카운터(430)에 의해 발생된 값은 카운터의 클럭 입력에 인가된 펄스의 앞 가장자리와 일치하여 증가되거나 또는 감소된다. 카운트-업 신호가 1인 논리 상태에 있을때 카운터에 의해 발생된 값은 각 수평 동기 펄스에 따라 1씩 증가한다.

유사하게, 카운트-업 신호가 0인 논리상태에 있을때, 지연된 HSYNC 펄스의 각각은 카운터에 의해 발생된 값을 1씩 감소시킨다.

카운터(430)은 주소로서 상기 값을 ROM(436)에 공급한다. ROM(436)은 카운터(430)의 카운트 출력값을 승산기(21)에 인가되는 적당한 이득율로 해석한다. 표 ll는 카운터값, ROM 어드레스와 이득율 사이의 응답을 보여준다.

[표 2]

이득율이 카운터가 0에서 증가함에 따라 1.125율로 증가하는 것은 중요하다.

AGC 회로의 동작을 이해하기 위해 카운터값이 0이고, 버스트 신호의 피크폭이 51RE라 가정하면, 기준값 소스 488 및 434에 의해 발생된 값은 각각 22.31RE와 16.51RE이 된다. AGC 검출기와 위상 검출기 사이의 상호 작용에 대한 혼동을 피하기 위해, 버스트 신호의 피크 샘플이 QCLK 펄스의 앞가장자리와 일치해 나타난다고 가정하면, 0교차 샘플은 ICLK펄스의 앞 가장자리와 일치해 나타난다.

카운터 값이 0이기 때문에 초기 이득율은 1이고 비교기(432)에 인가된 샘플 버스트 폭은 51RE가 된다.

상기 값이 소스(434)에 의해 비교기에 인가된 최소 기준값 보다 적기때문에, 비교기는 1인 논리 신호를 카운터(430)의 카운트-업 입력단에 공급한다. 카운터의 값을 1까지 증가시키면 승간기(21)에 인가된 이득율은 1.125가 된다. 상기 방식으로 이득율은 차기 10연속 버스트 주기를 넘어 3.653까지 증가한다. 이득율이 3.653일때 비포기(432)에 인가된 버스트 피크 샘플의 값은 18.2651RE이 된다. 상기 값은 소스(434)에 의해 비프기(432)에 인가된 최소값 16.51RE 보다 크다. 결과적으로 비교기(432)는 0인 논리신호를 카운더(430)에 공급한다. 카운터(430)에 의해 ROM(436)에 인가된 값은 3으로 묶여 있고 승산기(21)에 인가된 이득율은 3.653에 묶여 있다. 키운터에 의해 발생된 초기값은 버스트 신호의 공칭 201RE 피크폭의 -l8dB 내에 버스트 신호가 있는 한 중요하지 않음이 주지된다. 각 소스(434 및 428)의 최대 최소 기준값에 의해 정의된 값의 범위내에서 평균 버스트폭이 놓이는 값까지 카운터는 증가하거나 감소한다.

PLL에 의해 발생한 버스트 신호와 클럭 신호의 초기 위상차는 상기에에서 0으로 가정됐다. 그러나, 본 실시예의 AGC 회로는 위상차가 0이 아닐때 잘 동작하며, 루프내에 AGC 회로가 없으면 PLL이 보다 빠르게 로크시킨다.

위상 이동 버스트 신호의 피크가 Q 클럭 펄스와 일치하여 나타나지 않을때, AGC 검출기(26)에 의해 발생된 평균 피크값은 버스트의 실제피크치보다 작다. 또한, 45' 보다 큰 위상 에러에 대해, Q 버스트 샘플의 평균값은 I샘플의 평균값보다 작게될 것이다. 이와같은 상황에서, AGC 검출기(26)는 검출기(26)에 인가된 버스트 신호의 평균 실제피크치보다 더 큰 이득 인수를 승산기(21)에 인가시킬 것이다. 승산기(21)는 위상 에러 신호를 발생하기 위하여 위상 검출기(24)에 의해 평균화된 샘플을 포함하는 상기 이득 인수에 의해 모든 버스트 샘플을 가중시킨다. I 샘플의 크기가 증가될때, 위상 검출기(24)에 의해 제공된 위상 에러신호의 진폭이 증가되어 VCO에 의해 제공된 신호의 주파수가 I샘플의 크기가 증가되지 않는 경우보다 더 빨리 증가되도륵 한다. VCO에 의해 제공된 신호의 주파수가 버스트 주파수의 한 고조파에 접근함에 따라 Q 샘플의 값은 버스트 신호의 피크치에 접근하며 AGC 검출기(26)에 의해 발생된 이득인수는 감소하여 그의 적당치에 접근한다. 이득인수가 감소되어 PLL이 고정된 상태로 접근할때, 1 샘플의 크기가 그들로부터 발생된 위상 에러 신호가 감소되며, VCO에 의해 제공된 신호 주파수가 변하는 속도가 느려진다.

VCO에 의해 제공된 신호의 주파수가 변화되는 속도는 VCO와 버스트 신호에 의해 제공된 신호의 각 사이클간의 위상 에러의 평균치에 비례한다. 결과적으로, 루프가 고정상태로 접근하는 속도는 AGC 회로가 없는 PLL 또는 제로교차 및 피크샘플 모두의 값을 기초로 한 이득인자를 결정하는 AGC를 갖는 PLL보다 더 높다.

Claims (8)

1. 선정된 주파수와 위상의 성분을 갖는 기준 신호원(10,14)을 포함하는 전자 신호 처리 시스템내의 위상 고정 루프 회로에 있어서, 상기 기준신호에 대한 선정된 위상관계를 갖는 신호를 제공하기 위해 상기 선정된 주파수에서의 성분에 대한 불필요한 주파수를 갖는 상기 기준신호의 성분을 감쇠시키고, 상기 기준신호의 위상을 이동시키기 위해 상기 신호원에 결합된 신호 필터링 수단(20)과, 제어 입력단자를 구비하여 발진 신호를 발생시키며, 상기 제어 입력단자에 인가된 신호에 응답하여 상기 발진신호의 주파수를 변화시키는 수단(32,34)과, 상기 필터링 수단에 의해 제공된 신호와 상기 발진 신호 사이의 위상차를 나타내는 정정신호를 발생하기 위해 상기 필터링 수단과 상기 신호 발생수단에 결합된 위상 검출수단(24,28)과, 상기 신호 발생 수단의 제어 입력단자에 상기 정정신호를 결합하기 위한 수단(30)으로 이루어진 PLL회로.
2. 제1항에 있어서, 상기 신호원이 상기 기준신호를 나타내는 디지탈 샘플을 제공하며, 상기 필터링 수단이 디지탈 필터로 이루어진 것을 특징으로 하는 PLL 회로.
3. 제2항에 있어서, 상기 필터링 수단이 비대칭직으로 가중된 FIR 필터(210,212,214,216,218,220,222,224)로 이루어진 것을 특징으로 하는 PLL 회로.
4. 제3항에 있어서, 상기 필터링 수단이 4개의 탭출력(tap output)을 갖는 가중된 FIR 필터(210,212,214,216,218,220,222,224)로 이루어지며, 상기 4개의 탭이 지연을 증가시키는 순으로 각각 0.303, -1. 9686, -0.303, 1.9686으로 가중되는 것을 특징으로 하는 PLL 회로.
5. 제3항에 있어서, 상기 필터링 수단이 4개의 탭출력을 갖는 가중된 FIR 필터(210,212,214,216.218, 220,222,224)로 이루어지며, 상기 4개의 탭이 지연을 증가시키는 순으로 각가 0.3125, -2.03125, -0.3125, 2.03125로 가중되는 것을 특징으로 하는 PLL회로.
6. 제1항에 있어서, 상기 신호 발생 수단이 상기 필터링 수단에 의해 제공된 신호에 거의 비례하는 주파수를 갖는 클럭킹 신호를 제공하기 위한 수단을 포함하며, 상기 위상 검출 수단이 상기 클럭킹 신호와 상기 필터링 수단에 의해 샘플된 디지탈 신호에 응답하여 상기 클럭킹 신호에 의해 결정된 순간에서 상기 필터링 수단에 의해 제공된 디지탈 샘플의 크기를 나타내는 정정신호(correction signal)를 발생하는 것을 특징으로 하는 PLL 회로.
7. 제6항에 있어서, 상기 위상 검출 수단이 상기 클럭킹 신호에 의해 결정된 상기 기준신호의 제로교차점에 거의 대응하는 순간에서 발생하는 상기 필터링 수단에 의해 제공된 샘플의 크기의 합을 발생하는 것을 특징으로 하는 PLL 회로.
8. 제1항에 있어서, 상기 기준신호는 합성 비디오 신호의 칼라 버스트 신호 성분을 포함하고, 상기 필터링 수단이 상기 버스트 신호성분의 위상을 33°변화시키는 것을 특징으로 하는 PLL 회로.

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