KR0129532B1 - 클럭 신호 발생 시스템 - Google Patents

클럭 신호 발생 시스템

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KR0129532B1
KR0129532B1 KR1019880010213A KR880010213A KR0129532B1 KR 0129532 B1 KR0129532 B1 KR 0129532B1 KR 1019880010213 A KR1019880010213 A KR 1019880010213A KR 880010213 A KR880010213 A KR 880010213A KR 0129532 B1 KR0129532 B1 KR 0129532B1
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가즈오 후까자와
도시오 가네우찌
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글렌 에이취.브르스틀
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Abstract

텔레비젼 수상기는 라인 주파수의 N배의 주파수를 가지며 수평 라인 동기 신호에 위상이 고정되는 클럭 신호를 발생하는 위상 동기 루프(PLL)(226-232)를 포함한다. 이 PLL에 의해 생성된 상기 클럭 신호는 라인 주파수의 N+1배와 N-1배 사이에서 지터를 나타내기 쉬운 주파수를 갖는다. 클럭 신호의 주파수에서 이러한 지터현상을 보상하기 위해서, 위상 정렬 회로(236)는 PLL에 연결되어 위상을 각 수평구동 펄스의 발생에 따라 PLL에 의해 생성되는 수평 구동 신호로 클럭 신호의 위상을 정렬한다. 상기 PLL은 PLL의 위상 비교기에 인가된 수평 구동 신호를 지연시키는 지연 소자(234)를 포함할 수 도 있다. 이 지연 소자는 수평 구동 신호 및 클럭 신호의 발생에서 부여된 신호 처리 지연을 보상하기 위해서 수평 라인 동기 신호에 대해서 수평 구동 신호 및 라인 고정 클럭 신호의 위상을 효과적으로 앞서게 한다.

Description

클럭 신호 발생 시스템
제1도는 종래 기술의 통상적인 라인 고정 클럭 발생기의 블록도.
제2도는 본 발명의 실시예를 포함하는 텔레비젼 신호 처리 회로의 일부분의 블록도.
제3도는 제2도에서 도시된 신호 처리 회로에서 사용하기 적합한 위상 정렬 회로의 블록도.
제4a 내지 4i도는 제2 및 3도에서 도시된 회로의 동작을 설명하는데 유용한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
14 : 위상 비교기 210 : 복합 비디오 신호원
212 : 휘도/색도 분리 회로 222 : 필드 메모리
232, 242 : 주파수 분할기
본 발명은 실질적으로 지터가 없는(jitter-free) 클럭 신호를 발생하는 회로에 관한 것이다.
필드 또는 프레임 메모리, 예를 들면 프레임 빗형 필터(frame comb filter)를 포함하는 비디오 신호 처리 장치에 있어서, 처리된 비디오 신호의 수평 라인 동기 신호 성분에 위상이 고정된 샘플링 클럭 신호를 사용하는 것이 바람직하다. 라인 고정 샘플링 클럭 신호(line-locke sampling clock signal)가 사용될 때, 각 라인 구간에서의 샘플의 수, 따라서, 각 필드 구간에서의 샘플의 수는 필드에서 필드로 실질적으로 일정한 상태에 있다. 이 일관성은 비디오 신호의 연속하는 필드 또는 프레임으로부터의 대응하는 샘플이 처리를 위해 적절하게 정렬되는 것을 보장하는데 있어서 바람직하다.
전형적인 라인 고정 클럭 신호발생기는(US Patent No. 4,476,490 entitled Horizontal Scanning Frequency Multiplying Circuit)에서 설명된다. 이 클럭 신호 발생기는 수평 라인 주사 주파수(fH)의 N배인 NfH의 주파수를 가지는 신호를 발생하는 위상 동기 루프(phased locked loop; PLL)를 포함한다. 참조된 특허에서 사용된 PLL은 종래 기술로서 제1도에서 도시된다. 이 장치에서, 입력 복합 비디오 신호로부터 분리된 수평 라인 동기 신호(HORIZ SYNC)가 위상 비교기(14)의 한 입력 단자에 인가된다. 위상 비교기(14)의 다른 입력 단자는, 신호(HORIZ SYNC)와 실질적으로 동일한 주파수를 가지는 주파수 분할기(17)에 의해 제공된 신호를 수신하도록 결합된다. 상기 위상 비교기(14)는 자신의 입력 단자에 인가된 신호 간의 위상차에 비례하는 출력 신호를 발생한다. 위상 비교기(14)에 의해 제공된 신호는 PLL의 루프 필터인 저역 필터(low-pass filter; 15)에 인가된다. 상기 필터(15)는 분할기(17)에 의해 제공된 신호와 신호(HORIZ SYNC)간의 주파수 차에 비례하는 신호를 발생하는 위상차 신호 통합(integrating) 회로를 포함한다. 이 주파수 차 신호는 전압 제어 발진기(VCO)(16)의 제어 입력 단자에 인가된다. 실질적으로 NfH 와 동일한 자유 작동(free-running)주파수를 가지는 VCO(16)는 출력 클럭 신호(CK)를 발생한다. 상기 클럭 신호는 상기 루프를 완성하기 위해 주파수 분할기(17)의 입력 단자에 인가된다. VCO에 의해 발생된 신호(CK)는 수평 라인 동기 신호(HORIZ SYNC)의 주파수 변화를 추적하는 주파수의 변화를 나타낸다.
제1도에 도시된 PLL 장치에 의해 발생된 클럭 신호(CK)가 수평 라인 동기 신호로 위상이 고정될지라도, 신호(CK)의 주파수는 신호(HORIZ SYNC)의 주파수의 정확한 정수배가 아닐 수도 있다. 신호(HORIZ SYNC)의 주파수(fH)가 일정한 상태로 남아있다고 가정하면, 클럭 신호(CK)는 주파수 분할기(17)에 의해 제공되는 신호의 위상을 변화 시키지 않으면서 (N-1)fH 보다 약간 큰 값과 (N+1)fH 보다 약간 작은 값 사이의 주파수에서 변해도 된다. 신호(CK)의 주파수가 (N-1)fH와 같거나 작고 또는 (N+1)fH와 같거나 큰 경우, 회로(17)에 의해 제공된 신호의 위상은 변화할 것이며, 신호(CK)의 주파수 에러는 정정될 것이다.
(N-1)fH와 (N+1)fH 사이의 주파수 영역은 PLL에 의해 허용되는 지터(jitter)양을 결정한다. 예를 들면, 910fH(14.318.MHz) 사이의 공칭(norminal) 샘플링 주파수를 사용하는 NTSC 텔레비젼 수상기에 있어서, 클럭 신호는 909fH(14.302. MHz)와 911fH(14.334.MHz) 사이에서 변화할 것이고, 여전히 수평 라인 동기 신호에 위상 고정될 것이다. 지터 양이 각 수평 라인으로부터 발생된 샘플의 수를 변화시키지 못하지만, 한 라인의 수평 동기 펄스에 대한 상기 라인 상의 제1의 샘플의 타이밍에 관계하기 때문에 중요하게 된다. 상술한 NTSC 텔레비젼 수상기에 있어서, 클럭 신호의 지터로 인해, 소정의 라인 상의 제1의 샘플은 수평 동기 펄스의 정방향(positive-going)의 천이(transistion)후 70ns 내의 임의의 시점에서 택해질 것이다. 라인상의 초기 샘플의 타이밍의 이러한 변화는 상기 라인 상의 연속된 샘플에 또한 적용되며 따라서, 재생된 영상을 일그러 뜨릴 것이다.
이러한 타이밍 변화는 영상의 수직 또는 대각선에서 굴곡을 생기게 한다.
샘플링 클럭 신호를 발생시키는 회로가 클럭 신호에서 지터를 제거하기 위한 회로를 또한 포함한다면 유리할 것이다.
본 발명은 주파수의 변화를 보상하는 클럭 신호를 발생하는 장치에서 구체화 된다. 상기 장치는 제1의 기준 신호원 및 제2의 기준 신호원을 포함한다. 제1 및 제2의 기준 신호 각각은 선정된(predetermined) 주파수와 실질적으로 동일한 주파수를 갖는다. 제1의 기준 신호에 위상이 고정된 발진 신호를 발생하기 위한 상기 제1의 기준 신호원에 결합된 위상 동기 루프가 제공되는데, 상기 발진 신호는 N이 1보다 큰 정수일 때 선정된 주파수 갑에 N배인 공칭 주파수를 가지며, 선정된 최소 및 최대값 사이에서 바람직하지 않은 주파수 변화를 겪게된다. 상기 발진 신호의 바람직하지 않은 주파수 변화에 대해 보상된 클럭 신호를 발생하기 위해 신호 위상 정렬 회로가 위상 동기 루프에 결합된다. 상기 위상 정렬 회로는 상기 발진 신호에 응답해서 발진 신호에 대해서 상이한 M(1보다 큰 정수)개의 위상을 각각 나타내는 M개의 부가적 발진 신호를 발생하는 수단, 및 제2의 기준 신호에 응답해서 제2의 기준 신호의 천이와 거의 일치하는 천이를 갖는 클럭 신호로소 M개의 발진 신호 중의 하나를 연속적으로 선택하는 수단을 포함한다.
본 발명의 다른 실시예는 클럭 신호와 제2의 기준 신호를 제1의 기준 신호에 대해 위상이 앞서게 하는 지연 소자를 위상 동기 루프 내에 포함한다.
도면에서 넓은 화살표는 다중-비트의 병렬 디지털 신호를 전달하기 위한 버스를 나타내고 라인 화살표는 아날로그 신호 또는 단일-비트 디지털 신호를 전달하기 위한 접속을 나타낸다. 상기 장치의 처리 속도에 의존해서, 보상 지연이 신호경로의 어떤 부분에서 요구될 수 도 있다. 아날로그 및 디지털 신호 처리 회로의 디자인 기술 분야에서 능숙한 자는 특정 장치에 있어서 상기 지연을 필요로 하는 곳을 알 것이다.
제2도는 본 발명을 구체화하는 부분적으로는 아날로그 부분적으로는 디지탈인 텔레비젼 수상기의 일부를 도시하는 블록도이다. 제2도에서, 종래의 텔레비젼 수상기의 동조기, IF 증폭기 및 비디오 검출기를 포함하는 복합 비디오 신호원(210)은 NTSC 복합 비디오 신호를 휘도/색도(luminance/chrominance) 분리 회로(212)로 공급한다. 본 발명의 상기 실시예에서 사용된 분리 회로(212)는 복합 비디오 신호로부터 휘도 신호 성분(Y)및 색도-대역 신호 성분(chrominance-band signal component ; C)을 분리하기 위한 저역 통과 필터(도시되지 않았음) 및 대역 통과 필터(band-pass filter)(도시되지 않았음)을 포함한다. 분리된 색도-대역 신호(C)는 색도 신호 복조 회로(chrominance signal demodulation circuitary; 214)에 인가된다. 본 발명의 실시예에서, 두 개의 동기 복조기(synchronous demodulator)(도시되지 않음)를 포함하는 상기 회로(214)는 두 개의 색차 신호(color difference signals), 즉 I 및 Q를 제공하기 위해 신호(Q)를 복조한다. 휘도 신호(Y)는 색도 신호 복조 회로(214)를 통고하는 처리 지연을 보상하는 보상 지연 소자(215)에 인가되어, 색도 복조 회로(214)에 의해 발생되는 I 및 Q 색차 신호와 정렬되는 휘도 신호(Y')를 공급한다. 휘도 신호(Y')와 색차 신호(I 및 Q)는 각각의 아날로그-디지탈 변환기(ADC's)(216, 218 및 220)에 인가된다. ADC's(216, 218 및 220)는 샘플링 클럭 신호(CLKS)에 의해 결정된 순간에 각각의 신호(Y, I 및 Q)를 샘플한다. ADC's(216, 218 및 220)에 의해 제공된 디지탈 샘플은, 다른 비디오 신호 처리 회로(도시되지 않았음)로의 인가를 위해 지연된 샘플(Y, I' 및 Q')을 차례로 공급하는 필드 메모리(222)에 인가된다. 필드 메모리(222)를 사용하는 회로는 예를 들면, 필드 또는 프레임 빗형 필터, 재귀형 잡음 감소 장치(recursive noise reduction system) 또는 동결 필드 처리기(freeze field processor)를 포함할 수도 있다.
ADC's(216, 218 및 220)에 인가된 샘플링 클럭 신호(CLKS)는 라인-고정 클럭 신호, 즉 상기 신호원(210)에 의해 제공된 복합 비디오 신호의 수평 라인 동기 신호 성분에 위상이 고정된 클럭 신호이다. 상기 클럭 신호는 하기에 상술되는 회로에 의해 발생한다.
상기 신호원(210)에 의해 제공된 복합 비디오 신호는 종래의 동기 신호 분리 회로(synchronizing signal separation circuitary; 224)에 인가된다. 상기 회로 (224)는 복합 비디오 신호로부터 수평 라인 동기 신호 성분을 분리하고 상기 분리된 신호를 신호(HSYNC)로서 위상 비교기(226)의 한 입력 단자에 공급한다. 위상 비교기(226)의 다른 입력 단자는 신호(HSYNC)와 같은 공칭 주파수를 가지는 신호(HD')를 수신하도록 결합된다. 종래 디자인의 위상비교기(226)는 신호(HD') 및 신호(HSYNC) 사이의 순간 위상차에 비례하는 신호를 발생한다.
상기 위상차 신호는 신호(HD') 및 신호(HSYNC) 사이의 주파수 차이를 나타내는 신호를 발생하기 위해 시간에 대해 신호를 통합하는 루프 필터(228)에 인가된다. 루프 필터(228)에 의해 제공된 주파수 차 신호는 종래의 전압 제어 발진기(VCO)(230)의 제어 입력 단자에 인가된다. 본 발명의 상기 실시예에서 사용된 VCO(230)는 신호원(210)에 의해 제공된 복합 비디오 신호의 컬러 부반송파 신호 성분(color subcarrier signal component)의 주파수(fc')와 거의 같은 28.64.MHz의 자유 작동 주파수를 가진다. VCO(230)에 의해 제공된 신호(CLK)는 주파수 분할기(232)에 인가된다. 본 발명의 실시예에 있어서, 11비트 계수기(counter)를 포함하는 회로(232)는 수평 라인 동기신호(HSYNC)와 같은 공칭 주파수를 가지는 신호(HD)를 발생하기 위해 신호(CLK)의 주파수를 1820의 인자로 분할한다. 선정된 시간만큼 신호(HD)를 지연 시키며 위상 비교기(226)에 인가되는 신호(HD')를 발생하는 지연소자(234)로 신호(HD)가 인가된다.
상술한 바와 같이 위상 비교기(226) 및 루프 필터(228)는 신호(HD')가 신호(HSYNC)와 주파수 및 위상이 맞춰지도록 VCO(230)의 주파수 및 위상을 조정한다. 그러나 신호(HD')가 지연 소자(234)를 통해서 신호(HD)에 대해 지연되므로, 신호(HD)는 위상에 있어서 신호(HSYNC)에 앞선다. 바꾸어 말하면, 신호(HD)의 펄스는 지연 소자(234)에 의해 지연되는 시간만큼 신호(HSYNC)에 대응하는 펄스보다 앞서서 발생한다. 예를 들면, 만약 지연 소자(234)가 동기 신호 분리 회로(sync separator circuitry; 224)를 통과하는 처리 지연 시간과 거의 같은 시간만큼 신호(HD)를 지연시키면, 신호(HD)는 신호원(210)에 의해 제공된 복합 비디오 신호의 수평인 동기 신호 성분과 정렬될 것이다. 하기에 상술되는 바와 같이, 본 발명의 실시예에서 지연소자(234)에 의해 제공된 시간 지연의 양은 최종 수평 구동 신호(final horizontal drive signal ; HDF) 및 클럭 신호(CLKS)가 각각의 ADC's(216, 218 및 220)에 인가되는 휘도 신호(Y) 및 색차 신호(I 및 Q)의 수평 라인 동기 신호 성분과 선정된 위상 관계를 가지도록 선택된다.
위상이 앞선 구동 신호(HD) 및 클럭 신호(CLK)는 위상 정렬 회로(phased alignment circuitry ; 236)의 다른 입력 단자에 각각 인가된다. 본 발명의 상기 실시예에서 사용된 위상 정렬 회로는 제3도에서 도시된다.
제3도에서 28.64.MHz의 클럭 신호(CLK)는 지연 라인(310)의 입력 단자에 인가된다. 본 발명의 상기 실시예에서 사용된 지연 라인(310)은 직렬 접속된 31개의 일련의 버퍼 회로(D1내지 D31)이다. 지연 라인(310)에서 사용된 각각의 버퍼 회로는 신호(CLK)의 주기의 1/32배와 거의 같은 시간 지연을 제공한다. 지연 라인(310)은 32개의 출력 단자를 가지는데, 하나는 상기 일련의 버퍼 회로 중 제1의 버퍼 회로(D1)의 입력 단자에 접속되고, 나머지는 버퍼 회로(D1내지 D31) 각각의 출력 단자에 접속된다. 지연 라인(310)의 32개의 출력 단자는 위상 선택기(phase selector ; 312)의 상이한 32개의 입력 단자에 결합된다. 주파수 분할기(232)에 의해 제공된 신호(HD)는 위상 선택기(312)에 또한 결합된다. 위상 선택기(312)로서 사용하기 적합한 회로는 『U.S. Patent No. 3,911,368 entitled Phase Interpolating Apparatus and Method』에서 기술된다.
위상 선택기(312)는 지연 라인(310)의 32개의 출력 단자의 각각에 대응하는 32개의 출력 단자를 가진다. 동작시, 위상 선택기(312)는 신호(HD)의 천이를 지연 라인(310)에 의해 제공된 신호(CLK)의 32개 위상 각각의 천이와 비교하고, 클럭 신호의 어느 위상이 신호(HD)의 천이와 거의 일치하는 천이를 갖는지를 나타낸다. 상기 위상 정렬 회로는 상기 위상에 대응하는 논리 1의 신호를 출력 단자로 발생한다. 위상 선택기(312)의 31개의 출력단자는 논리 0의 출력 신호를 갖는다.
위상 선택기(312)의 32개의 출력 단자는 라인 선택 인코더(314)의 각각 상이한 입력 단자로 인가된다. 본 발명의 실시예에서 사용된 라인 선택 인코더(314)는 종래의 우선 순위 인코더(priority encoder)이다. 라인 선택인코더(314)에 의해 제공된 출력 신호는 논리 1의 값을 갖는 위상 선택기(312)의 출력 신호의 수를 이진 형식의 나타내는 5비트 신호이다.
라인 선택 인코더(314)의 출력 신호는 멀티플렉서(316)의 제어 입력 포트에 인가된다. 본 발명의 상기 실시예에서 사용된 멀티플렉서(316)는 각 입력 단자가 지연 라인(310)의 출력 단자 중의 각각 상이한 하나의 출력 단자에 결합된 32개의 신호 입력 단자를 갖는 통상적인 32 대 1의 멀티플렉서이다. 라인 선택 인코더(314)에 의해 제공된 제어 신호는 멀티플렉서(316)가 자신의 출력 신호로서 회로(312)에 의해 선택된 위상에 대응하는 신호(CLK)의 위상을 공급하게 한다. 멀티플렉서(316)의 출력 신호(CLK')는 위상 정렬 회로(236)의 출력 신호이다.
제2도를 참조하면, 신호(CLK')는 신호(CLK)의 주파수(즉, 910fH)의 절반인 주파수를 가지는 신호(CLK)를 발생하는 주파수 분할기(242)에 인가된다. 본 발명의 상기 실시예에서 사용된 주파수 분할기(242)는 통상적인 트리거형(trigger-type) 플립플롭이다. 상기 형태의 플립플롭은 신호(CLK')의 각 정방향 천이에 대해 논리 1과 논리 0사이의 상태를 변화시킨다. 주파수 분할기(242)의 상태는 주파수 분할기(232)에 의해 제공된 신호(HD)로부터 유도된 펄스 신호에 의해 각 수평 라인의 개시에서 설정된다. 펄스 신호를 발생하기 위해, 신호(HD)는 위상 정렬 회로(236)를 통과하는 처리 시간을 보상해서 최종 수평 구동 신호(HDF)를 발생하는 지연 소자(238)에 인가된다. 신호(HDF)는 주파수 분할기(242)에 인가되는 펄스 신호를 발생하는 에지 검출기(edge detector ; 240)에 인가된다. 본 발명의 상기 실시예에서 사용된 펄스는 약 20ns 의 펄스폭을 갖는다. 상기 펄스 신호는 주파수 분할기(242)의 프리셋 입력 단자(preset input terminal)에 인가된다. 수평 구동 신호(HDF)는 제2도에서 부분적으로 도시된 텔레비젼 수상기의 수평 편향 회로(horizontal deflection circuitry)(도시되지 않았음)를 제어한다.
신호(HDF)의 펄스에 뒤따르는 신호(CLK)의 제1의 펄스가 선정된 극서을 가지고 최종 수평 동기 신호(HDF)에 대해 선정된 시간의 1ns 이내에 발생하도록 하기위해, 주파수 분할기(242)에 의해 제공된 신호(CLK)는 최종 수평 동기 신호(HDF)에 동기된다. 신호(CLK)는 분리 회로(212), 색도 신호 복조 회로(214) 및/또는 지연 소자(215)에 의해 비디오 신호(Y, I 및 Q)에 수여된 처리 지연을 보상하는 지연 소자(244)에 인가된다. 지연 소자(244)에 의해 제공된 신호는 샘플링 클럭 신호(CLKS)이다.
제4a 내지 4i도는 클럭 발생 장치의 동작을 도시하는 파형도이다. 제4a도 는 신호원(210)에 의해 제공된 복합 비디오 신호의 수평 라인 동기 신호 성분의 정방향 천이의 타이밍을 도시한다. 분리된 수평 라인 동기 신호(HSYNC)의 대응하는 천이가 제4b도에 도시된다. 제4a도에서의 천이와 제4b도에서의 천이 간의 시간 지연은 동기 신호 분리(224)를 통과하는 신호 처리 지연을 나타낸다. 제4c도는 수평 동기 신호의 정방향 천이에 대응하는 분리된 휘도 신호(Y') 성분의 파형도이다. 제4a 및 4c도에서의 천이 사이의 시간은 휘도/색도 분리 회로(212) 및 보상 지연 소자(215)를 통과하는 신호 처리 지연을 나타낸다.
VCO(230)에 의해 제공된 신호(CLK)는 제4d도에서 도시된다. 상기 신호의 주파수는 제1도를 참조로 상술된 바와 같이 공칭 주파수의 근처에서 지터(jitter)된다. 주파수 분할기(232)에 의해 신호(CLK)로부터 발생된 신호(HD)는 제4e도에서 도시된다. 신호(HD)는 신호(HSYNC)에 대해 동기 신호 분리 회로(224) 및 위상 정렬 회로(236)에 의해 제공된 신호 처리 지연을 나타내는 시간(τL)만큼 앞선다. 상기 회로(236)에 의해 제공된 위상 정렬 클럭 신호(CLK')는 제4f도에서 도시된다. 신호(HD)의 정방향 천이와 신호(CLK')의 가장 근접한 정방향 천이 간의 지연은 위상 정렬 회로(236)의 멀티플렉서(316)를 통과하는 신호 처리 지연이다. 최종 수평 구동 신호(HDF) 및 클럭 신호(CLK 및 CLKS)는 제4g, 4h, 및 4i도에서 각각 도시된다.
신호(HDF)의 정방향 천이는 지연값(delay value)(τL)의 선택으로 인해, 제4a도에서 도시된 바와 같이, 복합 비디오 신호의 수평 라인 동기 신호 성분에서의 천이와 거의 같은 시간에 발생한다. 본 발명의 상기 실시예에서, τL은 동기 신호 분리 회로(224) 및 위상 정렬 회로(236)를 통과하는 처리 지연의 합이다. 신호(HD)의 타이밍을 신호(HSYNC)에 대해 τL만큼 앞서게 함으로써, 지연 소자(234)는 이들 회로 소자를 통과하는 처리 지연을 보상해서 신호원(210)에 의해 제공된 비디오 신호의 수평 라인 동기 신호 성분과 거의 위상이 정렬된 수평 구동 신호(HDF), 및 클럭 신호(CLK)를 발생한다. 클럭 신호(CLK)는 위상 정렬 회로(236)로 인해, 신호(HDF)에 대해서 거의 지터가 없다. 제4i도에서 도시된 샘플링 클럭 신호(CLKS)는 휘도/색도 분리 회로(212), 및 색도 복조 회로(214) 또는 지연 소자(215)를 통과하는 처리 지연을 보상하는 시간(τC)만큼 지연된다. 클럭 신호(CLKS)에 응답하여 ADC's(216, 218 및 220)에 의해 발생된 디지탈 샘플은 라인에서 라인으로 필드에서 필드로 신호(HDF)에 대해서 일관된 타이밍을 갖는다. 더욱이, 신호(CLKS)가 라인 고정 클럭 신호이기 때문에, 샘플된 비디오 신호의 각 라인 구간의 샘플의 수, 및 그로 인한 각 필드 구간의 샘플의 수는 필드에서 필드로 일치한다.

Claims (4)

  1. 선정된(predetermined) 주파수와 실제로 동일한 주파수를 가지는 기준 신호원(224), 및 상기 기준 신호원에 연결되고, 상기 기준 신호에 위상이 고정된 발진 신호(CLK)를 발생하는제어 가능한 발진기(230)를 포함하는 위상 동기 루프(226, 228, 230, 232)를 구비하고, 상기 발진 신호는 상기 선정된 주파수의 N배의(N은 1보다 큰 정수) 공칭 주파수를 가지고, 선정된 최대 및 초소 값 사이에서 바람직하지 못한 주파수 변동을 겪게되며, 상기 위상 동기 루프는 상기 선정된 주파수와 실제로 동일한 주파수를 가지는 부가적 신호를 발생하기 위하여 상기 발진 신호의 주파수를 N만큼 분할하는 주파수 분할기(232)를 포함하는 클럭 신호 발생 장치에 있어서, 상기 발진 신호에 응답해서 상기 발진 신호에 대해서 상이한 M(1보다 큰 정수)개의 위상을 각각 나타내는 M개의 부가적 발진 신호를 발생하는 수단(310), 및 ; N으로 분할된 상기 발진 신호에 응답해서 N으로 분할된 상기발진 신호의 천이와 거의 동일한 천이를 같는 상기 클럭 신호로써, 상기 M개의 발진 신호 중 한 신호를 연속적으로 선택하는 수단(312-316)을 포함하며, 상기 위상 동기 루프에 접속되고 상기 발진 신호의 주파수의 바람직하지 못한 변동을 보상하는 클럭 신호(CLK')를 발생하는 신호 위상 정렬 수단(236)을 포함 하는 것을 특징으로 하는 클럭 신호 발생 장치.
  2. 제1항에 있어서 상기 신호원은 수평 라인 동기 신호 성분을 포함하는 텔레비젼 신호를 제공하고, 상기 신호원에 연결된 텔레비젼 신호 처리 수단은 상기 기준 신호로서 수평 라인 동기 신호 성분을 분리하기 위한 수단을 포함하는 것을 특징으로 하는 클럭 신호 발생 장치.
  3. 제2항에 있어서, 상기 신호원에 의해 제공되는 텔레비젼 신호는 제1 및 제2의 색차 신호 성분을 포함하는 휘도 신호 성분 및 색도 신호 성분을 포함하며, 상기 텔레비젼 신호 처리 수단은, 상기 텔레비젼 신호로부터 휘도 신호 성분과 제1 및 제2의 색차 신호 성분을 분리하기 위한 수단, 및 상기 출력 클럭 신호에 응답해서 상기 분리된 휘도 신호와 상기 분리된 제1 및 제2의 색차 신호를 각각 나타내는 제1, 제2 및 제3의 샘플 데이터 디지탈 신호를 발생하는 아날로그-디지탈 변환 수단을 포함하는 것을 특징으로 하는 클럭 신호 발생 장치.
  4. 제1항 내지 제3항중 어는 한 항에 있어서, 상기 위상 동기 루프는, 상기 발진 신호를 발생하며, 제어 신호에 응답해서 상기 발진 신호의 주파수를 변환하는 가변 발진기와, 상기 가변 발진기에 연결되며, 제2의 발진 신호를 형성하기 위해 상기 제1 발진 신호의 주파수를 N의 인수로 분할하는 신호 주파수 분할 수단과, 상기 신호 주파수 분할 수단에 연결되며, 상기 제2의 발진기 신호를 선정된 시간만큼 지연하는 신호 지연 수단과, 상기 신호 지연 수단에 연결되며, 상기 기준 신호와 상기 지연된 제2의 발진기 신호 간의 위상차에 비례하는 위상차 신호를 발생하는 위상 비교 수단, 및 상시 위상차 신호에 응답하며, 상기 가변 발진기가 상기 위상차 신호의 크기를 감소시키는 점에서 주파수를 변환하도록 하는 수단을 포함하는 특징으로 하는 클럭 신호 발생 장치.
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0832059B2 (ja) * 1987-03-09 1996-03-27 株式会社日立製作所 ディジタルテレビジョン信号処理装置
JPH0793709B2 (ja) * 1987-09-30 1995-10-09 株式会社日立製作所 テレビジョン受像機
FR2625637B1 (fr) * 1988-01-04 1990-06-15 Sgs Thomson Microelectronics Circuit de reconnaissance d'un signal de magnetoscope
US5008659A (en) * 1988-02-08 1991-04-16 U.S. Philips Corporation Picture display device including a waveform generator/and a compensation circuit, and integrated circuit incorporating the same
JPH0773219B2 (ja) * 1988-06-16 1995-08-02 富士通株式会社 並直列変換装置
WO1990000789A1 (en) * 1988-07-14 1990-01-25 Seiko Epson Corporation Video processing circuit
JPH02124637A (ja) * 1988-11-02 1990-05-11 Nec Corp 同期検出回路
JPH02211783A (ja) * 1989-02-13 1990-08-23 Toshiba Corp 音声多重信号エンコーダ回路
JP2566459B2 (ja) * 1989-05-08 1996-12-25 日本電気エンジニアリング株式会社 エラスティックバッファ回路
JPH037485A (ja) * 1989-06-05 1991-01-14 Mitsubishi Electric Corp サンプリングタイミング回路
US5001564A (en) * 1989-08-18 1991-03-19 Burle Technologies, Inc. Vertical phase adjust circuit
NL8902579A (nl) * 1989-10-18 1991-05-16 Philips Nv Schakeling in een beeldweergeefinrichting met een videosignaalverwerkingsschakeling en een lijnsynchroniseerschakeling.
US5018170A (en) * 1989-11-21 1991-05-21 Unisys Corporation Variable data rate clock synthesizer
US5329367A (en) * 1990-03-26 1994-07-12 Thomson Consumer Electronics, Inc. Horizontal blanking
US5223931A (en) * 1990-03-26 1993-06-29 Thomson Consumer Electronics, Inc. Synchronized scanning at horizontal frequency
KR0170630B1 (ko) * 1990-06-20 1999-03-20 강진구 휘도/색신호 전처리장치
EP0464230B1 (de) * 1990-06-30 1996-09-18 Deutsche ITT Industries GmbH Digitale Phasenregelungsschleife
JPH0778774B2 (ja) * 1991-02-22 1995-08-23 インターナショナル・ビジネス・マシーンズ・コーポレイション 短待ち時間データ回復装置及びメッセージデータの同期化方法
US5267040A (en) * 1991-03-28 1993-11-30 Gossett C Philip Structure and method for detecting phase errors in the horizontal synchronization pulses of television signals
JPH0591485A (ja) * 1991-09-27 1993-04-09 Sanyo Electric Co Ltd クローズドキヤプシヨン放送受信装置
US5260842A (en) * 1992-04-16 1993-11-09 Vtc Inc. Data separator having an accurate delay circuit
US5258877A (en) * 1992-04-16 1993-11-02 Vtc Inc. Data separator having a restart circuit
JPH07306668A (ja) * 1994-03-31 1995-11-21 Hewlett Packard Co <Hp> クロック・スキューを最小限に抑えたドット・クロック発生
FR2720570B1 (fr) * 1994-05-24 1996-08-02 Thomson Consumer Electronics Convertisseur A/N de deux signaux analogiques utilisant un seul module convertisseur.
US5565928A (en) * 1994-06-10 1996-10-15 Thomson Consumer Electronics, Inc. Circuit for generating a scan at a multiple of a synchronizing signal
US5875218A (en) * 1995-03-31 1999-02-23 Unisys Corporation Variable rate clock for timing recovery and method therefor
JP3622270B2 (ja) * 1995-06-16 2005-02-23 セイコーエプソン株式会社 映像信号処理装置、情報処理システム及び映像信号処理方法
JP3356244B2 (ja) * 1995-06-26 2002-12-16 ローム株式会社 テレビジョン信号受信装置
WO1997005739A1 (en) * 1995-08-01 1997-02-13 Auravision Corporation Transition aligned video synchronization system
JP2836555B2 (ja) * 1995-12-15 1998-12-14 日本電気株式会社 Ｐｌｌ回路
JP3823420B2 (ja) 1996-02-22 2006-09-20 セイコーエプソン株式会社 ドットクロック信号を調整するための方法及び装置
US5663992A (en) * 1996-03-14 1997-09-02 Trimble Navigation Limited Method and apparatus for correction of GPS carrier phase measurement
US6226045B1 (en) 1997-10-31 2001-05-01 Seagate Technology Llc Dot clock recovery method and apparatus
US6275265B1 (en) 1998-06-19 2001-08-14 Ikegami Tsushinki Co., Ltd. Video signal synchronizing apparatus
US6232905B1 (en) * 1999-03-08 2001-05-15 Agere Systems Guardian Corp. Clocking technique for reducing sampling noise in an analog-to-digital converter
US6310570B1 (en) * 1999-06-04 2001-10-30 Thomson Licensing S.A. System with adjustable ADC clock phase
US6943844B2 (en) * 2001-06-13 2005-09-13 Intel Corporation Adjusting pixel clock
KR100437378B1 (ko) * 2002-07-11 2004-06-25 삼성전자주식회사 디스플레이기기의 지터보정장치 및 그 방법
US7319492B2 (en) * 2003-03-05 2008-01-15 Broadcom Corporation Open loop subcarrier synchronization system
KR100543465B1 (ko) * 2003-08-04 2006-01-20 고려대학교 산학협력단 지연된 클록 신호를 발생하는 장치 및 방법
US7375562B2 (en) * 2005-03-25 2008-05-20 Faraday Technology Corp. Phase locked system for generating distributed clocks
JP4851118B2 (ja) * 2005-05-23 2012-01-11 ソニー株式会社 撮像システム，撮像制御装置，垂直同期方法およびプログラム
US7515666B2 (en) * 2005-07-29 2009-04-07 International Business Machines Corporation Method for dynamically changing the frequency of clock signals
JP4520380B2 (ja) * 2005-08-09 2010-08-04 株式会社リコー クロック生成回路
JP4943721B2 (ja) * 2006-03-20 2012-05-30 株式会社リコー 画像データのカラーノイズ除去方法及びこの方法を用いた撮像装置
CN102973377B (zh) * 2012-12-14 2013-10-16 丁恒生 医用临床输液无菌自动配药工作台
US20140218084A1 (en) * 2013-02-06 2014-08-07 Nvidia Corporation Approach to clock frequency modulation of a fixed frequency clock source
US9563227B2 (en) 2013-02-06 2017-02-07 Nvidia Corporation Approach to clock frequency modulation of a fixed frequency clock source
KR101710352B1 (ko) 2015-02-25 2017-02-27 이영숙 생강 절단장치
KR101710351B1 (ko) 2015-02-25 2017-03-08 이영숙 생강 절단장치
CN109765583B (zh) * 2019-03-04 2021-06-15 华通信安(北京)科技发展有限公司 一种基于gnss接收机秒脉冲的时钟同步方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3911368A (en) * 1974-06-20 1975-10-07 Tarczy Hornoch Zoltan Phase interpolating apparatus and method
NL183214C (nl) * 1980-01-31 1988-08-16 Philips Nv Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal.
JPS56110392A (en) * 1980-02-06 1981-09-01 Hitachi Ltd Compensator for fluctuation of time axis
EP0059802B1 (de) * 1981-03-06 1984-08-08 Deutsche ITT Industries GmbH Integrierte Isolierschicht-Feldeffekttransistor-Verzögerungsschaltung für Digitalsignale und deren Verwendung in Farbfernsehempfängern
JPS6051312B2 (ja) * 1981-03-20 1985-11-13 日本ビクター株式会社 水平走査周波数逓倍回路
US4520401A (en) * 1982-04-16 1985-05-28 Victor Company Of Japan, Ltd. Digital video signal recording system and reproducing apparatus
US4617679A (en) * 1983-09-20 1986-10-14 Nec Electronics U.S.A., Inc. Digital phase lock loop circuit
JPS60170075A (ja) * 1984-02-14 1985-09-03 Sony Corp デイジタルビデオ信号処理装置
JPS60197015A (ja) * 1984-03-21 1985-10-05 Nec Corp 位相同期発振器
US4637018A (en) * 1984-08-29 1987-01-13 Burroughs Corporation Automatic signal delay adjustment method
DE3481472D1 (de) * 1984-12-21 1990-04-05 Ibm Digitale phasenregelschleife.
US4688081A (en) * 1985-01-25 1987-08-18 Hitachi, Ltd. Apparatus for correcting time base error of video signal
US4729024A (en) * 1985-03-19 1988-03-01 Canon Kabushiki Kaisha Synchronizing pulse signal generation device
JPS61230420A (ja) * 1985-04-04 1986-10-14 Mitsubishi Electric Corp 移相器
US4600895A (en) * 1985-04-26 1986-07-15 Minnesota Mining And Manufacturing Company Precision phase synchronization of free-running oscillator output signal to reference signal
JPS6277635A (ja) * 1985-10-01 1987-04-09 Seiko Instr & Electronics Ltd ビデオ信号サンプリングクロツク位相補正回路

Also Published As

Publication number Publication date
CN1013724B (zh) 1991-08-28
DE3854772D1 (de) 1996-01-25
AU611696B2 (en) 1991-06-20
KR890004576A (ko) 1989-04-22
EP0303494B1 (en) 1995-12-13
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CN1031304A (zh) 1989-02-22
JPS6481407A (en) 1989-03-27
FI883670A (fi) 1989-02-13
EP0303494A2 (en) 1989-02-15
AU1909488A (en) 1989-02-16
ES2080724T3 (es) 1996-02-16
FI883670A0 (fi) 1988-08-05
US4791488A (en) 1988-12-13
DE3854772T2 (de) 1996-09-05
ATE131670T1 (de) 1995-12-15
SG44557A1 (en) 1997-12-19
EP0303494A3 (en) 1990-07-18
CA1260607A (en) 1989-09-26
FI94691C (fi) 1995-10-10

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