DE4108415A1 - Schaltung zum erzeugen eines farbtraegers aus dem farbsynchronsignal - Google Patents

Description

Die Erfindung geht aus von einer Schaltung gemäß dem Oberbe­ griff des Anspruchs 1. Eine derartige PLL-Schaltung enthält im wesentlichen eine Phasenvergleichsstufe, einen geregelten Oszillator und ein Siebglied zwischen dem Ausgang der Phasen­ vergleichsstufe und dem Regeleingang des Oszillators. Der Oszillator ist vorzugsweise als Quarzoszillator ausgebildet. Dabei ist im allgemeinen der Quarz als peripheres Bauteil an einen integrierten Schaltkreis (IC) angeschlossen, der unter anderem die Phasenvergleichstufe und den geregelten Oszilla­ tor enthält. Bedingt durch Streuungen in den Werten der Bau­ teile und des Quarzes ist dabei im allgemeinen ein Abgleich erforderlich. Dieser wird vorzugsweise durch einen einstell­ baren Kondensator gebildet, der parallel zum Quarz peripher an das IC angeschlossen ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung zu schaffen, die gut als integrierte Schaltung herstellbar ist und keinen Abgleich des geregelten Oszillators benötigt.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der Ausgang eines als Phasenvergleichstufe dienenden A/D-Wand­ lers über ein digitales PLL-Filter und einen Sigma-Delta-Di­ gital/Analog-Wandler mit dem Siebkondensator verbunden ist.

Für die Umwandlung der digitalen Ausgangsspannung des zum Phasenvergleich dienenden A/D-Wandlers in die analoge Regel­ spannung für den Oszillator gibt es an sich eine Vielzahl von Möglichkeiten und Schaltungen. Es hat sich nunmehr ge­ zeigt, daß gerade durch die erfindungsgemäße Kombination des genannten PLL-Filters und des speziellen D/A-Wandlers ein überraschend großer Fangbereich der gesamten Farbträger-PLL erzielt wird. Dieser Fangbereich ist so groß, daß auch unter Berücksichtigung aller Toleranzen in den Bauteilen und insbe­ sondere in dem frequenzbestimmenden Quarz ein Frequenzab­ gleich des Farbträgeroszillators nicht mehr notwendig ist. Das bedeutet insbesondere, daß ein bisher extern zum IC par­ allel zum Quarz benötigter Trimmerkondensator entfallen kann. Dadurch ergibt sich ein beträchtlicher Kostenvorteil, weil dann der Trimmerkondensator als diskretes Bauteil, der Arbeitsaufwand für den Einbau und zusätzlich der manuelle Abgleich dieses Kondensators entfallen. Das IC benötigt dann peripher im wesentlichen nur noch den Quarz ohne Trimmerkon­ densator und den die analoge Regelspannung führenden Siebkon­ densator. Die gesamte übrige Schaltung kann besonders kosten­ günstig auf einem digitalen CMOS-IC untergebracht werden.

Das digitale PLL-Filter dient vorzugsweise zusätzlich als Farbsynchronsignalauftaststufe, indem an einen Aktivierungs­ eingang des Filters ein Auftastimpuls angelegt ist. Die Aus­ gangsspannung des Oszillators ist vorzugsweise über einen Frequenzteiler an den Takteingang des D/A-Wandlers angelegt. Der Ausgang des A/D-Wandlers ist an einen Prozessor ange­ schlossen, der an Ausgängen zwei digitale Farbdifferenzsigna­ le liefert. Diese sind an die Eingänge des digitalen PLL-Fil­ ters angelegt. In dem digitalen Filter werden vorzugsweise beide dem Farbsynchronsignal entsprechende Spannungswerte von beiden zugeführten Farbdifferenzsignalen ausgewertet. Durch die Auswertung beider Komponenten ergibt sich ein ver­ bessertes Fangverhalten der PLL.

Die Erfindung wird im folgenden anhand der Zeichnung an ei­ nem Ausführungsbeispiel erläutert. Darin zeigen

Fig. 1 das Blockschaltbild eines IC mit der erfindungs­ gemäßen Farbträgeraufbereitung,

Fig. 2 ein Blockschaltbild für eine Ausführung des digitalen PLL-Filters und

Fig. 3 ein Blockschaltbild für eine Ausführung des Sigma-Delta-Digital/Analog-Wandlers.

In Fig. 1 gelangt das Videosignal, das das Leuchtdichtesi­ gnal und den modulierten Farbträger enthält, von der Klemme 1 der integrierten Schaltung 16 auf den A/D-Wandler 2. An den Takteingang des A/D-Wandlers 2 ist der Ausgang des VCXO- Quarzoszillators 11 angeschlossen, der einen Farbträger F4 mit der vierfachen Farbträgerfrequenz 4*Fsc erzeugt. An die Klemmen 12, 13 ist extern der Quarz 14 angeschlossen, der die Frequenz des Oszillators 11 bestimmt. Die Nachstimmung des Oszillators 11 erfolgt mit der über die Leitung 10 zuge­ führten analogen Regelspannung Ur. Das Ausgangssignal des A/D-Wandlers 2 gelangt auf den Prozessor 3. Dort wird das Signal demoduliert, so daß an den Ausgängen 4, 5 die digita­ len Farbdifferenzsignale R-Y und B-Y stehen. Diese Signale werden anderen Schaltungsteilen des IC zur weiteren Verarbei­ tung zugeführt. Die beiden Signale gelangen außerdem auf die Eingänge des digitalen PLL-Filters 6, dem andererseits von der Klemme 7 ein Farbsynchronsignal- Auftastimpuls BGP (burst gate pulse) zugeführt wird. Durch diese Auftastung wird erreicht, daß in dem Filter 6 nur die dem Farbsynchron­ signal entsprechenden Spannungswerte ausgewertet werden. Das ist notwendig, weil der quadraturmodulierte Farbträger wäh­ rend der Zeilenhinlaufzeit mit dem Bildinhalt moduliert und daher für die Synchronisierung des Oszillators 11 nicht ge­ eignet ist. Der vom PLL-Filter 6 berechnete Wert wird dem Sigma-Delta-Digital/Analog-Wandler 8 zugeführt. An den Takt­ eingang des Wandlers 8 ist außerdem der Takt T2 mit der Fre­ quenz 2 Fsc angelegt. Dieser Takt wird aus dem Farbträger über den Frequenzteiler 15 mit dem Teilerfaktor 2 gewonnen. Das Ausgangssignal des Wandlers 8 ist ein pulsförmiger Strom iL, der entsprechend der ermittelten Phasenabweichung zwi­ schen dem Farbsynchronsignal von der Klemme 1 und dem Farb­ träger F4 vom Oszillator 11 den an die Klemme P angeschlosse­ nen Siebkondensator Cf auflädt oder entlädt. An der Klemme P entsteht dadurch die analoge Regelspannung Ur, die über die Leitung 10 an den Regeleingang des Oszillators 11 gelangt.

Fig. 2 zeigt ein detailliertes Blockschaltbild für das digi­ tale PLL-Filter 6. Während der Dauer des Farbsynchronsignals liegen an den Eingängen IBY und IRY die demodulierten Farb­ differenzsignale (B-Y) und (R-Y), die den jeweiligen Kompo­ nenten des Farbsynchronsignals entsprechen. Der von außen zugeführte Auftastimpuls BGP für das Farbsynchronsignal hat seine ansteigende Flanke in der Mitte des Farbsynchronsi­ gnals und tritt einmal pro Zeile auf. Dann übernehmen die Register R0 und R1 die digitalen Werte IBY und IRY zum Aus­ gang. Die vorher in den Registern R0 und R1 vorhandenen Wer­ te werden dann in die Register R2, R3 übernommen. Der Addie­ rer A0 berechnet die Summe aus dem aktuell übernommenen Wert an IBY und dem Wert aus der vorherigen Zeile. Von dem berech­ neten Wert ist nur das Vorzeichenbit BM von Interesse. Die­ ses gelangt zum Register R4, zum EXCLUSIV-ODER-Gatter G0 und Faktoren zum Steuereingang s des Addierers A3. In dem Fall, daß das aktuell berechnete Vorzeichen BM und der Wert von BM in der vorherigen Zeile am Ausgang von R4 gleich sind, wird der Ausgang BE des Inverters G4 logisch 1. Andernfalls ist der Ausgang logisch 0.

Der Addierer A1 addiert den vom Eingang IRY aktuell übernom­ menen Wert zu dem Wert aus der vorherigen Zeile. Das Ergeb­ nis durchläuft die Begrenzerschaltung G1. Ein solcher Begren­ zer läßt sich vorzugsweise mit einem ROM realisieren. Positi­ ve Zahlenwerte, die einen Wert 2**k-1 überschreiten, werden durch diesen Wert ersetzt. Ebenso werden negative Zahlenwer­ te, die den Wert 2**(-k) unterschreiten, durch den Wert 2**(k) ersetzt. Alle anderen Werte passieren den Begrenzer. Der sich so ergebende Wert RR gelangt zum Register R5 und zu den Addieren A2 und A3.

Der Addierer A2 subtrahiert vom aktuellen Wert für RR den Wert, den RR in der vorherigen Zeile hatte und der im Regi­ ster R5 gespeichert ist. Der Schalter G2 läßt sich als Viel­ fach-UND-Gatter realisieren. Er läßt den berechneten Wert im Falle BE=1 passieren, anderenfalls liegt an den Ausgängen der Zahlenwert 0 an. Das Ergebnis vom Schalter G2 wird mit 2**N multipliziert. Das bedeutet eine Linksverschiebung des binären Zahlenwertes um N Stellen nach links, die technisch durch ein versetztes Anschließen der Leitungen am Addierer A3 realisiert wird.

In dem Fall, daß BM ein negatives Vorzeichen signalisiert, addiert der Addierer A3 seine beiden Eingangswerte. Signali­ siert BM ein positives Vorzeichen, wird das digitale Signal R5 vom Signal RR subtrahiert. Das Ergebnis des Addierers A3 durchläuft die Begrenzerschaltung G3. Nach jeder steigenden Flanke des Auftastimpulses BGP durchlaufen die neuen Zahlen­ werte als digitale elektrische Signale die gesamte Schal­ tung. Eine gewisse Zeit danach ist der Wert am Eingang des Registers R6 stabil. Mit dem gegenüber dem Auftastimpuls BGP verzögerten Hilfstakt BGH wird das Ergebnis im Register R6 gespeichert und steht am Ausgang D0 zur Verfügung. D0 ist, wie Fig. 1 zeigt, gleichzeitig der Eingang des darauffolgen­ den Sigma-Delta/Digital/Analog-Wandlers 8.

Fig. 3 zeigt das detaillierte Blockschaltbild des an die Klemme D0 angeschlossenen Wandlers 8. Der Wandler 8 ist als digitaler Sigma-Delta-Modulator erster Ordnung ausgebildet. Der Eingang D0 des Sigma-Delta-Modulators ist ein digitaler Bus mit n Bit Breite. Die Zahlenwerte sind als Zweierkomple­ mentzahl dargestellt. Hier ist das Beispiel n=4 dargestellt, so daß am Eingang Werte zwischen -8 und +7 anliegen können. Als erster Schritt wird eine Vorzeichenerweiterung V0 durch­ geführt. Der Addierer A10 addiert den Wert zu dem vorzeichen­ erweiterten Ausgangswert des Registers R11. Die niederwerti­ gen vier Summenbits des Addierers A10 werden den Eingängen des Registers R11 wieder zugeführt. Die Ausgänge S3 und S4 des Addierers A10 werden über die Gatter G10 und G11 mitein­ ander verknüpft und stehen hinter den Registern R12 und R13 an den Ausgängen U und D zur Verfügung.

Die Register R11, R12, R13 werden mit dem ununterbrochenen Takt T2 betrieben, der eine feste Frequenz von etwa 8 MHz hat. Die digitalen Spannungen U und D steuern die Schalter S10 und S11. Die Klemme P ist mit beiden Schaltern verbun­ den, mit dem hochohmigen Steuerspannungseingang OCV des Quarzoszillators und mit dem externen Filterkondensator Cf. Die mit Transistoren realisierten Stromquellen I0 und I1 lie­ fern nominell gleiche Ströme.

Wenn z. B. U=1 und D=0 ist, fließt der Strom der Stromquelle I0 über den Schalter S10 in der gezeichneten Position "1" in den Filterkondensator Cf hinein und erhöht die Spannung Ur an dem Kondensator Cf. Von der positiven Versorgungsspannung (+) fließt ein Strom durch den Schalter S11, dargestellte Position "0" in die Stromquelle I1. Dieser Zweig beeinflußt die Spannung am Kondensator Cf also in diesem Falle nicht. An der Klemme P, an die der Siebkondensator Cf angeschlossen ist, entsteht dadurch die analoge Regelspannung Ur für die Frequenz- und Phasenregelung des Quarzoszillators 11 gemäß Fig. 1.

Die gesamte in den Fig. 1, 2, 3 dargestellte Schaltung ist als Teil eines digitalen CMOS-IC ausgebildet, das noch weitere, in Fig. 1 nicht dargestellte Bauteile für die Si­ gnalverarbeitung enthält. Bezüglich der Farbträgererzeugung sind peripher zum IC nur der Quarz 14 und der Siebkondensa­ tor Cf erforderlich. Die Zeitkonstante der Siebung mit Cf beträgt etwa 200-300 Fernsehzeilen. Der Kondensator Cf be­ wirkt eine Integrierfunktion zusammen mit dem im Wandler 8 realisierten PI-Regler. Cf hat eine Kapazität in der Größen­ ordnung von 1 µF. In der für die Farbträgererzeugung wirksa­ men PLL-Schaltung gemäß Fig. 1 bildet somit der Oszillator 11 den VCO, der A/D-Wandler 2 die Phasenvergleichsstufe und die Stufen 6, 8 und Cf das Filter, mit dem aus dem digitalen Vergleichergebnis die analoge Regelspannung Ur für den Oszil­ lator 11 erzeugt wird.

Claims (5)

1. Schaltung zum Erzeugen eines Farbträgers aus dem Farb­ synchronsignal mit einer PLL-Schaltung mit einem A/D- Wandler (2), an den das Videosignal und als Takt die Ausgangsspannung des VCXO-Quarzoszillators (11) ange­ legt sind und dessen Ausgang über einen D/A-Wandler an einen die analoge Regelspannung (Ur) für den Oszillator (11) führenden Siebkondensator (Cf) angeschlossen ist, dadurch gekennzeichnet, daß der Ausgang über ein digita­ les PLL-Filter (6) und einen Sigma-Delta-Digital/Analog- Wandler (8) mit dem Siebkondensator (Cf) verbunden ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das digitale PLL-Filter (6) zusätzlich als Farbsynchron­ signalauftaststufe dient, indem an einen Aktivierungs­ eingang (7) ein Auftastimpuls (BGP) angelegt ist.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangsspannung des Oszillators (11) über einen Frequenzteiler (15) an den Takteingang des D/A-Wandlers (8) angelegt ist.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgang des A/D-Wandlers (2) an einen Prozessor (3) angeschlossen ist, der an Ausgängen zwei digitale Farb­ differenzsignale (R-Y, B-Y) liefert, die an Eingänge des digitalen PLL-Filters (6) angelegt sind.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß in dem digitalen PLL-Filter (6) die dem Farbsynchronsi­ gnal entsprechenden Spannungswerte von beiden zugeführ­ ten digitalen Farbdifferenzsignalen (R-Y, B-Y) ausgewer­ tet werden.