KR930011201A - 반도체 장치 - Google Patents

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Abstract

본 발명은 전력 반도체 소자의 방열 특성을 저하시키지 않고, 전력 반도체 소자와 제어 회로의 커플링 용량을 저감하는 반도체 장치를 제공하는 것을 목적으로 한다.
이러한 반도체 장치는 방열판에 이용되는 금속 베이스(1)을 구비하고, 실장 기기판(2)가 그위에 설치된다. 실장기판(2)는 배선 패턴(3)과 금속층(6)을 갖는 세라믹 절연 기판(21)로 이루어진다. 금속층(6)은 배선 패턴(3)의 반대측에 형성되어 절연 기판(21)과 금속 베이스(1)을 접합하기 위해 설치되나, 부유 용량을 적게 하기 위해 제어회로군의 배선 패턴(35)아래에는 배치하지 않도록 한다.

Description

반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예의 반도체 장치의 단면도 및 그의 부분 평면도.
제2도는 본 발명의 제2실시예의 반도체 장치의 단면도.
제3도는 본 발명의 제2실시예의 반도체 장치 및 금속 베이스의 부분 평면도.
제4도는 본발명의 제3실시예와 반도체 장치의 단면도 및 그의 부분 평면도.

Claims (11)

  1. 금속베이스(1), 상기 금속베이스상에 형성되어 배선패턴(3)을 그 제1주면에 형성하고, 상기 금속 베이스에 접합되는 금속층(6)을 제2주면에 형성한 세라믹 절연 기판(21)로 이루어지는 실장 기판(2), 상기 실장 기판상에 탑재되어 상기 배선 패턴과 전기적으로 접속되는 전력 반도체 소자(4)와 제어 회로 소자(5)를 포함하는 반도체 소자 및 상기 금속 베이스의 상기 금속층이 형성되어 있지 않은 부분 상에 설치되어 상기 세라믹 절연 기판과 상기 금속 베이스사이에 있고, 상기 제어 회로 소자를 포함하는 제어 회로 아래에 형성되어 있는 공(1)을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 베이스의 상기 금속층이 형성되어 있지 않은 부분에는 홈(11)을 설치하여 상기 공극을 두껍게 하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 실장 기판은 각각 상기 금속층이 적어도 부분적으로 형성된 복수개의 분할되어 있고, 복수개로 분할된 실장 기판 각각의 배선 패턴은 서로 전기적으로 접촉되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 세라믹 절연 기판의 제2주면에 형성된 상기 금속층은 복수의 분할되어 있고, 상기 금속 베이스의 상기 제어 회로 소자를 포함하는 제어 회로 아래에 형성된 부분에는 상기 분할된 금속층이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  5. 금속 베이스(1), 상기 금속 베이스 상에 형성되어 배선 패턴(3)을 제1주면에 형성하고, 상기 금속 베이스에 접합되는 금속층(6)을 제2주면에 형성한 세라믹 절연 기판(21)로 이루어지는 실장 기판(2), 상기 실장 기판 상에 탑재되어 상기 배선 패턴과 전기적으로 접속되는 전력 반도체 소자(4)와 제어 회로 소자(5)를 포함하는 반도체소자 및 상기 제어 회로 및 소자를 포함하는 제어 회로 아래에 형성된 상기 금소 베이스의 절개부를 구비하고, 상기 실장 기판의 상기 금속 베이스 절개부에서 노출되는 부분에는 상기 금속층이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 실장 기판은 각각 상기 금속층이 적어도 부분적으로 형성된 복수개로 분할되어 있고, 복수개로 분할된 실장 기판 각각의 배선 패턴은 서로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 세라믹 필연 기판의 제2주면에 형성된 상기 금속층은 복수로 분할되어 있고, 상기 금속 베이스의 상기 제어 회로 소자를 포함하는 제어 회로 아래에 형성된 부분에는 상기 분할된 금속층이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  8. 금속 베이스(1), 상기 금속 베이스 상에 형성되어 배선 패턴(3)을 제1주면에 형성하고, 상기 금속 베이스에 접합되는 금속층(6)을 제2주면에 형성한 세라믹 절연 기판(21)로 이루어지는 실장 기판(2), 상기 실장 기판 상에 탑재되어 상기 배선 패턴과 함께 인버터 회로를 구성하는 전력 반도체 소자(U∼Z)및 상기 배선 패턴과 함께 그 제어 회로를 구성하는 제어 회로 소자(5)를 포함하는 반도체 소자 및 상기 금속 베이스의 상기 금속층이 형성되어 있지 않은 부분 위에 설치되어 상기 절연 기판과 상기 금속 베이스 사이에 있고, 또 상기 제어 회로의 입력부분아래에 형성되어 있는 공극을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 금속 베이스와 상기 금속층이 형성되어 있지 않은 부분에는 홈을 설치하여 상기 공극을 두껍게 하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 실장 기판은 각각 상기 금속층이 적어도 부분적으로 형성된 복수개로 분할되어 있고, 복수개로 분할된 실장 기판 각각의 배선 패턴은 서로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서, 상기 세라믹 절연 기판의 제2주면에 형성된 상기 금속층은 복수로 분할되어 있고, 상기 금속 베이스의 상기 제어 회로 소자를 포함하는 제어 회로 아래에 형성된 부분에는 상기 분할된 금속층이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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