KR930011159A - 반도체장치의 소자분리구조 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 구조 및 그 제조방법에 관한 것으로, 특히 필드영역의 산화공정시 버즈비크와 같은 측면산화 및 불순물의 측면확산등을 최소하할 수 있는 LOCOS 소자분리방법에 있어서, 기판실리콘위에 액티브영역을 보호하기 위한 버퍼층을 패턴 형성하여, 필드영역을 개구하는 공정; 상기 공정후 버퍼층패턴의 버퍼산화막을 안쪽으로 소정량 언더컷에칭시키는 공정; 이어서, 상기 결화물 전면에 질화박막을 침적하는 공정, 이어서, 채적팽창이 가능한 물질로 상기 질화박막 측벽에 스페이서를 형성하고 이 스페이서를 마스크로 하여 질화박막을 에칭하는 공정; 이어서 개구된 필드영역을 산화시키는 공정으로 이루어진 것을 특징으로 하는 본 발명에 의하면 버퍼층패턴 하부의 버퍼산화막 측면을 소정량 언더컷 에칭하여 “T ”자의 역형태로 질화박막을 채워 차단하므로써 버퍼산화막의 측면 산화현상인 버즈비크를 거의 완전하게 제거할 수 있으며, 필츠영역의 산화공정시 스페이서의 체적팽창을 이용하여 질화박막의 리프팅을 최소화하면서 필드영역의 평탄도를 양호하게 할 수 있을 뿐 아니라, 스페이서폭 만큼 채널지지 이온의 측면확산 여유를 가지므로 필드 영역이내로 채널저지 이온충을 한정시키게 되어 반도체자치의 고집적화 및 전기적 특성을 크게 향상시킬 수 있다.

Description

반도체장치의 소자분리구조 및 그 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3A도에서 제3E도는 본 발명의 방법에 의한 LOCOS 소자분리의 형성공정 순서단면도이다.

Claims (10)

1. 반도체장치의 LOCOS 소자분리영역에 있어서, 실리콘 기판위의 액티브 영역에 버퍼층이 적층되어서 질화막밑의 패드산화막이 액티브영역 안쪽으로 소정량 언더컷 에칭되어 있는 버퍼층패턴과, 상기 버퍼층패턴 축벽에 “T ”자의 역상으로 질화박막이 위치하고, “T ”자의 역상 한쪽 면에는 스페이서가 구비되어 필드영역이 개구된 것을 특징으로 하는 반도체장치의 구조.
2. 제1항에 있어서, 상기 스페이서는 필드영역의 선택산화공정시 채적팽창이 가능한 물질인 것을 특징으로 하는 반도체장치의 구조.
3. 제2항에 있어서, 상기 체적팽창이 가능한 물질로는 폴리실리콘, 또는 고온열산화막의 어느 하나인 것을 특징으로 하는 반도체장치의 구조.
4. 제1항 및 제2항에 있어서, 상기 스페이서는 채널저지이온을 실리콘 계면에 주입시킬 때의 이온주입마스크인것을 특징으로하는 반도체 장치의 구조.
5. 반도체장치의 LOCOS 소자분리 방법에 있어서, 기판실리콘 위에 액티브영역을 보호하기 위한 버퍼층을 패턴 형성하여, 필드영역을 개구하는 공정; 상기 공정후 버퍼층 패턴의 버퍼산화막을 안쪽으로 소정량 언더컷에칭시키는 공정; 이어서, 상기 결과물 전면에 질화박막을 침적하는 공징, 이어서 체적팽창이 가능한 물질로 상기 질화박막 측벽에 스페이서를 형성하고 이 스페이서를 마스크로 하여 질화박막을 에칭하는 공정; 이어서 개구된 필드영역을 산화시키는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
6. 제5항에 있어서, 상기 버퍼층 패턴은 버퍼산화막, 버퍼질화막을 순차로 적층 형성하여 사진식각공정에 의해 필드영역을 개구하여서 생긴 패턴인 것을 특징으로 하는 반도체장치의 제조방법.
7. 제5항에 있어서, 상기 버퍼층패턴 밑에 있는 버퍼산화막의 언더컷 공정은 불산(HF)에 의한 습식식각공정인것을 특징으로 하는 반도체장치의 제조방법.
8. 제5항 및 제7항에 있어서, 상기 언더컷된 버퍼산화막 부위는 질화박막 침적공정시 질화막에 의해 채워지는것을 특징으로 하는 반도체장치의 제조방법.
9. 제5항에 있어서, 상기 스페이서는 폴리실리콘, 또 고온열산화막의 어느 하나로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
10. 제5항 및 제9항에 있어서, 상기 스페이스는 이방성식각인 전면에치백공정에 의해 형성되는 것임을 특징으로 하는 반도체장치의 제조방법.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.