KR930009089A - 반도체 메모리 장치 및 그의 제조 방법 - Google Patents

반도체 메모리 장치 및 그의 제조 방법 Download PDF

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KR930009089A
KR930009089A KR1019920018451A KR920018451A KR930009089A KR 930009089 A KR930009089 A KR 930009089A KR 1019920018451 A KR1019920018451 A KR 1019920018451A KR 920018451 A KR920018451 A KR 920018451A KR 930009089 A KR930009089 A KR 930009089A
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KR1019920018451A
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신이찌로 기무라
다께시 사까따
기요오 이또
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가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
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Abstract

트렌치 커패시터를 갖는 반도체 메모리 장치 및 그 반도체 장치를 용이하게 제조할 수 있는 방법으로서 트렌치형 커패시터의 메모리 셀에 있어서 트렌치형 커패시터를 대칭구조로 하는 것에서, 그 구조 및 제조공정을 단순히 하고, 또 그것에 의해 전하 전송형의 반도체 메모리 장치의 구성을 가능하게 하여, 셀 면적의 축소화를 도모하기 위해서, 전계 효과 트랜지스터의 게이트 전극을 산화막과 질화막으로 덮고, 그 게이트 전극과 필드 분리 산화막을 사용하여 기판에 트렌치를 파고, 또 트렌치의 측벽을 덮는 산화막을 퇴적하고, 게이트 전극의 높이를 이용한 자기 정합 공정에 의해 트렌치 측벽 산화막의 벽을 만들고, 다음에 게이트 전극 측벽의 질화막만을 제거하고 그곳에 가능한 갭을 이용하여 자기 정합적으로 트랜지스터의 커패시터의 전극을 접속하고, 또 거의 같은 공정에 의해 주변 트랜지스터를 제조한다.
이러한 반도체 메모리 장치 및 그의 제조방법에 의해 트렌치 커패시터의 제조공정이 간략화되고, 메모리 셀의 면적을 저감할 수 있다.

Description

반도체 메모리 장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제4도는 각각 본 발명의 다른 실시예를 도시한 단면도.

Claims (10)

  1. 전계 효과 트랜지스터 및 전하 축적 커패시터로 구성된 메모리 셀을 갖는 반도체 메모리 장치에 있어서, 상기 커패시터의 각각은 표면 영역에 형성된 트렌치의 내면에 형성되고, 제1의 절연막을 거쳐 스택된 상태로 형성된 제1의 전극, 제2의 절연막 및 제2의 전극을 포함하고, 상기 인접하는 커패시터는 상기 전계 효과 트랜지스터의 게이트 전극에 대해서 서로 대칭 위치에 배치되는 반도체 메모리 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 제1의 절연막과 상단은 상기 전계 효과 트랜지스터의 소오스 또는 드레인 영역의 표면보다 높은 위치에 형성되고, 상시 제1의 전극은 상기 제1의 절연막과 상기 게이트 전극의 측면상에 형성된 절연막사이의 갭을 거쳐 소오스 또는 드레인 영역의 표면과 접촉하는 반도체 메모리 장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 제1의 전극은 상기 제1의 절연막과 상기 커패시터에 대해 서로 대칭위치로 배치된 제1 및 제2의 전계 효과 트랜지스터의 게이트 전극의 측면상에 형성된 절연막사이의 갭을 거쳐 상기 제1 및 제2의 전계 효과 트랜지스터의 소오스 또는 드레인 영역의 표면에 각각 접속되는 반도체 메모리 장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 전계 효과 트랜지스터는 상기 반도체 기판상에 배치되고, 상기 제2의 커패시터는 상기 제2의 전계 효과 트랜지스터의 게이트 전극에 대해서 상기 커패시터의 대칭 위치에 상기 반도체 기판의 표면 영역에 배치되는 반도체 메모리 장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 제2의 커패시터 및 상기 커패시터 제1의 전극이 상단은 상기 제2의 전계 효과 트랜지스터 및 상기 전계 효과 트랜지스터의 소오스 또는 드레인 영역의 표면보다 높은 위치에 각각 배치되고, 상기 커패시터 제1의 전극은 상기 커패시터의 상기 제1의 절연막과 상기 제1의 전계 효과 트랜지스터 및 상기 제2의 전계 효과 트랜지스터의 게이트 전극의 측면상에 형성된 절연막사이의 제1 및 제2의 갭을 거쳐, 상기 제1의 전계 효과 트랜지스터 및 상기 제2이 전계 효과 트랜지스터의 소오스 또는 드레인 영역의 표면에 각각 접속되고, 상기 제2의 커패시터의 제1의 전극은 상기 제2의 커패시터의 상기 제1의 절연막과 상기 제2의 전계 효과 트랜지스터의 게이트 전극의 다른 측면상에 형성된 절연막사이의 제3의 갭을 거쳐, 상기 제2의 전계 효과 트랜지스터의 드레인 또는 소오스 영역의 표면에 접속되는 반도체 메모리 장치.
  6. 특허청구의 범위 제5항에 있어서, 상기 반도체 메모리 장치에는 상기 제2의 전계 효과 트랜지스터의 게이트 전극의 전위를 상기 제1의 전계 효과 트랜지스터의 채널을 차단하는 전위로 유지하는 수단이 마련되는 반도체 메모리 장치.
  7. 특허청구의 범위 제5항에 있어서, 상기 제1의 전극은 상기 제2의 전계 효과 트랜지스터이 게이트 전극보다 낮은 위치에 형성되고, 상기 커패시터의 상기 제1의 전극 및 상기 제2의 커패시터의 상기 제1의 전극은 서로 분리되는 반도체 메모리 장치.
  8. 특허청구의 범위 제5항에 있어서, 상기 반도체 메모리 장치에는 상기커패시터 및 상기 제2의 커패시터의 제1의 전극에 위상이 다른 전위를 인가하는 수단이 마련되는 반도체 메모리 장치.
  9. 게이트 절연막을 통해 반도체 기판의 주면상에 수정의 형상을 갖는 게이트 전극을 형성하는 스텝, 상기 게이트 전극의 측면 및 위면을 덮도록 제1의 절연막을 연속해서 형성하는 스텝, 전면에 제2의 절연막을 형성하는 스텝, 상기 제2의 절연막에 이방성 에칭을 실해??여 상기 게이트 전극의 측면에 형성된 부분을 남기고 다른 영역에 형성된 부분을 제거하는 스텝, 상기 반도체 기판의 노출된 부분에 이방성 에칭을 실시하여 트렌치를 형성하는 스텝, 상기 제2의 절연막을 제거하는 스텝과, 상기 트렌치내의 상기 제3의 절연막에서 상기 반도체 기판의 노출된 표면으로 연장하는 도전막을 형성하는 스텝을 포함하는 반도체 메모리 장치의 제조방법.
  10. 특허청구의 범위 제9항에 있어서, 상기 도전막은 전계 효과 트랜지스터의 소오스 또는 드레인 영역에 접속되는 반도체 메모리 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920018451A 1991-10-18 1992-10-08 반도체 메모리 장치 및 그의 제조 방법 KR930009089A (ko)

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545581A (en) * 1994-12-06 1996-08-13 International Business Machines Corporation Plug strap process utilizing selective nitride and oxide etches
US5748547A (en) * 1996-05-24 1998-05-05 Shau; Jeng-Jye High performance semiconductor memory devices having multiple dimension bit lines
US20050036363A1 (en) * 1996-05-24 2005-02-17 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US7064376B2 (en) * 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US6147395A (en) 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US5907771A (en) * 1997-09-30 1999-05-25 Siemens Aktiengesellschaft Reduction of pad erosion
KR100353470B1 (ko) * 1998-10-28 2002-11-18 주식회사 하이닉스반도체 반도체소자의 제조방법
US6140175A (en) * 1999-03-03 2000-10-31 International Business Machines Corporation Self-aligned deep trench DRAM array device
US6034390A (en) * 1999-06-25 2000-03-07 Infineon Technologies North America Corp. Multi-bit trench capacitor
US6284593B1 (en) * 2000-11-03 2001-09-04 International Business Machines Corporation Method for shallow trench isolated, contacted well, vertical MOSFET DRAM
US6566192B2 (en) * 2001-02-27 2003-05-20 Nanya Technology Corporation Method of fabricating a trench capacitor of a memory cell
JP2003309182A (ja) * 2002-04-17 2003-10-31 Hitachi Ltd 半導体装置の製造方法及び半導体装置
JP5507287B2 (ja) * 2010-02-22 2014-05-28 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP5758729B2 (ja) * 2011-07-27 2015-08-05 ローム株式会社 半導体装置
KR101922177B1 (ko) * 2012-04-17 2019-02-14 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조방법
US9520390B2 (en) * 2013-03-15 2016-12-13 Semiconductor Components Industries, Llc Electronic device including a capacitor structure and a process of forming the same
US10424585B2 (en) 2016-01-21 2019-09-24 International Business Machines Corporation Decoupling capacitor on strain relaxation buffer layer

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795582B2 (ja) * 1987-11-17 1995-10-11 三菱電機株式会社 半導体装置の溝型キャパシタセルの製造方法
US4873205A (en) * 1987-12-21 1989-10-10 International Business Machines Corporation Method for providing silicide bridge contact between silicon regions separated by a thin dielectric
KR930001418B1 (ko) * 1990-08-07 1993-02-27 삼성전자 주식회사 반도체 장치의 제조방법
JPH05102420A (ja) * 1991-10-04 1993-04-23 Nippon Steel Corp 半導体記憶装置の製造方法
US5234856A (en) * 1992-04-15 1993-08-10 Micron Technology, Inc. Dynamic random access memory cell having a stacked-trench capacitor that is resistant to alpha particle generated soft errors, and method of manufacturing same

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Publication number Publication date
US5380674A (en) 1995-01-10
JPH05110017A (ja) 1993-04-30

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