JP2941579B2 - 2乗則クランプ回路 - Google Patents
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Description
する。さらに詳しくは、BICMOS出力バッファ回路
に関する。
には、通常、ダイまたはチップと呼ばれる、電気回路を
含むシリコン片がある。チップは、他の回路構成に対す
る相互接続点として用いられるボンディング・パッドを
有する。例えば、チップを細いワイヤによりリード・フ
レームに接続することができる。リード・フレームに
は、リード線があり、これがさらに大きなシステムの一
部分としてのプリント回路基板に接続するために用いら
れる。リード・フレームのリード線は、一定量のインダ
クタンス並びに、容量と抵抗とを有する。また、ボンデ
ィング・パッドをリード・フレームに接続するワイヤに
もいくらかのインダクタンスがある。しかしワイヤのイ
ンダクタンスは、リード・フレームのそれよりもかなり
小さい。リード・フレームのリード線を回路基板に接続
することにより、さらにインダクタンスが加わる。集積
回路のスイッチング速度が速くなるにつれて、この累積
されたインダクタンスは集積回路の性能に影響を与える
ようになる。
ることが望ましい。スイッチング速度が速くなると、電
流が変わる速度も速くなる。このように電流変化の速度
が速くなると、インダクタンスの両端で電圧降下が起こ
る。インダクタンスの両端の電圧は、そのインダクタン
スを通る電流の変化の時間速度をインダクタンス倍した
ものに等しい。これは、Ldi/diと表される。ただ
しLはインダクタンスで、di/dtは電流の変化の時
間速度である。di/dtが大きくなるにつれて、イン
ダクタンスの両端の電圧も大きくなる。インダクタンス
の両端のこの電圧降下により、回路基板上のリード線位
置と、集積回路上でそれが接続されているボンディング
・パッドとの間に電圧差分が起こる。このために、内部
から供給される電圧が、外部から供給される電圧とは異
なるという問題が起こることがある。そのため、内部供
給電圧が外部のレベルとあまりに異なるために、チップ
に入力される信号が誤って認識されることが起こって来
る。
速を保ちつつdi/dtを制御する。近年、集積回路製
造技術では、1つの集積回路上にMOSトランジスタ
と、バイポーラ・トランジスタとを作成することができ
るようになっている。バイポーラ・トランジスタを使用
することにより、出力バッファの速度を向上することが
できる。これは、通常、バイポーラ・トランジスタがM
OSトランジスタよりも高速で切り替わるまたはスイッ
チングするためである。しかし、バイポーラ・トランジ
スタを用いることにより別の問題が起こる。1つは、バ
イポーラ・トランジスタを持つ出力バッファの切り替え
またはスイッチング速度が速くなることにより、di/
dtの問題を悪化することである。新しい回路では、バ
イポーラ・トランジスタの切り替え速度が向上したこと
を利用しつつ、di/dtに対する受容レベルを維持す
ることが求められる。
タは逆方向のバイアス条件では劣化して、逆方向のバイ
アスが増大すると劣化の量が増大するという事実による
ものである。そのため逆方向のバイアスが大きいバイポ
ーラ・トランジスタを用いると、信頼性の問題が起こ
り、トランジスタは経時的に劣化して、ついには集積回
路全体の不良を起こす。
自身の性質から起こる。バイポーラ・トランジスタで
は、シリコンのPエリアとNエリアとの間に接合容量が
存在する。この接合容量は、PN接合の少数電荷蓄積容
量から起こる。例えば、NPNトランジスタは、PNベ
ース・エミッタ接合においてベース・エミッタ容量を有
する。少数(N型)キャリアが、接合付近のP型ベース
に蓄積され、少数(P型)キャリアが、接合付近のN型
エミッタに蓄積される。この容量は、拡散容量と呼ばれ
ることもあるが、P型ベースとN型エミッタとが、接合
付近に少数電荷を蓄積するこのとできる能力を表す。こ
の容量は、一部はPN接合上のバイアスにより決まり、
順方向のバイアスが大きくなると、容量も大きくなる。
回路の性能に影響を与えるほど大きくなることがある。
エミッタ・フォロアとしてバイポーラ・トランジスタを
用いている回路では、ベース・エミッタ容量は、ベース
電圧が変化した後のエミッタの出力電圧に影響を与える
ことがある。エミッタ・フォロアの構成では、ベース上
の電圧が大きくなると、エミッタの電圧もそれに従っ
て、同じ量だけ上昇する。エミッタ上の予測される電圧
は、ベース電圧から、ベース・エミッタ・ダイオードの
1電圧降下(VBE)分を減じたものに等しい。しか
し、ある環境においては、ベース電圧は、ベース・エミ
ッタ容量の効果によりセルフ・ブーストすることがあ
る。ベースに印加された電圧がすぐに上昇して、エミッ
タに接続される負荷の容量が高いときは、大きなベース
・エミッタ電圧が起こる。そしてエミッタの電圧が上昇
すると、ブートストラップ効果により、ベース・エミッ
タ容量によるベース電圧が上がる。負荷が充分に容量を
持つときは、ベースの電圧は印加された電圧よりも大き
くなる。実際、エミッタの電圧はベースの電圧からV
BEを減じたものに準ずる。ベース・エミッタ・コンデ
ンサを放電する経路がない場合、エミッタ電圧は望まし
い電圧レベルよりも大きいままになる。出力バッファな
どの回路に用いる場合、出力電圧が望ましい値を越えて
セルフ・ブーストする可能性があると回路の動作に有害
である。
負荷条件下で良好に動作しなければならないことであ
る。技術の改良により、現在多くの集積回路は、標準の
5ボルト電源電圧よりも小さい電圧、例えば3.3ボル
トの電源電圧で動作することができる。このために出力
バッファが駆動しなければならない負荷の種類が増えて
いる。負荷は、通常4種類のうちの1つに分類すること
ができる。第1の種類は、出力バッファが、5ボルトの
電源を有する集積回路で終端する伝送線を通じて信号を
駆動する。出力バッファにより与えられた出力信号が5
ボルトプラス1ダイオード降下分を越えると、集積回路
のダイオードの両端の電圧はカットイン電圧を越えて、
信号は5ボルトプラス1ダイオード降下にクランプされ
る。第2の種類は、3.3ボルトなどのより低い電源電
圧を持つ集積回路で終端する伝送線としてモデル化され
る。ダイオードは出力信号を、3.3ボルトプラス1ダ
イオード降下にクランプする。第3の種類は、信号線と
5ボルトの電源電圧端子との間に約480オームの抵
抗,信号線と接地電源電圧端子との間に約255オーム
の抵抗および接地(グランド)に対して約30ピコファ
ラド(pF)の容量を有する標準のTTL負荷である。
第4の種類は、開放回路である。このように出力バッフ
ァを接続することのできる負荷の種類の範囲が大きくな
ると、新しいアプローチが必要になる。
の形態で、入力/出力端子と、第1および第2MOSト
ランジスタと、電流手段と、電流シンク手段とを備えた
2乗則クランプ回路が提供される。第1MOSトランジ
スタは基準電圧を受け取るソースと、ゲートと、第1M
OSトランジスタのゲートに結合されたドレーンとを有
する。電流手段は第1MOSトランジスタのドレーンに
結合され、所定の電流をそこから供給する。第2MOS
トランジスタは前記入力/出力端子となるソースと、第
1MOSトランジスタのドレーンに結合されたゲート
と、ドレーンとを有する。電流シンク手段は第2MOS
トランジスタのドレーンに結合されて該ドレーンから電
流を吸引する。
と、出力端子と、第1および第2MOSトランジスタ
と、電流手段と、電流ミラー手段とを備えた2乗則クラ
ンプ回路(square−law clamping)
が提供される。第1MOSトランジスタは、基準電圧を
受け取るソースと、ゲートと、第1MOSトランジスタ
のゲートに結合されたドレーンとを有する。電流手段
は、第1MOSトランジスタのドレーンに結合されて、
そこから所定の電流を提供する。第2MOSトランジス
タは、入力/出力端子となるソースと、第1MOSトラ
ンジスタのドレーンに結合されたゲートと、ドレーンと
を有する。電流ミラー手段は、第2MOSトランジスタ
のドレーンと出力端子とに結合されて、第2MOSトラ
ンジスタのドレーンから出力端子に流れる電流を反映す
る。
4トランジスタおよび電流ソースを備えた2乗則クラン
プ回路が提供される。第1トランジスタは基準電圧を受
けるソースと、ゲートと、第1トランジスタのゲートに
結合されたドレーンとを有する。電流ソース手段は第1
トランジスタのドレーンに結合された第1端子と、電源
電圧端子に結合された第2端子とを有し、それらの端子
の間に所定の電流を流す。第2トランジスタは入力/出
力端子となるソースと、第1トランジスタのドレーンに
結合されたゲートと、ドレーンとを有する。第3トラン
ジスタは第2トランジスタのドレーンに結合された第1
電流電極と、第3トランジスタの第1電流電極に結合さ
れた制御電極と、電源電圧端子に結合された第2電流電
極とを有する。第4トランジスタは2乗則クランプ回路
の出力端子を提供する第1電流電極と、第3トランジス
タの第1電流電極に結合された制御電極と、前記電源電
圧端子に結合された第2電流電極とを有する。
詳細な説明と、添付の図面とからさらに明確に理解され
るであろう。
む、集積回路の一部分30をブロック図で示したもので
ある。部分30には、インバータ31、ECL−MOS
部分レベル発生器32、部分−全レベル発生器33、出
力バッファ34およびボンディング・パッド35が含ま
れる。部分30の各ブロックの機能は、図2ないし図6
に関する以下の説明でより明確に理解されるであろう。
しかし、図1は、出力バッファ34の全体的な動作を理
解するのに役立つ。
とラベルの付いた出力イネーブル信号に応答して、出力
バッファ34により提供される。信号OEは、発生器3
2と出力バッファ34とに送られる。しかし、より便利
に用いるために、インバータ34が信号OEを反転し
て、「反転OE」とラベルの付いた補数を設ける。この
信号は発生器32と発生器33とに送られる。なお、こ
こで反転信号を表わすために、いわゆるオーバライン
(overline)に代えて「反転」なる文字を付加
したものを使用する。発生器32は「MUX」と「反転
MUX」とラベルの付いた信号間の差動電圧として表さ
れるデジタル信号を受け取る。図示される実施例におい
ては、MUXと反転MUXとは、ECLレベル差動信号
対を形成する。発生器32は、信号OEが能動になった
ことにより動作可能になると、「PED」とラベルの付
いた部分レベル真信号と、「反転PED」および「反転
PD」とラベルの付いた部分レベル補信号とを、MUX
および反転MUXにより表される論理状態に応答して発
生する。信号PEDおよび反転PEDは、1ダイオード
電圧降下分だけECL信号レベルよりも小さくなってい
るが、CMOS信号の電圧スウィングを欠く。しかし発
生器33が、「反転QD」および「反転DATA」とい
う2つのアクティブロー信号を、部分レベル信号PED
および反転PEDに応答して提供する。信号反転QD
は、全CMOSレベル信号であり、信号反転DATA
は、VDDよりも1VBE分低い高論理(logic
high)レベルを有する。出力バッファ34は、次に
信号反転QDおよび反転DATAを受け取り、さらに部
分レベル信号反転PDを受け取り、信号OEが能動にな
って動作可能になったときに、ボンディング・パッド3
5に対して信号Qを送る。信号OEが非能動になること
により動作不能になると、出力バッファ34は高インピ
ーダンス状態の信号Qを提供する。
の付いた、出力バッファ34の電圧レギュレータで用い
る基準電圧も受け取る。VREGは、バンドギャップ基
準電圧発生器などの回路によりチップ上で発生された所
定の基準電圧であり、出力バッファ34の性能を変更し
て、あらゆる種類の負荷の要件を満たすように選択され
る。しかし、他の実施例では、VREGは集積回路に対
する入力として受け取られることもある。部分30は、
スタティック・ランダム・アクセス・メモリ(SRA
M)の出力バッファを示していることに留意すること。
このようなデバイスでは、発生器32と33とはいずれ
も、最終増幅器(final amplifier)と
呼ばれる。信号MUXおよび反転MUXは、列と行の解
読によりアクセスされるメモリ・セルの内容を表す信号
である。しかし、部分30は、他の集積回路や他の種類
の入力信号にも適用できることは明白である。
発生器32の概略図である。発生器32には、NPNト
ランジスタ41ないし46、抵抗47,48およびNチ
ャンネルMOSトランジスタ51ないし66が含まれ
る。トランジスタ41は、「VDD」とラベルの付いた
正の電源電圧端子に接続されたコレクタと、信号反転M
UXを受け取るベースと、エミッタとを有する。トラン
ジスタ42は、VDDに接続されたコレクタと、ベース
と、信号PEDを提供するエミッタとを有する。トラン
ジスタ43は、トランジスタ42のベースに接続された
コレクタと、トランジスタ41のエミッタに接続された
ベースと、エミッタとを有する。トランジスタ44は、
信号反転PDを提供するコレクタと、ベースと、トラン
ジスタ43のエミッタに接続されたエミッタとを有す
る。トランジスタ45は、VDDに接続されたコレクタ
と、トランジスタ44のコレクタに接続されたベース
と、信号反転PEDを提供するエミッタとを有する。ト
ランジスタ46は、VDDに接続されたコレクタと、信
号MUXを受け取るベースと、トランジスタ44のベー
スに接続されたエミッタとを有する。抵抗47は、V
DDに接続された第1端子と、トランジスタ43のコレ
クタに接続された第2端子とを有する。抵抗48は、V
DDに接続された第1端子と、トランジスタ44のコレ
クタに接続された第2端子とを有する。
エミッタに接続されたドレーンと、信号OEを受け取る
ゲートと、ソースとを有する。トランジスタ52は、ト
ランジスタ51のソースに接続されたドレーンと、「N
BIAS」とラベルの付いたバイアス信号を受け取るゲ
ートと、「VSS」とラベルの付いた負の電源電圧端子
に接続されたソースとを有する。トランジスタ53は、
トランジスタ41のエミッタに接続されたドレーンと、
信号反転OEを受け取るゲートと、ソースとを有する。
トランジスタ54は、トランジスタ42のエミッタに接
続されたドレーンと、信号OEを受け取るゲートと、ソ
ースとを有する。トランジスタ55は、トランジスタ5
4のソースに接続されたドレーンと、信号NBIASを
受け取るゲートと、VSSに接続されたソースとを有す
る。トランジスタ56は、トランジスタ42のエミッタ
に接続されたドレーンと、信号反転OEを受け取るゲー
トと、トランジスタ53のソースに接続されたソースと
を有する。トランジスタ57は、トランジスタ43,4
4のエミッタに接続されたドレーンと、信号OEを受け
取るゲートと、ソースとを有する。トランジスタ58
は、トランジスタ57のソースに接続されたドレーン
と、信号NBIASを受け取るゲートと、VSSに接続
されたソースとを有する。トランジスタ59は、トラン
ジスタ43,44のエミッタに接続されたドレーンと、
信号反転OEを受け取るゲートと、トランジスタ53,
56のソースに接続されたソースとを有する。トランジ
スタ60は、トランジスタ45のエミッタに接続された
ドレーンと、信号OEを受け取るゲートと、ソースとを
有する。トランジスタ61は、トランジスタ60のソー
スに接続されたドレーンと、信号NBIASを受け取る
ゲートと、VSSに接続されたソースとを有する。トラ
ンジスタ62は、トランジスタ45のエミッタに接続さ
れたドレーンと、信号反転OEを受け取るゲートと、ト
ランジスタ53,56,59のソースに接続されたソー
スとを有する。トランジスタ63は、トランジスタ46
のエミッタに接続されたドレーンと、信号OEを受け取
るゲートと、ソースとを有する。トランジスタ64は、
トランジスタ63のソースに接続されたドレーンと、信
号NBIASを受け取るゲートと、VSSに接続された
ソースとを有する。トランジスタ65は、トランジスタ
46のエミッタに接続されたドレーンと、信号反転OE
を受け取るゲートと、トランジスタ53,56,59,
62のソースに接続されたソースとを有する。トランジ
スタ66は、トランジスタ53,56,59,62,6
5のソースに接続されたドレーンと、信号NBIASを
受け取るゲートと、VSSに接続されたソースとを有す
る。
分CMOSレベル発生器である。信号MUXおよび反転
MUXは、差分ECLレベル信号である。OEが非能動
(inactive)であるとき、トランジスタ51,
54,57,60,63はすべて非導電状態で、トラン
ジスタ52,55,58,61,64により形成される
電流源により通常提供される電流を流さない。しかしト
ランジスタ53,56,59,62,65は導電状態で
あり、トランジスタ66により形成される電流源により
提供されるより小さな電流により、トランジスタ41な
いし46のエミッタの電圧は、信号MUXまたは反転M
UXのいずれかの電圧、場合によりそれから1VBE降
下分を減じた電圧に従う。OEが能動(active)
であるときは、発生器32は信号PED,反転PEDお
よび反転PDを、MUXおよび反転MUXに応答して発
生する。トランジスタ41,46はそれぞれ、ECLレ
ベル信号MUXおよび反転MUXから、VBEとラベル
の付いたダイオード電圧降下1つ分起こす。(以下の説
明では、VBEはこのような電圧降下を包括的に示すも
のとする;VBEの精密な値が、エミッタ・エリアなど
VBEに影響を与える特性が通常異なるトランジスタに
より変動することは、当業者には明白であろう。)これ
らのレベルシフトした信号は、抵抗47,48と、トラ
ンジスタ43,44と、トランジスタ58により形成さ
れる電流源とにより形成される差動ステージに対する入
力として与えられる。この差動ステージの出力信号は、
抵抗47,48の第2端子において、高論理電圧VDD
と、低論理電圧(VDD−I58R47)または(V
DD−I58R48)とを有する。ただしI58は、N
BIASによりバイアスされた場合のトランジスタ58
により提供される電流で、R47は、抵抗47の抵抗
値,R48は、抵抗48の抵抗値である。信号反転PD
は、抵抗48の第2端子において、出力バッファ34に
対する部分レベル信号として提供される。しかし信号P
EDおよび反転PEDは、トランジスタ42,45によ
りそれぞれ1ダイオード電圧降下分だけさらにレベルが
ずらされるので、約(VDD−VBE)の高論理電圧
と、約(VDD−I58R47−VBE)または、約
(VDD−I58R48−VBE)のいずれかの低論理
電圧とを有することになる。
ル発生器33の概略図である。発生器33には、Pチャ
ンネルMOSトランジスタ71,72と、Nチャンネル
MOSトランジスタ73,74,75と、NPNトラン
ジスタ76と、抵抗77と、Nチャンネル・トランジス
タ78,79と、抵抗80,81と、Nチャンネル・ト
ランジスタ82と、Pチャンネル・トランジスタ83,
84と、Nチャンネル・トランジスタ85,86とが含
まれる。トランジスタ71は、VDDに接続されたソー
スと、信号PEDを受け取るゲートと、ドレーンとを有
する。トランジスタ72は、VDDに接続されたソース
と、信号反転PEDを受け取るゲートと、ドレーンとを
有する。トランジスタ73は、トランジスタ71のドレ
ーンに接続されたドレーンと、トランジスタ73のドレ
ーンに接続されたゲートと、VSSに接続されたソース
とを有する。トランジスタ74は、トランジスタ72の
ドレーンに接続されたドレーンと、トランジスタ73の
ドレーンに接続されたゲートと、VSSに接続されたソ
ースとを有する。トランジスタ75は、トランジスタ7
4のドレーンに接続されたドレーンと、信号反転OEを
受け取るゲートと、VSSに接続されたソースとを有す
る。トランジスタ76は、VDDに接続されたコレクタ
と、ベースと、エミッタとを有する。抵抗76は、トラ
ンジスタ76のエミッタに接続された第1端子と、信号
反転DATAを提供する第2端子とを有する。トランジ
スタ78は、抵抗77の第2端子に接続されたドレーン
と、トランジスタ74のドレーンに接続されたゲート
と、ソースとを有する。トランジスタ79は、抵抗77
の第2端子に接続されたドレーンと、信号反転OEを受
け取るゲートと、ソースとを有する。抵抗80は、トラ
ンジスタ78のソースに接続された第1端子と、VSS
に接続された第2端子とを有する。抵抗81は、トラン
ジスタ79のソースに接続された第1端子と、VSSに
接続された第2端子とを有する。トランジスタ82は、
トランジスタ76のベースに接続されたドレーンと、信
号反転OEを受け取るゲートと、VSSに接続されたソ
ースとを有する。トランジスタ83は、VDDに接続さ
れたソースと、信号PEDを受け取るゲートと、トラン
ジスタ76のベースに接続されて、そこに信号反転QD
を与えるドレーンとを有する。トランジスタ84は、V
DDに接続されたソースと、信号反転PEDを受け取る
ゲートと、ドレーンとを有する。トランジスタ85は、
トランジスタ83のドレーンに接続されたドレーンと、
トランジスタ84のドレーンに接続されたゲートと、V
SSに接続されたソースとを有する。トランジスタ86
は、トランジスタ84のドレーンに接続されたドレーン
と、トランジスタ84のドレーンに接続されたゲート
と、VSSに接続されたソースとを有する。
るとき、発生器33は動作不能(disabled)で
ある。トランジスタ78のゲート,トランジスタ76の
ベースおよび抵抗77の第2端子(信号反転DATA)
は、トランジスタ75,79,82によりそれぞれ約V
SSに駆動される。抵抗81は、信号反転DATAがV
SSに下がる速度を制御して、それにより反転OEが非
能動のときにdi/dtを制御する助けとなる点に留意
されたい。
と、トランジスタ75,79,82はすべて非導電状態
になる。発生器33は、信号PEDおよび反転PEDに
よって表される論理状態に応答して信号反転DATAと
反転QDとを発生する。トランジスタ71ないし74
は、CMOS増幅器を形成し、この増幅器は、信号PE
Dが高論理において能動で、信号反転PEDが低論理に
おいて能動の場合に、トランジスタ72のドレーンでC
MOS高論理(約VDD)を発生し、信号PEDが低論
理において非能動で、信号反転PEDが高論理において
非能動の場合にCMOS低論理(約VSS)を発生す
る。逆に、トランジスタ83ないし86は、CMOS増
幅器を形成し、この増幅器は、各々の論理レベルにおい
て、信号PEDが能動(非能動)で、信号反転PEDが
能動(非能動)の場合に応答してCMOS高(低)論理
を発生する。トランジスタ83のドレーンは、CMOS
レベルの信号反転QDを発生し、これはまたトランジス
タ76のベースにも供給される。出力信号反転DATA
は、約(VDD−VBE)の高論理と、約VSSの低論
理において発生される。このため反転DATAの高論理
電圧は、全CMOS高論理から1つのVBE分だけ下向
きにレベルシフトされる。抵抗77,80もまた、信号
Qが切り替わるときにdi/dtを制御するために重要
である。信号反転QDが高論理において非能動になる
と、抵抗77が信号反転DATAが上がる速度を制御
し、トランジスタ72のドレーンの電圧が、高論理に駆
動されると、抵抗80が信号反転DATAが下がる速度
を制御する。好適な実施例においては、抵抗80および
81の値は異なっており、Qがデータの変化に応答して
駆動されるか、OEが能動になることに応答して駆動さ
れるかにより、異なる信号速度とdi/dtとを提供す
る。
回路34の概略図である。出力バッファ34には、NP
Nトランジスタ91と、PチャンネルMOSトランジス
タ92ないし94と、NチャンネルMOSトランジスタ
95ないし98と、2乗則クランプ99と、NPNトラ
ンジスタ102と、Nチャンネル・トランジスタ10
3,104,105と、Pチャンネル・トランジスタ1
06,111と、Nチャンネル・トランジスタ112
と、インバータ113と、NチャンネルMOSトランジ
スタ114,115と、NPNトランジスタ116と、
抵抗117,118と、NチャンネルMOSトランジス
タ119と、2乗則クランプ120とが含まれる。トラ
ンジスタ91は、VDDに接続されたコレクタと、信号
反転PDを受け取るベースと、エミッタとを有する。ト
ランジスタ92は、VDDに接続されたソースと、信号
OEを受け取るゲートと、ドレーンとを有する。トラン
ジスタ93は、VDDに接続されたソースと、トランジ
スタ91のエミッタに接続されたゲートと、トランジス
タ93のゲートとトランジスタ92のドレーンとに接続
されたドレーンとを有する。トランジスタ94は、V
DDに接続されたソースと、トランジスタ93のドレー
ンに接続されたゲートと、ドレーンとを有する。トラン
ジスタ95は、トランジスタ93のドレーンに接続され
たドレーンと、「VREG」とラベルの付いた基準電圧
を受け取るゲートと、ソースとを有する。トランジスタ
96は、トランジスタ94のドレーンに接続されたドレ
ーンと、ゲートと、トランジスタ95のソースに接続さ
れたソースとを有する。トランジスタ97は、トランジ
スタ95,96のソースに接続されたドレーンと、信号
OEを受け取るゲートと、ソースとを有する。トランジ
スタ98は、トランジスタ97のソースに接続されたド
レーンと、信号NBIASを受け取るゲートと、VSS
に接続されたソースとを有する。2乗則クランプ99
は、入力として信号VREG,OEおよびNBIASを
受け取り、入力/出力端子100と、トランジスタ94
のドレーンに接続された出力端子101とを有する。ト
ランジスタ102は、VDDに接続されたコレクタと、
トランジスタ94のドレーンに接続されたベースと、2
乗則クランプ99の入力/出力端子とトランジスタ96
のゲートとに接続されたエミッタとを有する。トランジ
スタ103は、トランジスタ102のエミッタに接続さ
れたドレーンと、信号OEを受け取るゲートと、ソース
とを有する。トランジスタ104は、トランジスタ10
3のソースに接続されたドレーンと、信号NBIASを
受け取るゲートと、VSSに接続されたソースとを有す
る。トランジスタ104は、トランジスタ94のドレー
ンに接続されたドレーンと、信号反転OEを受け取るゲ
ートと、トランジスタ102のエミッタに接続されたソ
ースとを有する。トランジスタ105は、トランジスタ
94のドレーンに接続されたソースと、信号OEを受け
取るゲートと、トランジスタ102のエミッタに接続さ
れたドレーンとを有する。
のドレーンに接続されたソースと、信号OEを受け取る
ゲートと、ドレーンとを有する。トランジスタ112
は、トランジスタ94のドレーンに接続されたドレーン
と、信号反転OEを受け取るゲートと、トランジスタ1
11のドレーンに接続されたソースとを有する。インバ
ータ113は、信号OEを受け取る入力端子と、信号反
転OEを提供する出力端子とを有する。トランジスタ1
14は、トランジスタ94のドレーンに接続されたドレ
ーンと、信号OEを受け取るゲートと、ソースとを有す
る。トランジスタ115は、トランジスタ114のソー
スに接続されたドレーンと、信号反転QDを受け取るゲ
ートと、VSSに接続されたソースとを有する。トラン
ジスタ116は、VDDに接続されたコレクタと、トラ
ンジスタ94のドレーン,トランジスタ111のソース
およびトランジスタ112のドレーンに接続されたベー
スと、エミッタとを有する。抵抗117は、トランジス
タ111のドレーンとトランジスタ112のソースとに
接続された第1端子と、第2端子とを有する。抵抗11
8は、トランジスタ116のエミッタに接続された第1
端子と、抵抗117の第2端子に接続され、信号Qを提
供する第2端子とを有する。トランジスタ119は、抵
抗118の第2端子に接続されたドレーンと、信号反転
DATAを受け取るゲートと、VSSに接続されたソー
スとを有する。2乗則クランプ120は、入力として、
信号VREG,OE,NIBIASおよび反転OEを受
け取り、抵抗118の第2端子に接続された入力/出力
端子120と、入力/出力端子121に接続された出力
端子122とを有する。
圧と、約VREGの高論理電圧において出力信号Qをボ
ンディング・パッド35に供給する。このため、VRE
Gの値は、有り得る種類の負荷に関して、速度とdi/
dtとのトレードオフが最適になるように選択される。
部分30の集積回路が5ボルトの電源を有し、ボンディ
ング・パッド35に接続されたもう1つの集積回路が3
ボルトの電源を有するときには、調整された高論理電圧
を有することは特に有利である。
2,111,112は導電状態になり、トランジスタ9
7,103,114は非導電状態になる。トランジスタ
92は、トランジスタ93,94のゲートにおいて高論
理電圧を発生して、トランジスタ93,94はいずれも
非導電状態になる。トランジスタ97,103も非導電
状態となって、トランジスタ98,104が電流源とし
て機能することを防ぐ。トランジスタ111,112は
導電状態となり、トランジスタ116のベースとエミッ
タとを結合させて、逆バイアスがベース・エミッタ接合
の両端に形成されないようにする。これが形成されると
信頼性の問題が起こる。また2乗則クランプ(squa
re−law clamps)99,120は非導電状
態とされる。
非能動のとき、2つの機能を果たす。第1に、信号OE
が非能動のとき、出力信号Qに対する望ましくない漏洩
路(leakage path)が存在することがあ
る。信号OEが非能動のとき、出力バッファ34は高イ
ンピーダンス状態になければならない。トランジスタ9
2は導電状態になり、トランジスタ93のドレーンをV
DDに結合させる。漏洩路は、トランジスタ92のドレ
ーンから、トランジスタ95,96を通り、トランジス
タ116のベースまで延びて、外部デバイスにより低論
理にされた場合の信号Qに影響を与える。トランジスタ
102のエミッタは、信号OEが非能動のとき浮動状態
にあるので、トランジスタ96のゲートは高論理のまま
で、トランジスタ96を導電状態に保ち、漏洩路が完成
される。しかしトランジスタ105,106は、信号O
Eが非能動のとき導電状態であるので、トランジスタ9
6のゲートのための放電路となる。第2に、トランジス
タ105,106は、大きな反対方向のバイアスが、ト
ランジスタ102上に発生することを防ぐ。トランジス
タ102のベースは、トランジスタ116のベースに結
合されて、低論理に駆動されるトランジスタ116のエ
ミッタの電圧に従う。しかし、トランジスタ102のエ
ミッタは浮動状態で、高論理のままである。トランジス
タ105,106は、信号OEが非能動のとき、ベース
とエミッタとを結合することによりこの問題を解決す
る。
転OEが低論理において能動)のとき、出力バッファ3
4は、信号反転PD、反転QDおよび反転DATAによ
り集合的に表される論理状態に応答して信号Qを発生す
る。信号Qが高論理で駆動されると、信号反転PD、反
転QDおよび反転DATAはすべて低論理において能動
となる。トランジスタ91ないし98は差動増幅器を形
成する。これが、トランジスタ94のドレーンの電圧を
変化させて、一方の入力(トランジスタ96のゲート)
の電圧が、もう一方の入力(VREG)の電圧と等しく
なるようにする。トランジスタ96のゲートの電圧は、
トランジスタ102のベースの電圧が、1VBE高い、
すなわち(VREG+VBE)である時に限り、VRE
Gに等しくなる。トランジスタ102と、出力トランジ
スタ116とは、そのVBEが等しくなるように整合さ
れている。したがって(抵抗118の効果を無視して)
出力バッファ34は、Qの高論理電圧を約VREGに調
整する。抵抗118は、トランジスタ116のエミッタ
と直列に置かれて、出力バッファ34が高論理において
信号Qを発生するときにdi/dtを制御するが、しか
し、信号Qが約VREGになると、抵抗118を通る定
常電流は非常に小さくなり、抵抗118は目に見えるほ
どの電圧降下を起こさない。
PD、反転QDおよび反転DATAはすべて高論理にな
る。反転PDの高論理電圧は、約VDDであるので、ト
ランジスタ91のエミッタの電圧は、ほぼ(VDD−V
BE)に等しくなる。この電圧は、VDDからトランジ
スタ93,94の閾値電圧を減じたものより大きいの
で、トランジスタ93,94はいずれも非導電状態とな
る。しかし、トランジスタ91は、部分レベル信号反転
PDを用いて、トランジスタ93,94のゲートを信号
OEが能動のときのそれらの閾値に近い値に保持する。
トランジスタ114,115は導電状態であり、トラン
ジスタ116のベースの電圧を約VSSまで下げる。反
転DATAも高論理であり、トランジスタ119を導電
状態にして、信号Qを実質的にVSSに結合させる。こ
こで信号反転QDと反転DATAとの間のレベルの差
が、出力バッファ34の動作にとって重要になる。信号
反転QDは、トランジスタ116のベースの電圧をでき
るだけ速く小さくするために約VDDの全CMOS高論
理で発生される。しかし、信号反転DATAは、約(V
DD−VBE)だけの高論理電圧を有し、これがトラン
ジスタ119の導電性を制約する。さらに、発生器33
の抵抗77は、反転DATAがその高論理電圧に到達す
る速度を遅くして、信号Qが低論理で発生されるときに
出力バッファ34により起こるdi/dtを小さくす
る。出力バッファ34の動作にとっては、タイミングの
差も重要である。信号反転QDは、時間的に信号反転D
ATAに先行しており、トランジスタ116,118が
いずれも同時に導電状態になったときに流れるクローバ
(crowbar )電流を回避する助けをする。
ングを行って、信号Qの電圧がVREGよりも上がらな
いようにする。これは信号反射により伝送線上に起こる
ことがある。まず、クランプ120は出力信号Qを直接
クランプする。次にクランプ99は、トランジスタ10
2(ミラー・トランジスタ116)のエミッタの電圧
が、VREGを越えるとトランジスタ116のベースの
電圧をクランプする。いずれのクランプ99,102
も、2乗則特性により、目的の電圧とVREGとの差に
比例して、適切な信号線をクランプすることにより、
「ソフト」クランプを行う。クランプ99,120の精
密な動作は、図5および図6に関する説明でより明確に
なろう。
関して)、上述の問題をそれぞれ解決する。第1に、可
能性のあるあらゆる信号遷移に関してdi/dt制御を
行う。メモリなどの集積回路で用いる場合には、出力信
号Qをデータの遷移から(制御信号OEがすでに能動で
ある場合)、または制御信号OEの遷移から(正確なデ
ータがすでにある場合)、ずらす(timed)ことも
ある。表1は、信号Qが切り替わるときに部分30がd
i/dtを制御する方法を示している: 表 1 Q信号遷移 トリガーのきっかけ di/dt制御のソース 1の立ち上がり縁 MUX/反転MUX変化 トランジスタ116のベース (116導電状態) 電圧のランプ速度 1の立ち下がり縁 MUX/反転MUX変化 トランジスタ98の電流制限 (116非導電状態) 0の立ち上がり縁 MUX/反転MUX変化 抵抗77の値、反転DATA (119導電状態) の高論理電圧 0の立ち下がり縁 MUX/反転MUX変化 抵抗80の値 (119非導電状態) 1の立ち上がり縁 OE変化 トランジスタ116のベース 電圧のランプ速度と、トラン ジスタ91により駆動される 部分レベル 1の立ち下がり縁 OE変化 トランジスタ98の電流制限 0の立ち上がり縁 OE変化 抵抗77の値 0の立ち下がり縁 OE変化 抵抗81の値 発生器33の重要な特徴は、異なるトリガーのきっかけ
(events)の間の0の立ち下がり縁における速度
と、di/dt制御とのトレードオフを最適にするため
に、抵抗77,81の値に差をつけてあることである。
改善させつつdi/dt制御ができる。信号Qが高論理
で提供されるべき場合は、信号反転PDは能動である。
反転PDは、部分レベル信号であるので、全レベル信号
反転QDおよび反転DATAが発生器33から得られる
前に発生器32から得ることができる。このため、信号
Qが高論理で提供されるとき、トランジスタ91はすば
やくCMOS差動増幅器を起動する。しかし、トランジ
スタ91のエミッタの電圧は(反転PD−VBE)に等
しく、これは充分に高く、トランジスタ93,94を導
電状態にさせない。
方向のバイアスが、バイポーラ・トランジスタのベース
・エミッタ接合の両端に発達することを防ぐ。OEが非
能動であるのに応答して、トランジスタ111,112
は導電状態となり、トランジスタ116のベースとエミ
ッタとを抵抗117,118を通じて接続する。このた
め、出力バッファ34が非能動で、トランジスタ116
のベースの電圧が低論理であるときに、ボンディング・
パッド35が高論理になると、トランジスタ111,1
12は、ベースからエミッタへの大きな反対方向または
逆バイアスが形成されることを防ぐ。
容量負荷(図4には図示せず)をスイッチングするとき
に、トランジスタ116のベースのセルフ・ブーストを
防ぐ。トランジスタ116のベースの電圧が、(VRE
G+VBE)を越えると、クランプ99が出力端子10
1に入る電流を下げ(sink)始める。同様に、抵抗
118の第2端子の電圧がVREGを越えると(トラン
ジスタ116のエミッタがセルフ・ブーストするベース
に追従すると起こる)、クランプ120は、入力/出力
端子121と、出力端子122とに入る電流を下げ始め
る。クランプ99,120は、2乗則クランプなので、
各々の目的のノードにおける電圧がVREGを越えたと
き、そのクランプの動作は、2乗則特性により決定され
る。すなわち、クランプに引き込まれる電流(I)は、
電圧(V)とVREGとの差の2乗に比例する。このた
め、電圧の差が小さいときは、2乗則クランプ99,1
20は小さな電流しか提供しない。2乗則特性は、伝送
線としてモデル化できるシステム内のオーバダンピング
を防ぐ場合に重要なものになる。クランプ99は、トラ
ンジスタ116のベースの電圧を直接クランプして、セ
ルフ・ブーストを防ぐ。
まな種類の負荷にインタフェースすることができる。こ
れには伝送線としてモデル化できるようにボンディング
・パッド35に結合された3.3ボルトの集積回路も含
まれる。調整された電圧を用いることにより、部分30
を含むような5ボルトの集積回路を、例えば、3ボルト
の集積回路とインターフェースすることもできる。基準
電圧VREGそのものに影響を与えずに、これを行うこ
とができる。図示された実施例においては、VREGは
オンチップのバンドギャップ電圧発生器により与えられ
るが、しかし、他の実施例においては、VREGを外部
から与えることもある。さらに信号Qの電圧の調整は、
ボンディング・パッド35上で反射される信号の影響を
受けずに行うことができる。いくつかの種類の負荷が伝
送線としてモデル化できるので、アンダーダンプされた
信号励起システムの可能性も存在する。信号Qはトラン
ジスタ102のエミッタにおける電圧(トランジスタ1
16のエミッタの電圧ではなく)として測定されるの
で、信号QをVREGよりも大きくするようなボンディ
ング・パッド35上の信号反射があると、出力バッファ
34は調整を行わなくなる。この比較は、VREGと、
トランジスタ116のベースの電圧に追従するが、反射
信号には影響を受けない、トランジスタ102のエミッ
タの電圧との間で行われる。
99の概略図である。クランプ回路99には、Pチャン
ネルMOSトランジスタ130ないし132と、Nチャ
ンネルMOSトランジスタ133ないし136とが含ま
れる。トランジスタ130は、信号VREGを受け取る
ソースと、ゲートと、トランジスタ130のゲートに接
続されたドレーンとを有する。トランジスタ131は、
VDDに接続されたソースと、信号OEを受け取るゲー
トと、トランジスタ130のゲートに接続されたドレー
ンとを有する。トランジスタ132は、入力/出力端子
101に接続されたソースと、トランジスタ130のド
レーンに接続されたゲートと、ドレーンとを有する。ト
ランジスタ133は、トランジスタ130のドレーンに
接続されたドレーンと、信号OEを受け取るゲートと、
ソースとを有する。トランジスタ134は、トランジス
タ133のソースに接続されたドレーンと、信号NBI
ASを受け取るゲートと、VSSに接続されたソースと
を有する。トランジスタ135は、トランジスタ132
のドレーンに接続されたドレーンと、トランジスタ13
5のドレーンに接続されたゲートと、VSSに接続され
たソースとを有する。トランジスタ136は、出力端子
102に接続されたソースと、トランジスタ132のド
レーンに接続されたゲートと、VSSに接続されたソー
スとを有する。
き、トランジスタ133は非導電状態で、電流は流れな
い。トランジスタ131は導電状態で、各トランジスタ
のゲートはVDDに結合され、トランジスタ130,1
32が入力/出力端子100の電圧にかかわらず導電状
態になることを防ぐ。OEが高論理で能動であるとき、
2乗則クランプ99が動作可能になる。トランジスタ1
30のゲート(それ自身のドレーンに接続されている)
の電圧が下がり、トランジスタ130をバイアスして、
NBIASによりバイアスされたときに、トランジスタ
134により供給された電流を通す。この、ほぼ(VR
EG−VTP)に等しい電圧もまた、トランジスタ13
2のゲートに印加される。ただし、VTPは、トランジ
スタ130の閾値である。入力/出力端子100に結合
された入力電圧が、VREGよりも小さい場合、トラン
ジスタ132は実質的に非導電状態になる。しかし、端
子100の電圧がVREGよりも上がると、トランジス
タ132により伝えられる電流は、差の2乗によって増
える。このため、端子100に流れる電流は、その電圧
とVREGとの差の2乗に比例する。トランジスタ13
5,136は、トランジスタ132により伝わり、出力
端子101に供給される電流を反映する電流ミラーを形
成する。
路に比べて、少なくとも3つの利点を持つ。第1に、ク
ランプ99は、基準電圧が、Nチャンネルの閾値とPチ
ャンネルの閾値との和よりも大きい限り、任意の基準電
圧VREGに対するクランプを行う。第2に、トランジ
スタ136により、クランプ99の強度は、特定の用途
に合わせて調整することができる。第3に、2乗則クラ
ンプは、調整ループ(regulation loo
p)内での伝播遅延がほとんど起こらない。これは、電
流量を決定する端子、すなわち入力/出力端子100
が、結果的に得られる電流が流れ込む端子と同じためで
ある。出力端子101に対する電流応答は、トランジス
タ135,136により形成される電流ミラーの遅延分
しか遅延しない。これは非常に小さいものである。帰還
路の遅延は従来、クランプ回路とレギュレータにおける
発振の原因と通常考えられているので、これは重要な改
良点である。
120の概略図である。クランプ回路120は、構造的
にはクランプ回路99と同様であるので、対応する要素
には同一の参照番号が割当てられている。クランプ回路
120とクランプ回路99の間には、2点異なるところ
がある。第1は、クランプ回路120には、トランジス
タ136のゲートに接続されたドレーンと、信号反転O
Eを受け取るゲートと、VSSに接続されたソースとを
有するNチャンネル・トランジスタ141が含まれるこ
とである。トランジスタ141により、電流ミラー・ト
ランジスタ135,136のゲートは、反転OEが非能
動であるとき、VSSに結合する。第2は、出力端子1
22が入力/出力端子121に接続していることであ
る。このためトランジスタ135,136により形成さ
れる電流ミラーに流れ込む電流が、トランジスタ132
により伝わる電流に加えられて、クランプ120の強度
が大きくなる。出力端子122の、入力/出力端子12
1に対する接続は、2乗則クランプの強度を大きくする
ための別の方法である。
り影響を受ける出力バッファ34の部分の電圧−電流特
性のグラフであり、本発明の理解に役立つ。図7におい
て、縦軸は、電流(I)を示し、横軸は電圧(V)を示
す。VREG越えると、2乗則クランプは動作を開始す
る。(V<VREG)である場合、2乗則クランプ10
1の状況については、指数特性を有する電流−電圧曲線
に沿っている「I1」とラベルのついた電流は、トラン
ジスタ102のベース・エミッタ・ダイオードを通って
伝わり、I1・e(VREG−V)となる。しかし、電
圧がVREGに近づくにつれて、ベース・エミッタ・ダ
イオードの電圧降下は、そのカットイン電圧よりも下が
り、ついに、I1は、ほぼゼロになる(反対方向の飽和
電流は無視する。)しかし、(V=VREG)のとき
は、クランプ99のトランジスタ132のソース電圧
は、トランジスタ132のゲートからソースへの電圧が
閾値電圧に等しくなるレベルまで上がる。VREGより
も高い電圧に関しては、2乗則特性を有する電流−電圧
曲線に沿っている、「I2」とラベルのついた別の電流
がクランプ99に流れ、I2・(V−VREG)2とな
る。さらにクランプ99は、トランジスタ135の電流
をトランジスタ136内に反映するので、トランジスタ
102のエミッタの電圧がVREGを越えると、ノード
101は同じ2乗則電圧電流特性を示す。
18の第2端子の電圧(Q)がVR EGよりも低いとき
は、負荷(図4には図示せず)に伝わる電流は、指数特
性を示し、トランジスタ116のベース・エミッタ・ダ
イオードがそのカットイン電圧に近づくにつれ小さくな
る。VREGよりも高いときは、トランジスタ132の
ゲートからソースへの電圧は閾値を越えて、Iは(V−
VREG)2に比例する2乗則特性により伝わる。しか
し、クランプ120の出力端子122は、入力/出力端
子121に接続されており、そのためにトランジスタ1
36を通り伝えられた被反映電流が合計電流に加えら
れ、そのため、電流は2倍になることに留意されたい。
このようなミラー技術を、トランジスタ132,136
のサイジングと共に用いて、I/V特性を可能な負荷の
種類の特定の範囲に微調整して、最適の性能を得ること
ができる。
9,120を用いることにより、望ましい電圧(V
REG)までのハードな駆動と、VREGを越える電圧
に関するソフトなクランピングが可能になる。この特性
は、出力バッファ34に関して、少なくとも3つの重要
な問題を解決する。第1に、クランプ99,120によ
り、容量性の大きな負荷が抵抗118の第2端子に接続
されているときに特に厄介な問題となる、トランジスタ
116のベースのセルフ・ブーストを防ぐ。第2に、2
乗則クランプ120は、負荷の伝送線特性により出力バ
ッファ/負荷システムがアンダーダンプされたスイッチ
ング特性を示すときの発振を防ぐ。このために、出力バ
ッファ34は、既知の出力バッファよりも広い範囲の種
類の負荷と動作することができる。第3に、クランプ9
9,120はクローバ電流の制御を助ける。指数曲線が
2乗則曲線と交差するときに、クローバ電流は最高にな
る。図7内で、曲線が互いに左右に動く、多少の製造上
の変動もああるが、1本の曲線は非指数曲線であるの
で、クローバ点は低いままになる。いずれの曲線も指数
曲線であるとすれば、製造上の変動によって曲線を統合
されてしまう場合は、クローバ電流は非常に大きくなっ
てしまう。さらに、通常のレギュレータは、受動的な抵
抗負荷を用いることによりリニアな応答を行い、クラン
プ99,120が提供するほど低い公称電流を提供する
ことはない。
たが、本発明はさまざまな方法で変更することができ、
上記に特定し解説したものの他にも多くの実施例が想定
できることは当業者には明白であろう。例えば、2乗則
クランプ99または122のトランジスタの導電型を逆
にして、同様のクランプとすることができる。また、図
5の2乗則クランプ99のトランジスタ136と出力端
子101を別の実施例では省くこともできる。従って、
本発明の精神と範囲に入るすべての修正案を、添付の請
求項により含むものとする。
OS出力バッファ(34)は、第1トランジスタ(11
6)のエミッタに結合され、第1トランジスタ(11
6)のエミッタの電圧と基準電圧との差の電圧の2乗に
比例する電流を吸引するクランプ手段(120)をさら
に備えることは本発明の1つの側面である。
1,112,113)が、第4トランジスタ(111)
と第2抵抗(117)を有することは、本発明の別の側
面である。第4トランジスタ(111)は、第1トラン
ジスタ(116)のベースに結合された第1電流電極
と、制御信号を受け取る制御電極と、第2電流電極とを
有する。第2抵抗(117)は、第4トランジスタ(1
11)の第2電流電極に結合された第1端子と、抵抗
(118)の第2端子に結合された第2端子とを有す
る。
117)が、さらに、第1バイポーラ・トランジスタ
(116)のベースに結合された第1電流電極と、制御
信号の補数を受け取る制御電極と、第4トランジスタ
(111)の第2電流電極に結合された第2電流電極と
を有する第5トランジスタ(112)を備えることは、
本発明のさらに別の側面である。
4)が、さらに、第3トランジスタ(102)のベース
を、第3トランジスタ(102)のエミッタに、制御信
号に応答して結合させる手段(105,106)を具備
することは、本発明のさらに別の側面である。
06)および第5(105)トランジスタを有すること
は本発明のさらに別の側面である。第4トランジスタ
(106)は、第3トランジスタ(102)のベースに
結合された第1電流電極と、制御信号を受け取る制御電
極と、第3トランジスタ(102)のエミッタに結合さ
れた第2電流電極とを有する。第5トランジスタ(10
5)は、第3トランジスタ(102)のベースに結合さ
れた第1電流電極と、制御信号の補数を受け取る制御電
極と、第3トランジスタ(102)のエミッタに結合さ
れた第2電流電極とを有する。
5,96,97,98)が、第4(93),第5(9
4),第6(95)および第7(96)トランジスタ
と、電流手段(97、98)とを有することは、本発明
の1つの側面である。第4トランジスタ(93)は、第
1電源電圧端子に結合された第1電流電極と、制御電極
と、第4トランジスタ(93)の制御電極に結合された
第2電流電極とを有する。第5トランジスタ(94)
は、第1電源電圧端子に結合された第1電流電極と、第
4トランジスタ(93)の第2電流電極に結合された制
御電極と、第1電圧信号を提供する第2電流電極とを有
する。第6トランジスタ(95)は、第4トランジスタ
(93)の第2電流電極に結合された第1電流電極と、
第1基準電圧を受け取る制御電極と、第2電流電極とを
有する。第7トランジスタ(96)は、第5トランジス
タ(94)の第2電流電極に結合された第1電流電極
と、第3トランジスタ(102)のエミッタに結合され
た制御電極と、第6トランジスタ(95)の第2電流電
極に結合された第2電流電極とを有する。電流手段(9
7,98)は、第6(95)および第7(96)トラン
ジスタの第2電流電極に結合され、所定の電流を吸引す
る。
5,96,97,98)が、第1電源電圧端子に結合さ
れたコレクタと、第2データ信号を受け取るベースと、
第4(93)および第5(94)トランジスタの制御電
極に結合されたエミッタとを有する第8トランジスタ
(91)をさらに備え、第2データ信号がデータ信号の
低論理電圧よりも実質的に高い低論理電圧を有すること
は本発明の別の側面である。
出力端子(101,122)と、第2MOSトランジス
タ(132)のドレーンおよび出力端子(101,12
2)に結合され、第2MOSトランジスタ(132)の
ドレーンから、出力端子(101,122)に流れる電
流を反映する電流ミラー手段(136)とをさらに有す
ることは、本発明の1つの側面である。
ク手段(135)が、第2MOSトランジスタ(13
2)のドレーンに結合された第1電流電極と、制御電極
と、電源電圧端子に結合された第2電流電極とを有する
第3トランジスタ(135)を備え、電流ミラー手段
が、2乗則クランプ回路の出力端子(101,122)
となる第1電流電極と、第2MOSトランジスタ(13
2)のドレーンに結合された制御電極と、第2電源電圧
端子に結合された第2電流電極とを有する第4トランジ
スタ(136)を具備することは、本発明の別の側面で
ある。
(122)が、入力/出力端子(121)に結合される
ことは、本発明のさらに別の側面である。
(133,134)が、第3(133)および第4(1
34)トランジスタを有することは、本発明のさらに別
の側面である。第3トランジスタ(133)は、第1M
OSトランジスタ(130)のドレーンに結合された第
1電流電極と、制御信号を受け取る制御電極と、第2電
流電極とを有する。第4トランジスタ(134)は、第
3トランジスタ(133)の第2電流電極に結合された
第1電流電極と、バイアス信号を受け取る制御電極と、
電源電圧端子に結合された第2電流電極とを有する。
第2電源電圧端子に結合された第1電流電極と、制御信
号を受け取る制御電極と、第1(130)および第2
(132)MOSトランジスタのゲートに結合された第
2電流電極とを有する第5トランジスタ(131)をさ
らに具備することは、本発明のさらに別の側面である。
0)の値とは実質的に異なることは、本発明の1つの側
面である。
であることは、本発明の別の側面である。
が、第3抵抗(77)を通じて第1トランジスタ(7
6)のエミッタに結合されることは、本発明のさらに別
の側面である。
類の負荷に安定かつ適切に接続できるBICMOS出力
バッファが提供される。
部のブロック図である。
図である。
概略図である。
である。
略図である。
の概略図である。
ンプ回路により影響を受ける図4の出力バッファの部分
の電圧−電流特性のグラフである。
OSトランジスタ 99,120 2乗則クランプ 100,121 入力/出力端子 101,122 出力端子 103−105,112 Nチャンネル・トランジスタ 106,111 Pチャンネル・トランジスタ 113 インバータ 117,118 抵抗
Claims (3)
- 【請求項1】 入力/出力端子(100,121); 第1MOSトランジスタ(130)であって、基準電圧
を受け取るソースと、ゲートと、前記第1MOSトラン
ジスタ(130)の前記ゲートに結合されたドレーンと
を有する第1MOSトランジスタ(130); 前記第1MOSトランジスタ(130)の前記ドレーン
に結合され、所定の電流をそこから供給する電流手段
(133,134); 前記入力/出力端子(100,121)となるソース
と、前記第1MOSトランジスタ(130)の前記ドレ
ーンに結合されたゲートと、ドレーンとを有する第2M
OSトランジスタ(132);および 前記第2MOSトランジスタ(132)の前記ドレーン
に結合され、前記第2MOSトランジスタ(132)の
前記ドレーンから電流を吸引する電流シンク手段(13
5); を具備することを特徴とする2乗則クランプ回路(9
9,120)。 - 【請求項2】 入力/出力端子(121); 前記入力/出力端子(121)に結合された出力端子
(122); 第1MOSトランジスタ(130)であって、基準電圧
を受け取るソースと、ゲートと、前記第1MOSトラン
ジスタ(130)の前記ゲートに結合されたドレーンと
を有する第1MOSトランジスタ(130); 前記第1MOSトランジスタ(130)の前記ドレーン
に結合され、所定の電流を流すための電流手段(13
3,134); 前記入力/出力端子(121)に結合されたソースと、
前記第1MOSトランジスタ(130)の前記ドレーン
に結合されたゲートと、ドレーンとを有する第2MOS
トランジスタ(132);および 前記第2MOSトランジスタ(132)の前記ドレーン
におよび前記出力端子(122)に結合され、前記第2
MOSトランジスタ(132)の前記ドレーンから前記
出力端子(122)へと流れる電流を反映する電流ミラ
ー手段(135,136); を具備することを特徴とする2乗則クランプ回路(12
0)。 - 【請求項3】 第1MOSトランジスタ(130)であ
って、基準電圧を受け取るソースと、ゲートと、前記第
1MOSトランジスタ(130)の前記ゲートに結合さ
れたドレーンとを有する第1MOSトランジスタ(13
0); 前記第1MOSトランジスタ(130)の前記ドレーン
に結合された第1端子と、電源電圧端子に結合された第
2端子とを有し、それらの端子を通り所定の電流を流す
電流ソース手段(134); 入力/出力端子となるソースと、前記第1MOSトラン
ジスタ(130)の前記ドレーンに結合されたゲート
と、ドレーンとを有する第2MOSトランジスタ(13
2); 第3トランジスタ(135)であって、前記第2MOS
トランジスタ(132)の前記ドレーンに結合された第
1電流電極と、前記第3トランジスタの前記第1電流電
極に結合された制御電極と、前記電源電圧端子に結合さ
れた第2電流電極とを有する第3トランジスタ(13
5);そして 2乗則クランプ回路(120)の出力端子を提供する第
1電流電極と、前記第3トランジスタ(135)の前記
第1電流電極に結合された制御電極と、前記電源電圧端
子に結合された第2電流電極とを有する第4トランジス
タ(136); を具備することを特徴とする2乗則クランプ回路(12
0)。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US763,018 | 1991-09-20 | ||
US07/763,018 US5184033A (en) | 1991-09-20 | 1991-09-20 | Regulated BiCMOS output buffer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05268031A JPH05268031A (ja) | 1993-10-15 |
JP2941579B2 true JP2941579B2 (ja) | 1999-08-25 |
Family
ID=25066667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4273675A Expired - Fee Related JP2941579B2 (ja) | 1991-09-20 | 1992-09-17 | 2乗則クランプ回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5184033A (ja) |
EP (3) | EP0533481B1 (ja) |
JP (1) | JP2941579B2 (ja) |
KR (1) | KR930007095A (ja) |
DE (2) | DE69231677T2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960013859B1 (ko) * | 1994-02-07 | 1996-10-10 | 현대전자산업 주식회사 | 반도체 소자의 데이타 출력버퍼 |
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Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
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GB2034996B (en) * | 1978-10-20 | 1982-12-08 | Philips Electronic Associated | Voltage clamping circuit |
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-
1991
- 1991-09-20 US US07/763,018 patent/US5184033A/en not_active Expired - Fee Related
-
1992
- 1992-09-05 KR KR1019920016175A patent/KR930007095A/ko not_active Application Discontinuation
- 1992-09-17 EP EP92308502A patent/EP0533481B1/en not_active Expired - Lifetime
- 1992-09-17 DE DE69231677T patent/DE69231677T2/de not_active Expired - Fee Related
- 1992-09-17 DE DE69224572T patent/DE69224572T2/de not_active Expired - Fee Related
- 1992-09-17 JP JP4273675A patent/JP2941579B2/ja not_active Expired - Fee Related
- 1992-09-17 EP EP97114992A patent/EP0817383A3/en not_active Withdrawn
- 1992-09-17 EP EP97114993A patent/EP0817384B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE69231677D1 (de) | 2001-03-08 |
JPH05268031A (ja) | 1993-10-15 |
DE69224572D1 (de) | 1998-04-09 |
EP0817384B1 (en) | 2001-01-31 |
US5184033A (en) | 1993-02-02 |
EP0817383A3 (en) | 1998-01-28 |
EP0817384A2 (en) | 1998-01-07 |
EP0533481B1 (en) | 1998-03-04 |
EP0533481A1 (en) | 1993-03-24 |
EP0817383A2 (en) | 1998-01-07 |
DE69231677T2 (de) | 2001-06-28 |
KR930007095A (ko) | 1993-04-22 |
DE69224572T2 (de) | 1998-09-10 |
EP0817384A3 (en) | 1998-01-28 |
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Legal Events
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R250 | Receipt of annual fees |
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