KR100251226B1 - 불휘발성 반도체 메모리를 소거하는 회로 및 방법 - Google Patents

Abstract

메모리쎌의 소거후 메모리쎌에 대한 자기수렴속도를 향상시키기 위하여 제어게이트와 소오스 영역과 드레인 영역에 채널핫 캐리어가 발생되지 않도록 전압을 인가하고 기판에 백바이어스전압을 인가하여 채널의 공핍층의 폭을 증가시켜 발생된 체널 핫 캐리어로 자기수렴동작을 행한다.

Description

불휘발성 반도체 메모리를 소거하는 회로 및 방법

본 발명은 불휘발성 반도체 메모리에 관한 것으로 특히 플래쉬형의 전기적으로 소거 및 프로그램 가능 독출전용 메모리 (이하 "플래쉬 EEPROM"이라 칭함)을 소거하는 회로 및 방법에 관한 것이다.

불휘발성 반도체 메모리는 다이나믹 랜덤 액세스 메모리 및 스테이틱 랜덤 액세스 메모리와는 달리 전원이 제거되었다 하더라도 저장된 데이터를 보존할 수 있는 반도체 메모리이다. 불휘발성 반도체 메모리들은 독출전용메모리(ROM), 프로그램가능 독출전용메모리(PROM) 소거 및 프로그램 가능 독출전용메모리(EPROM) 및 전기적으로 소거 및 프로그램 가능 독출전용메모리(EEPROM)들을 포함한다.

플래쉬 EEPROM은 반도체 기판상에 행과 열의 매트릭스형으로 배열된 다수의 메모리 쎌들의 어레이를 포함한다. 플래쉬 EEPROM은 어레이내의 메모리 쎌들 전체를 일시에 전기적으로 소거할 수 있는 능력을 갖는다. 플래쉬 EEPROM은 또한 하나이상의 행들에 있는 메모리 쎌들로 분할된 복수개의 블럭들중 선택된 하나의 블럭내의 메모리 쎌들의 전체를 일시에 전기적으로 소거할 수도 있다. 플래쉬 EEPROM은 메모리 쎌 어레이 내의 메모리 쎌을 전기적으로 프로그램 또는 랜덤하게 독출할 수 있는 능력이 있다.

플래쉬 EEPROM의 메모리 쎌들은 소오스, 드레인, 플로팅게이트 및 제어게이트를 가지는 플로팅 게이트 트랜지스터들을 전형적으로 사용한다. 전형적으로 다결정 실리콘으로 만들어진 플로팅 게이트는 반도체 기판내에 있는 채널 영역과 이 채널영역의 양측에 있는 소오스영역의 일부분과 드레인 영역의 일부분위를 턴넬 산화막을 개재하여 덮고 있고 제어게이트는 중간절연층을 개재하여 상기 플로팅게이트위에 있다. 동일행에 있는 플로팅 게이트 트랜지스터들의 제어게이트들은 워드라인과 접속되고 동일열에 있는 플로팅 게이트 트랜지스터들의 드레인 영역들은 비트라인과 접속되며 플로팅 게이트 트랜지스터들의 소오스영역들은 공통소오스라인과 접속된다.

플로팅게이트 트랜지스터는 접지된 소오스 영역과 함께 6볼트와 같은 양의전압을 드레인 영역에 인가하고 12볼트와 같은 고전압을 제어게이트로 인가하는 것에 의해 프로그램된다. 드레인 영역과 소오스 영역 사이의 전계에 의해 채널 영역을 따라 가속된 전자들은 임팩트 이온화에 의해 핫전자들을 발생한다. 핫전자들은 제어게이트로 인가된 고전압에 의해 충분한 에너지를 얻고 턴넬 산화막의 장벽을 뛰어 넘어 플로팅게이트 내로 포획된다. 그러므로 전자들이 채널 핫전자 주입에 의해 플로팅 게이트로 충전된다. 결과적으로 플로팅 게이트 트랜지스터의 임계전압은 전자들의 플로팅 게이트로의 주입에 의해 상승된다. 약 7볼트와 같은 이 상승된 임계전압은 정상적인 독출동작중 이 플로팅게이트 트랜지스터가 비 도통되게 한다.

프로그램된 플로팅 게이트 트랜지스터를 소거하기 위하여 제어게이트는 접지되고 드레인 영역은 플로팅되며 소오스 영역에는 12볼트와 같은 소거전압이 인가된다. 그러면 플로팅 게이트 내에 저장된 전자들이 파울러 노드하임 턴넬링(Fowler-Nordheim 이하 "F-N 턴넬링"이라 칭함) 에 의해 소오스 영역으로 턴넬되어 나온다. 결국 플로팅 게이트 트랜지스터는 약 2볼트와 같은 감소된 임계전압을 가지며 이 감소된 임계전압은 정상적인 독출동작중 상기 플로팅 게이트 트랜지스터가 도통되게 한다.

플로팅 게이트 트랜지스터 내에 저장된 데이터를 읽기 위하여 접지된 소오스 영역과 함께 5볼트와 같은 독출전압이 제어게이트로 인가되고 1볼트의 전압이 드레인 영역으로 인가된다. 그러면 소거된 메모리쎌 즉 플로팅 게이트 트랜지스터는 도통되고, 프로그램된 메모리 쎌은 비도통된다. 메모리 쎌의 도통상태를 감지증폭기로 검출하는 것에 의해 메모리 쎌에 저장된 데이터가 독출될 수 있다.

만약 소거동작중 고전압이 너무 오랫동안 인가된다거나 너무 높다면, 플로팅 게이트 트랜지스터의 몇몇은 과소거될 수 있다. 또한 프로세스에서의 변동 프로그램/소거 횟수의 증가로 인한 턴넬 산화막의 열화 때문에 플래쉬 EEPROM 쎌들이 과소거될 수 있다. 플로팅 게이트 트랜지스터의 과소거는 이 트랜지스터의 임계전압이 음의값으로 될 때이다. 일단 하나의 플로팅게이트 트랜지스터가 과소거되면 이 트랜지스터는 디플레숀 모오드의 트랜지스터와 같이 작용을 한다. 그러므로 이 트랜지스터는 비선택되었을때라 하더라도 도통상태에 있고 동일 비트라인 상의 메모리 쎌들이 올바로 읽혀지는 것과 프로그램되는 것을 방해한다. 그러므로 전체 메모리의 오동작을 야기한다.

플래쉬 EEPROM 쎌들은 프로세스 및 소거시간의 변동 및 프로그램/소거횟수의 증가로 야기되는 턴넬산화막의 열화로 인해, 이들이 동일한 율로 소거될 수 없다.

그러므로 메모리 쎌들의 임계전압들의 분포가 분산될 수 있다. 만약 메모리 쎌들의 몇 개가 그 임계전압의 넓은 분포로 인해 과소거 상태 또는 소거된 썰들의 독출 마아진의 범위를 벗어난다면 플래쉬 EEPROM은 사용할 수 없다.

플래쉬 EEPROM 쎌들의 과소거를 방지하고 플로팅 게이트 트랜지스터들의 임계전압 분포를 수렴하는 몇가지 기술들이 개발되어 왔다. 그 하나의 기술은 IEDM 1991, 307∼310 페이지의 "A Self-Convergence Erasing Scheme For A Simple Stacked Gate Flash EEPROM"이라는 제목의 논문에 개시되어 있다. 상기 자기수렴기술은 2개의 과정을 갖는다. 그 첫 번째 과정은 접지된 드레인 영역과 함께 -13볼트를 제어게이트로 인가하고 5볼트를 소오스영역에 인가하는 F-N 턴넬링 기술을 사용하여 플래쉬 EEPROM 쎌들의 전체를 소거하는 것이다. 그 소거후 2번째 과정은 접지된 제어게이트와 드레인 영역과 함께 5볼트를 소오스 영역으로 인가하는 아발란체 핫 캐리어 주입 기술을 사용하여 쎌들의 임계전압들을 수렴하는 것이다. 이 아발란체 핫 캐리어 주입은 쎌들의 임계전압들을 아발란체 핫 전자주입과 아발란체 핫 정공주입사이의 균형에 의해 결정된 소정의 정상상태 값으로 수렴하게 한다. 그러나 이 기술은 자기수렴과정중 상당한 드레인-소오스 전류가 흐르는 문제를 갖는다. 또한 임계전압들을 자기수렴하는데 너무 많은 시간이 걸린다는 문제를 갖는다. 또한 자기수렴과정중 발생된 아발란체 핫 정공들은 턴넬 산화막들의 열화를 초래하고 이에 의해 플래쉬 EEPROM의 신뢰성과 수명에 영향을 준다.

이와 같은 문제들을 해결하기 위한 개량기술이 미합중국 특허번호 제 5,521,867호에 개시되어 있다. 이 기술에서 소거후 보다 조밀한 임계전압 분포를 제공하는 자기수렴과정은 비트라인들과 접속된 드레인 영역들로 6볼트의 전압을 인가하고 워드라인들과 접속되는 제어게이트들에 전압을 인가하는 아발란체 핫 캐리어 주입방법을 사용한다. 이 기술은 제어게이트들로 인가되는 전압으로 수렴되는 정상상태를 조정할 수 있는 이점을 갖는다. 그러나 제어게이트들로 전압을 인가하는 아발란체 핫 캐리어 주입은 프로그램에 유사하기 때문에 자기수렴속도를 높이기 위하여 제어게이트전압을 높이는 것은 순간적으로 메모리 쎌들을 프로그램되게 하고 소거된 쎌들의 독출 마아진을 벗어날 수 있다. 그러므로 제어게이트 전압을 낮추는 것이 요구된다. 제어게이트전압을 낮추는 것은 자기수렴속도를 느리게 한다. 더욱이 메모리 쎌들의 공정변화는 자기수렴특성을 조절하는 것을 곤란하게 한다. 또한 이 종래기술은 아발란체 핫 임팩트 이온화를 사용하기 때문에 쎌들의 채널을 통해 흐르는 전류와 아발란체 핫 정공들의 발생을 방지할 수 없다. 그러므로 쎌들을 통하는 전류의 소모와 핫 정공들로 인한 턴넬 산화막의 열화를 방지할 수 있는 개량된 기술이 요구된다.

또다른 종래 기술은 미합중국 특허번호 제 5,295,107호에 개시되어 있다. 이 종래기술의 제1및 제2과정들은 모두 F-N 턴넬링을 사용하는 소거방법들이다. 즉 제1과정에서 제어게이트로 -14볼트의 소거전압이 인가되고 접지된 드레인 영역과 함께 5볼트의 전압을 소오스영역으로 인가하여 소가가 행해진다. 이 소거후 제2과정에서 0.1초동안 14볼트의 전압을 제어게이트로 인가하고 소오스 영역과드레인영역 및 기판으로 접지전압을 인가하여 쎌들의 임계전압들의 자기수렴이 행해진다. 이 종래기술은 핫 캐리어 주입속도보다 느린 F-N 턴넬링방법을 사용하기 때문에 수백밀리초의 자기수렴속도를 요한다. 자기수렴속도를 빠르게 하기 위해서는 제어게이트와 기판간의 전압이 증가되지 않으면 않된다. 그러나 이것은 메모리 쎌이 프로그램 되기 때문에 자기수렴이 이루워질 수 없다. 그러므로 이 종래기술은 자기수렴속도를 수십밀리초 이하로 낮출 수 없는 문제를 갖는다.

따라서 본 발명의 목적은 빠른 시간내에 메모리 쎌들의 소거 임계전압들의 조밀한 분포를 정상상태로 안정화 시킬 수 있는 플래쉬 EEPROM을 제공하는데 있다.

본 발명의 또다른 목적은 메모리 쎌들의 소거 임계전압들의 자기수렴동작중 메모리 쎌들의 채널들을 통해 흐르는 전류소모를 최소화할 수 있는 플래쉬 EEPROM을 제공하는데 있다.

본 발명의 또다른 목적은 메모리 쎌들의 소거 임계전압들의 자기수렴동작중 메모리 쎌들의 턴넬 산화막들의 열화를 최소화 할 수 있는 플래쉬 EEPROM을 제공하는 데 있다.

상기의 목적을 달성하기 위하여 본 발명에서는, 반도체 기판상에 형성된 소오스, 채널 및 드레인 영역들과, 상기 채널영역 위의 턴넬 산화막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트 위에 형성된 제어게이트를 포함하는 적어도 하나의 메모리 쎌을 포함하는 플래쉬 EEPROM에서, 상기 메모리 쎌을 소거시킨후에 자기수렴동작 중 소정의 전압범위 내에서 상기 소거된 메모리 쎌의 임계전압을 수렴시키는 회로에 있어서: 상기 자기수렴동작 중, 상기 제어게이트에 제1전압을, 상기 소오스 영역과 드레인 영역간에 제2전압을 인가하는 구동회로와; 상기 반도체 기판에 백바이어스 전압을 인가하여 상기 자기수렴동작 중 상기 채널 영역에 핫 캐리어를 발생시키고 상기 핫 캐리어들 중 하나를 상기 플로팅 게이트에 주입하는 백바이어스 발생회로를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치를 제공한다.

또한 상기의 목적을 달성하기 위하여 본 발명에서는, 반도체 기판에 형성된 소오스, 채널 및 드레인 영역들과 상기 채널영역 위에 형성된 플로팅 게이트와 상기 플로팅 게이트위에 형성된 제어게이트를 각각 포함하는 다수의 메모리 쎌들을 전기적으로 소거한 후에 소정의 전압범위내에서 상기 메모리 쎌의 임계전압을 자기수렴하는 방법에 있어서: 상기 메모리 쎌들의 제어게이트에 제1전압을 인가하고 상기 소오스 영역과 드레인 영역 간에 제2전압을 인가하는 단계와; 상기 반도체기판에 백바이어스 전압을 인가하여 상기 채널 영역에 핫 캐리어들을 발생시키고 상기 핫 캐리어들 중 하나를 상기 플로팅 게이트에 주입하는 단계를 구비함을 특징으로 하는 메모리 쎌의 임계전압을 자기수렴하는 방법을 제공한다.

도1은 본 발명의 실시예에 따른 플래쉬 EEPROM의 회로도.

도2는 도1중 하나의 플래쉬 EEPROM메모리쎌의 단면도.

도3은 백바이어스 전압과 자기수렴동작시간에 따른 메모리쎌의 임계전압변동을 보여주는 그래프.

도4는 임계전압에 따른 메모리쎌 분포도를 나타낸 도면.

도5는 본 발명에 따라 자기수렴동작이 사용된 멀티 비트 메모리쎌 분포도.

도6은 본 발명에 따라 과프로그램된 메모리쎌의 자기수렴동작후 메모리쎌의 분포를 보인도면.

이하 본 발명의 실시예가 첨부도면들을 참조하여 설명된다.

도 1을 참조하면 본 발명의 실시예에 따라 플래쉬 EEPROM의 개략적 회로도가 도시되어 있다. 도면중 메모리 쎌 어레이 10는 행과 열의 매트릭스 형으로 배열된 다수의 메모리 쎌들 12∼23을 포함한다. 워드라인들 WL1∼WLn의 각각은 행들중 대응하는 행에 있는 메모리 쎌들의 제어게이트들과 접속되어 있다. 비트라인들 BL1∼BLm의 각각은 열들중 대응하는 열에 일는 메모리 쎌들의 드레인 영역들과 접속되어 있다. 소오스라인들 24 및 25의 각각은 행방향에서 인접하는 메모리 쎌들의 쌍들 12와 13;···; 22와 23의 공통 소오스 영역들중 대등하는 열에 있는 공통 소오스 영역과 접속되고 공통 소오스 라인 26과 접속된다. 워드라인들 WL1∼WLn은 워드라인 구동회로 30과 접속되고, 워드라인 구동회로 30는 도시하지 아니한 행 디코오더로 부터의 행어드레스 신호들과 도시하지 아니한 제어회로로 부터의 독출, 프로그램 및 소거 동작중 하나에 관련된 제어신호에 응답하여 각 워드라인으로 적절한 전압을 제공하는 작용을 한다. 비트라인 구동회로 32는 도시하지 아니한 열디코오더로부터의 열어드레스 신호들과 제어회로로 부터의 상기 여러동작중 하나에 관련된 제어신호에 응답하여 각 비트라인으로 적절한 전압을 제공하는 작용을 한다. 소오스라인 구동회로 34는 제어회로로부터의 각 동작에 따른 제어신호에 응답하여 공통 소오스 라인으로 적절한 전압을 제공하는 작용을 한다. 메모리 쎌 어레이 10는 복수개의 메모리 블럭중 하나일 수 있다.

도 2를 참조하면 도 1의 메모리 쎌 어레이 10중 하나의 메모리 쎌의 단면도가 도시되어 있다. 메모리 쎌은 반도체 기판 40상의 P웰 영역 42에 형성된다. 반도체 기판 40은 반도체 기판상에 형성된 n웰 영역일 수 있다. P웰 영역 42내에는 채널영역 44과 이 채널영역 44의 양측에 형성된 소오스영역 46과 드레인 영역 48이 형성되어 있다. 소오스영역 46은 공통소오스 라인 26과 접속되는 소오스 전극 50과 접속된다. 소오스 전극 50은 소오스라인 24와 함께 P웰 영역 42내에 형성된 n형의 메몰영역 일 수도 있다. 드레인 전극 52은 도전물질로 만들어진 비트라인들 BL1∼BLm중 대응되는 것과 접속되는 접촉(contact)이다. 플로팅 게이트 56는 채널 영역 44과 이 채널영역 44과 접한 소오스 및 드레인 영역들 46,48의 부분들위에 턴넬 산화막 54를 개재하여 형성된다. 제어게이트 60는 플로팅게이트 56 위에 중간 절연막 58을 개재하여 형성된다. 턴넬 산화막 54는 약 100Å의 두께를 갖는다. 플로팅 게이트 56는 다결정 실리콘으로 만들어지고 층간절연막 58은 SiO₂/Si₃N₄/SiO₂의 ONO층이며 그 두께는 약 200Å이다. 제어게이트 60는 도우핑된 다결정 실리콘 또는 다결정 실리콘 층상에 형성된 고융점 금속의 실리사이드(통상 폴리사이드라고 함)로 만들어질 수 있다. 제어전극 62는 설명의 편의를 위하여 도시된 것이며 제어게이트 60는 대응 워드라인과 일체로 형성된다.

메모리 쎌 12가 프로그램되는 것이라고 가정한다. 그러면 비트라인 구동회로 32는 선택된 비트라인 BL1에 5볼트를 비선택된 비트라인들 BL2∼BLm으로 0볼트를 제공한다. 소오스 라인 구동회로 34는 공통소오스 라인 26에 0볼트를 제공한다. 도시하지 아니한 백바이어스 발생기는 P웰 전극 64으로 0볼트를 제공한다. 워드라인 구동회로 30는 10볼트의 전압을 선택된 워드라인 WL1상으로 약 20μsec의 기간동안 출력하고 비선택된 워드라인들 WL2∼WLn상에 0볼트를 출력한다. 그러면 선택된 메모리 쎌 12는 채널 핫 전자주입에 의해 전자들이 플로팅 게이트로 이동되고 약 7볼트의 임계전압을 갖는다. 비선택된 메모리 쎌들 16과 20은 제어게이트 전극전압(10볼트)이 낮기 때문에 F-N 턴넬링에 의해 프로그램되지 않는다.

메모리 쎌 어레이 10 내의 모든 메모리 쎌들 12∼23을 일시에 소거하기 위하여 비트라인 구동회로 32는 비트라인들 BL1∼BLm을 플로팅 시킨다. 소오스라인 구동회로 34는 공통 소오스라인 26을 플로팅시키고 백바이어스 발생기는 P웰 전극 64로 5볼트를 인가한다. 워드라인 구동회로 30는 워드라인들 WL1∼WLn로 -10볼트의 전압을 약 500msec동안 출력한다. 그러면 메모리 쎌들 12∼23의 각각은 플로팅게이트 내의 전자들을 P웰로 방출하고 그의 임계전압은 2볼트로 된다. 워드라인들 WL1∼WLn상으로 -10볼트 전압을 순차적으로 인가하여 순차소거도 가능하다. 하나의 선택된 워드라인 WL1에 접속된 메모리 쎌들의 소거(소위 블럭소거)는 선택된 WL1상에 -10볼트를 인가하고 비선택된 워드라인들 WL2∼WLn상에 0볼트를 인가한다. 그러면 메모리 쎌들 12,16 및 20은 F-N 턴넬링에 의해 소거된다.

소거동작은 종래기술에서 설명된 소거방법이 사용될 수도 있다. 소거동작후 본 발명의 특징에 따라 소거된 메모리 쎌들의 임계전압들의 자기수렴 동작이 행해진다. 자기수렴동작은 전술된 바와같이 소거후 메모리 쎌들의 임계전압이 넓은 분포로 야기된 과소거된 메모리쎌의 음의 임계전압을 양의 임계전압으로 회복하는 동작이다.

본 발명의 실시예에 따른 자기수렴 동작은 제어게이트 전극 62로 3볼트를 인가하고 접지된 소오스전극 50과 함께 드레인 적극 52로 2.5볼트를 인가하고 P웰 전극 64으로 -3볼트를 인가하여 행해진다. 드레인 영역 46과 소오스영역 48사이에 인가되는 2.5볼트의 전압과 3볼트의 제어게이트 전압과 접지된 P웰 전극을 가지고 드레인 영역 46 근처의 채널영역에서 채널 핫 캐리어의 발생은 없다. 드레인 영역 46과 소오스 영역 48사이에 인가되는 낮은 전압과 제어게이트 60로 인가되는 낮은 전압은 채널 영역에 강한 반전층을 발생하지 않는다. 그러므로 소오스 영역 46으로부터의 전자들은 임팩트 이온화를 발생할 수 없다. 그러나 P웰 전극 64에 -3볼트의 전압을 인가하므로써 채널 핫 전자가 발생하는 것을 본 발명자는 발견하였다. 이것은 드레인 영역 46에 5볼트를 소오스 영역 48과 P웰 영역 42에 0볼트를 인가하는 것과 동일한 효과를 갖는다. P웰 전극 64에 -3볼트의 백바이어스를 인가하여 채널영역 44의 공핍층의 폭이 증가하고 이에 의해 채널 핫 전자들의 발생을 조장하는 것으로 해석될 수 있다. 이 채널 핫 전자들은 플로팅 게이트 56로 이동되고 이에의해 메모리 쎌 임계전압을 증가시킨다. 임계전압이 정상상태에 도달하면 임계전압의 변동은 급감하고 변화기울기가 작은 포화 영역으로 된다. 임계전압이 일단 포화영역에 도달하면 드레인 영역 48로부터 소오스 영역 46으로 흐르는 전류는 억제되고 채널 핫 캐리어 발생이 억제된다. 그러므로 썰 전류소모가 축소될 수 있다. 또한 발생된 핫정공들은 P웰 전극을 통해 배출되기 때문에 핫 정공들로 인한 턴넬 산화막의 열화를 방지할 수 있고 이에 의해 플래쉬 EEPROM의 수명신뢰도가 향상될 수 있다. 따라서 포화 영역에서 원하는 임계전압의 값을 얻을 수 있도록 쎌의 제어게이트 전압 및 백바이어스 전압을 조정하여 자기수렴동작이 행해질 수 있다.

도 1로 돌아가서, 본 발명의 실시예에 따라 소거후 자기수렴동작이 행해지기 위하여 워드라인 구동회로30는 워드라인들 WL1∼WLn상으로 3볼트의 전압을 출력하고, 비트라인구동회로32는 비트라인들 BL1∼BLm상으로 2.5볼트를 출력한다. 소오스라인 구동회로34는 공통소오스라인 26으로 0볼트(접지전압)를 출력한다. 도시하지 아니한 백바이어스 발생회로는 -3볼트를 200μsec의 기간동안 출력한다. 그러면 과소거된 메모리 쎌들의 임계전압은 2볼트로 이동된다. 전술된 바와같이 워드라인마다 자기수렴동작이 행해질 수 있다. 예를들어 워드라인 WL1이 선택된다면 WL1상에 3볼트 비선택된 워드라인 WL2∼WLn상에 0볼트를 비트라인들 BL1∼BLm상에 2.5볼트를 공통소오스라인 26상에 0볼트를 P웰 전극 64으로 -3볼트를 인가하는 것에 의해 워드라인 WL1과 접속된 메모리 쎌들 12,16 및 20의 자기수렴동작이 행해질 수 있다.

도 3를 참조하면 백바이어스 전압과 자기수렴동작시간에 따른 메모리 쎌의 임계전압의 변동을 보여주는 그래프가 도시되어 있다. 제어게이트전압 Vc = 3볼트, 드레인 영역전압 V_D= 2.5볼트, 소오스 영역전압 Vs = 0볼트하의 자기수렴조건에서 0볼트 내지 -3볼트범위의 백바이어스전압 V_B이 안가되는 경우 자기수렴 특성곡선이 도시되어 있다. 도면에서 알 수 있는 바와같이 V_B= 0볼트이고, 원하는 임계전압 V_T가 2볼트라 할 때 곡선70에서 포화특성은 없다. 그러나 V_B= -3볼트이고 V_T= 2볼트일 때 곡선72는 포화 영역에 있음을 알 수 있다. 이 경우 자기수렴동작에 요구되는 시간은 약 200μsec임을 알 수 있다. 약 200μsec후의 곡선72는 작은 기울기로 증가하기 때문에 약 200μsec이후의 시간 설정은 심각한 문제를 발생하지 않는다. 따라서 백바이어스전압V_B의 조정에 의해 자기수렴동작속도를 현저하게 향상할 수 있음을 알 수 있다. 결국 원하는 임계전압과 원하는 자기수렴속도를 안정된 범위에서 설정할 수 있다.

도 4는 임계전압에 따른 메모리쎌 분포도를 나타낸 도면이다. 소거로 과소거된 메모리쎌들이 자기수렴동작후 약 2볼트의 임계전압을 가지는 메모리쎌들로 자기수렴함을 알 수 있다. 소거후 소거된 메모리쎌 임계전압의 넓은 분포가 자기수렴동작후 조밀한 분포로 변경됨을 알 수 있다.

본 발명은 하나의 메모리쎌에 다수의 데이터를 저장하는 멀티 비트에도 적용할 수 있다. 백바이어스 전압에 따른 메모리쎌의 임계전압의 조절이 가능하기 때문에 멀티비트 메모리 쎌들의 자기수렴동작은 멀티비트 임계전압값들(V_T=1볼트, 2.5볼트, 4.5볼트 및 6볼트)에 따라 도 5에 보인바와같이 백바이어스 전압들( V_B= 0볼트, -1.5볼트, -3볼트, -4.5볼트)의 조절로 정확한 분포를 제공할 수 있다.

또한 본 발명의 자기수렴동작은 과프로그램된 메모리쎌의 임계전압을 정상상태로 낮출 수 있다. 도 6에 보인바와같이 제어게이트전압 Vc = 0볼트 드레인 영역전압 V_D= 2.5볼트 소오스 영역전압 Vs = 0볼트일 경우 백바이어스전압 V_B= -3볼트를 인가함으로써 자기수렴동작은 약 2볼트의 임계전압으로 낮출 수 있다. 이 경우 플로팅게이트내의 과도한 전자는 채널핫정공이 플로팅 게이트로 이동하여 감소되기 때문에 임계전압이 낮추어진다.

전술된 바와같이 본 발명의 자기수렴동작은 백바이어스전압의 인가로 인해 채널의 공핍층폭이 증가되고 이에 의해 채널 핫 캐리어가 발생된다. 그러므로 백바이어스전압의 인가로 자기수렴곡선이 포화상태를 갖기 때문에 이 포화 영역에서 메모리쎌의 임계전압을 설정하는 것은 안정된 자기수렴동작을 가능하게 하고 백바이어스 전압 조정으로 자기수렴속도가 현저하게 향상될 수 있다. 또한 메모리 쎌 전류소모가 축소될 수 있다. 또한 메모리쎌의 턴넬 산화막의 열화를 방지할 수 있고 이에 의해 수명신뢰도가 향상될 수 있다.

Claims (9)

1. (정정) 반도체 기판상에 형성된 소오스, 채널 및 드레인 영역들과, 상기 채널영역 위의 턴넬 산화막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트위에 형성된 제어게이트를 포함하는 적어도 하나의 메모리 쎌을 포함하는 플래쉬 EEPROM에서, 상기 메모리 쎌을 소거시킨 후에 자기수렴동작 중 소정의 전압범위 내에서 상기 소거된 메모리 쎌의 임계전압을 수렴시키는 회로에 있어서: 상기 자기수렴동작 중, 상기 제어게이트에 제1전압을, 상기 소오스 영역과 드레인 영역간에 제2전압을 인가하는 구동회로와; 상기 반도체 기판에 백바이어스 전압을 인가하여 상기 자기수렴동작 중 상기 채널 영역에 핫 캐리어를 발생시키고 상기 핫 캐리어들 중 하나를 상기 플로팅 게이트에 주입하는 백바이어스 발생회로를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
2. (정정) 제1항에 있어서, 상기 제2전압은 소정의 포지티브 전압으로서, 상기 소오스 영역이 접지되고 상기 드레인 영역이 상기 포지티프 전압 상태에 있도록 하며, 또한 상기 백바이어스 전압은 네거티브 전압임을 특징으로 하는 불휘발성 반도체 메모리 장치.
3. (정정) 제1항에 있어서, 상기 메모리 쎌은 멀티비트 메모리 쎌이며, 상기 백바이어스 전압은 상기 멀티비트에 의하여 결정된 임계전압들에 해당하는 전압 값들 중 하나임을 특징으로 하는 불휘발성 반도체 메모리
4. (정정) 반도체 기판에 형성된 소오스, 채널 및 드레인 영역들과 상기 채널영역 위에 형성된 플로팅 게이트와 상기 플로팅 게이트 위에 형성된 제어게이트를 각각 포함하는 다수의 메모리 쎌들을 전기적으로 소거한 후에 소정의 전압범위내에서 상기 메모리 쎌의 임계전압을 자기수렴하는 방법에 있어서: 상기 메모리 쎌들의 제어게이트에 제1전압을 인가하고 상기 소오스 영역과 드레인 영역 간에 제2전압을 인가하는 단계와; 상기 반도체 기판에 백바이어스 전압을 인가하여 상기 채널 영역에 핫 캐리어들을 발생시키고 상기 핫 캐리어들 중 하나를 상기 플로팅 게이트에 주입하는 단계를 구비함을 특징으로 하는 메모리 쎌의 임계전압을 자기수렴하는 방법.
5. (정정) 제4항에 있어서, 상기 제2전압은 소정의 포지티브 전압으로서, 상기 소오스 영역이 접지되고 상기 드레인 영역이 상기 포지티브 전압 상태에 있도록 하며, 또한 상기 백바이어스 전압은 네거티브 전압임을 특징으로 하는 메모리 쎌의 임계전압을 자기수렴하는 방법.
6. (정정) 제4항에 있어서, 상기 메모리 쎌은 각각의 멀티비트 메모리 쎌이며 상기 백바이어스 전압은 상기 멀티비트에 따라 설정된 임계전압에 대응하는 전압값들 중 하나임을 특징으로 하느 메모리 쎌의 임계전압을 자기수렴하는 방법.
7. (신설) 제1항에 있어서, 상기 핫 캐리어들은 상기 소오스 영역과 드레인 영역 간에 인가되는 상기 제2전압에 의해서는 발생되지 않음을 특징으로 하는 불휘발성 반도체 메모리 장치.
8. (신설) 제7항에 있어서, 상기 제2전압은 소정의 포지티브 전압으로서, 상기 소오스 영역이 접지되고 상기 드레인 영역이 포지티브 전압 상태에 있도록하며, 또한 상기 백바이어스 전압은 네거티브 전압임을 특징으로 하는 불휘발성 반도체 메모리 장치.
9. (신설) 제4항에 있어서, 상기 핫 캐리어들은 상기 소오스 영역과 드레인 영역들 간에 인가되는 상기 제2전압에 의해서는 발생되지 않음을 특징으로 하는 메모리 쎌의 임계전압을 자기수렴하는 방법.

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