JPS5929155B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS5929155B2
JPS5929155B2 JP54146167A JP14616779A JPS5929155B2 JP S5929155 B2 JPS5929155 B2 JP S5929155B2 JP 54146167 A JP54146167 A JP 54146167A JP 14616779 A JP14616779 A JP 14616779A JP S5929155 B2 JPS5929155 B2 JP S5929155B2
Authority
JP
Japan
Prior art keywords
transistor
read
floating gate
write
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54146167A
Other languages
English (en)
Other versions
JPS5678170A (en
Inventor
幸一 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP54146167A priority Critical patent/JPS5929155B2/ja
Priority to US06/280,008 priority patent/US4403307A/en
Priority to EP80902128A priority patent/EP0040251B1/en
Priority to PCT/JP1980/000276 priority patent/WO1981001484A1/ja
Priority to DE8080902128T priority patent/DE3071967D1/de
Publication of JPS5678170A publication Critical patent/JPS5678170A/ja
Publication of JPS5929155B2 publication Critical patent/JPS5929155B2/ja
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 本発明はフローティングゲートを設けた半導体記憶装置
に関するものである。
半導体記憶装置の記憶素子として、電気的にフローティ
ング（浮遊）な導電性のゲート（以下フローティングゲ
ートと称す）を備えた電界効果型のトランジスタが利用
されており、第１図にその断面図を示す。
このトランジスタは、一導電型の基板（一般にＳｉ）１
０内にそれとは逆の導電型のソース領域１１、ドレイン
領域１２を離して設け、これら両領域間にそれから離し
て導電性のフローティングゲート（例えばＰｏｌｙＳｉ
）１３が設けられている。
１４は絶縁層（例えばＳｉＯ２）でフローティングゲー
ト１３を囲んでいる。
１５は導電性のコントロールゲート（例えばＰｄｙＳｉ
）で１６は上述の二つの領域に導通しており例えばＡｔ
よりなる。
次にーヒ記の第１のトランジスタを動作させる場合につ
いて説明する。
説明をわかりやすくするために、基板１０はＰ型、ソー
ス領域１１及びドレイン領域１２はＮ型とする。まず基
板１０及びソース領域１１を同一電位とし、これらとコ
ントロールゲート１５間及びドレイン領域１２間に電圧
を印加する。この時の各電圧は次の様に調整しておく。
すなわちトランジスタが充分な飽和領域にあり、ソース
領域１１、ドレイン領域１２間のチャンネルはピンチオ
フしており、かつソース領域１１よりチャネルを通つて
ドレイン領域１２に到るキャリアとしての電子がピンチ
オフ点とドレイン領域１２間の空乏層中の高電界により
充分に加速され衝突電離を起し、その結果電子のなだれ
現象が発生する程度に調整しておく。この状態ではピン
チオフ点とドレイン領域１２間の空乏層中には高エネル
ギー電子が大量に存在し、これらの電子のうち基板１０
と絶縁層１４とのエネルギー障壁以上のエネルギーを持
つ電子が、コントロールゲート１５と基板１０との間の
電界により絶縁層１４中を移動し、フローテイングゲー
ト１３に入り込む。
以上の如くしてフローテイングゲート１３に負の電荷が
蓄積される。以上の動作がこのトランジスタを記憶素子
として用いた場合の書き込み動作に相当するものである
Ｏ一旦フローテイングゲート１３が帯電すると、このフ
ローテイングゲート１３は絶縁層１４により囲まれてい
るため、その電荷は半永久的にフローテイングゲート１
３上に残り、その電荷の有無が記憶された情報として利
用される。
そして記憶素子としての読み出し動作は、トランジスタ
のソース領域１１とドレイン領域１２間の導通性を検知
して、フローテイングゲート１３における上記電荷の有
無を知ることにより行なわれる。
つまりフローテイングゲート１３に蓄積される電荷は負
の電荷であるから、フローテイングゲート１３が帯電し
ている場合に、トランジスタの両領域間をＮチヤネル形
成により導通させるためのコントロールゲート１５の電
圧（以下閾値電圧とする）は、帯電してない場合の閾値
電圧よりも高くなるということを利用するのである。そ
してフローテイングゲート１３が帯電している場合と帯
電してない場合の２つの閾値電圧の中間の電圧（以下読
み出し電圧とする）をコントロールゲート１５に印加し
て、トランジスタの両領域間の導通状態を検知しようと
すると、帯電している場合は非導通状態で帯電してない
場合は導通状態になつているのである。以上が第１図の
トランジスタの動作原理であるが、本発明に関する従来
例では、上述した書込み動作をより効率良く行なう為に
さらにソース領域１１とドレイン領域１２の間の基板１
０に基板１０と同じ導電型の不純物領域１７（従来例で
はＰで、以下Ｐ領域とする）を形成して、その部分の不
純物濃度を高くしている。
このＰ領域１ｒを形成する事により、トランジスタの書
込み動作に関し次のような効果が得られる。つまりＰ領
域１Ｔが形成されると、Ｐ領域１ｒが形成されていない
場合に較べ、トランジスタが飽和領域にあつて外部より
印加される電圧（基板１０及びソース領域１１とコント
ロールゲート間１５及びドレイン領域１２間に印加され
る電圧）が同一の場合、ソース領域１１とドレイン領域
１２との間のチヤネルに存在する空乏層が狭くなる。一
方空乏層の両端に加わる電圧は、Ｐ領域１ｒ１が存在す
るしないによつてほとんど変化しない。
よつて空乏層の電界が大きくなり、空乏層中において加
速される電子の得うるエネルギーが大きくなり、高エネ
ルギー電子の発生確率も大きくなる。従つて結果的にＰ
領域１７を形成することにより、書込み動作をより高速
化でき、又はより低い電圧による書込みを可能にするこ
とができるようになる。ところがＰ領域１７を形成した
ことによりトランジスタのソース領域１１とドレイン領
域１２間にチヤネルを形成して導通させるに必要なコン
トロールゲート１５に印加すべき最低の電圧（閾値電圧
）が高くなるという欠点が生じてくる。
この閾値電圧が高くなることによりコントロールゲート
１５に印加する読み出し電圧を高くしなければならなく
なり電源電圧に比較的高電圧を設定する必要が生じたり
、比較的低電源電圧を選択した場合閾値電圧と読み出し
電圧との差が小さくなり、読み出し速度が低下する事に
もなる。つまり読み出し動作を効果的に行なう為にはＰ
領域１Ｔの濃度を低くして閾値電圧を低くすることが望
ましい。結果的にＰ領域１７の濃度は書込み動作、読み
出し動作に対し相反する条件の設定を要求されることに
なる。本発明は上記従来の欠点を除去し、書き込み速度
、読み出し速度が共に速く、読み出しの際コントロール
に印加すべき読み出し電圧がより低く設定できる、フロ
ーテイングゲートを設けた電界効果型トランジスタより
なる半導体記憶装置を提供することにある。
この目的は本発明によれば、 （１） 一導電型の基板と、 （２）該基板と逆の導電型で該基板内に離して設けられ
たソース領域及びドレイン領域と、（３）上記の両領域
間にあつて、該基板上に絶縁隔置された導電性のフロー
テイングゲートと、（４）該フローテイングゲートから
絶縁物を介して隔置された導電性のコントロールゲート
をそれぞれ有する書き込み専用のトランジスタと読み出
し専用のトランジスタを設け、該両トランジスタは略同
一の形状をなし、前記ソース領域及びドレイン領域間の
基板の一導電型の不純物濃度を該書込み専用トランジス
タの方が読出し専用トランジスタより大になるよう形成
され、該書込み ！専用のトランジスタ及び読み出し専
用のトランジスタの前記フローテイングゲートが電気的
に接続されてなり、該コントロールゲートに所定の書込
み電圧を印加することで該書込みトランジスタより該フ
ローテイングゲートに電荷を注入し、該コントロールゲ
ートに所定の読出し用電圧を印加することで該読出し専
用トランジスタより該フローテイングゲート中の電荷の
有無を検出するようにしたことを特徴とする半導体記憶
装置を提供することにより達成される。
Ｎ下本発明の一実施例を図面に従つて詳細に説明する。
第２図が本発明の一実施例を説明するための回路図であ
る。
従来例が１個のトランジスタが書き込み、読み出しの両
機能をもつていたのに対し、本実施例では、書き込み機
能をもつトランジスタＴｒｌと読み出し機能をもつＴｒ
，とが設けられており、両トランジスタのフローテイン
グゲート２３は電気的に接続されている。２５はコント
ロールゲート、２６は書き込み専用端子、２ｒは読み出
し専用端子である。
第３図は第２図の回路を基板２０上に形成した時の一例
を示す平面図で、２１ａ，２１ｂがソース領域、２２ａ
，２２ｂがドレイン領域、２３がフローテイングゲート
で、書き込み機能をもつトランジスタＴｒｌと読み出し
機能を持つトランジスタＴｒ，の共通のフローテイング
ゲートである。フローテイングゲート２３上の絶縁層（
第１図における１４）を介してコントロールゲート２５
が設けられている。本実施例はこのように、書き込み機
能をもつトランジスタＴｒ，と読み出し機能をもつトラ
ンジスタＴｒ，が設けられており、それらのトランジス
タの構成は第１図に示したトランジスタとほぼ同じであ
る。異なる点は、書き込み専用のトランジスタＴｒ，に
は、ソース領域２１ａとドレイン領域２２ａとの間の基
板２０の表面付近に基板と同一導電型の不純物領域（第
１図における１ｒ）を設けてあり、読み出し専用のトラ
ンジスタＴｒ，には設けられてない点である。本実施例
の動作について簡単に説明する。読み出し用トランジス
タを設けることにより、それぞれの機能が分担されて各
々のトランジスタがそれぞれの機能の専用になるため、
書き込み速度及び読み出し速度が共に速い半導体記憶装
置が得られる。
【図面の簡単な説明】
第１図は、従来のフローテイングゲートを備えた電界効
果型のトランジスタの断面図。 第２図は本発明の一実施例を説明するための回路図で第
３図は同平面図。第４図は他の実施例を示す回路図。図
中、１０，２０：基板、１１，２１ａ．２１ｂ：ソース
領域、１２，２２ａ．２２ｂ：ドレイン領域、１３，２
３，３３：フローテイングゲート、１４：絶縁層、１５
，２５，３５：コントロールゲート、２６，３６：書き
込み専用端子、２Ｔ，３７：読み出し専用端子、３８：
消去ゲート、Ｔｒｌ：書き込み専用のトランジスタ、Ｔ
ｒ，：読み出し専用のトランジスタ、Ｔｒ，：記憶消去
用のトランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １（１）一導電型の基板と、 （２）該基板と逆の導電型で該基板内に離して設けられ
    たソース領域及びドレイン領域と、（３）上記の両領域
    間にあつて、該基板上に絶縁隔置された導電性のフロー
    ティングゲートと、（４）該フローティングゲートから
    絶縁物を介して隔置された導電性のコントロールゲート
    をそれぞれ有する書き込み専用のトランジスタと読み出
    し専用のトランジスタを設け、該両トランジスタは略同
    一の形状をなし、前記ソース領域及びドレイン領域間の
    基板の一導電型の不純物濃度を該書込み専用トランジス
    タの方が読出し専用トランジスタより大になるよう形成
    され、該書込み専用のトランジスタ及び読み出し専用の
    トランジスタの前記フローティングゲートが電気的に接
    続されてなり、該コントロールゲートに所定の書込み電
    圧を印加することで該書込みトランジスタより該フロー
    ティングゲートに電荷を注入し、該コントロールゲート
    に所定の読出し用電圧を印加することで該読出し専用ト
    ランジスタより該フローティングゲート中の電荷の有無
    を検出するようにしたことを特徴とする半導体記憶装置
    。
JP54146167A 1979-11-12 1979-11-12 半導体記憶装置 Expired JPS5929155B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP54146167A JPS5929155B2 (ja) 1979-11-12 1979-11-12 半導体記憶装置
US06/280,008 US4403307A (en) 1979-11-12 1980-11-06 Semiconductor memory device
EP80902128A EP0040251B1 (en) 1979-11-12 1980-11-06 Semiconductor memory device
PCT/JP1980/000276 WO1981001484A1 (en) 1979-11-12 1980-11-06 Semiconductor memory device
DE8080902128T DE3071967D1 (en) 1979-11-12 1980-11-06 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP54146167A JPS5929155B2 (ja) 1979-11-12 1979-11-12 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS5678170A JPS5678170A (en) 1981-06-26
JPS5929155B2 true JPS5929155B2 (ja) 1984-07-18

Family

ID=15401639

Family Applications (1)

Application Number Title Priority Date Filing Date
JP54146167A Expired JPS5929155B2 (ja) 1979-11-12 1979-11-12 半導体記憶装置

Country Status (5)

Country Link
US (1) US4403307A (ja)
EP (1) EP0040251B1 (ja)
JP (1) JPS5929155B2 (ja)
DE (1) DE3071967D1 (ja)
WO (1) WO1981001484A1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4558344A (en) * 1982-01-29 1985-12-10 Seeq Technology, Inc. Electrically-programmable and electrically-erasable MOS memory device
JPS59117270A (ja) * 1982-12-24 1984-07-06 Mitsubishi Electric Corp 浮遊ゲ−ト型不揮発性ｍｏｓ半導体メモリ装置
JPS62163376A (ja) * 1986-01-14 1987-07-20 Fujitsu Ltd 半導体記憶装置の製造方法
US4769788A (en) * 1986-09-22 1988-09-06 Ncr Corporation Shared line direct write nonvolatile memory cell array
US5055897A (en) * 1988-07-27 1991-10-08 Intel Corporation Semiconductor cell for neural network and the like
FR2635410B1 (fr) * 1988-08-11 1991-08-02 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration avec une organisation en damier et un facteur de couplage ameliore et procede de fabrication
US5262987A (en) * 1988-11-17 1993-11-16 Seiko Instruments Inc. Floating gate semiconductor nonvolatile memory having impurity doped regions for low voltage operation
EP0399261B1 (en) * 1989-05-24 1995-03-15 Texas Instruments Incorporated Band-to-band induced substrate hot electron injection
JPH06120514A (ja) * 1991-01-17 1994-04-28 Texas Instr Inc <Ti> 不揮発性メモリ・セル構造体とその製造法
US5739569A (en) * 1991-05-15 1998-04-14 Texas Instruments Incorporated Non-volatile memory cell with oxide and nitride tunneling layers
KR930006954A (ko) * 1991-09-25 1993-04-22 리차드 데이비드 로만 개선된 지속 특성을 갖는 전기적 소거가능 프로그램 가능 판독 전용 메모리(eeprom)
JPH0575981U (ja) * 1992-03-18 1993-10-15 矢崎総業株式会社 ガラス板用コネクタ
US5231299A (en) * 1992-03-24 1993-07-27 International Business Machines Corporation Structure and fabrication method for EEPROM memory cell with selective channel implants
FR2691289A1 (fr) * 1992-05-15 1993-11-19 Thomson Csf Dispositif semiconducteur à effet de champ, procédé de réalisation et application à un dispositif à commande matricielle.
US5329487A (en) * 1993-03-08 1994-07-12 Altera Corporation Two transistor flash EPROM cell
TW293981B (ja) 1995-07-21 1996-12-21 Philips Electronics Nv
JP4036923B2 (ja) * 1997-07-17 2008-01-23 株式会社半導体エネルギー研究所 表示装置およびその駆動回路
TW337607B (en) 1997-08-06 1998-08-01 Mos Electronics Taiwan Inc Process for forming a contact hole in an EEPROM with NOR construction
US7038947B2 (en) * 2002-12-19 2006-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Two-transistor flash cell for large endurance application
US6781881B2 (en) * 2002-12-19 2004-08-24 Taiwan Semiconductor Manufacturing Company Two-transistor flash cell for large endurance application
JP2008257804A (ja) * 2007-04-05 2008-10-23 Renesas Technology Corp 半導体装置
KR20140024418A (ko) 2011-05-10 2014-02-28 쌩-고벵 글래스 프랑스 전기 연결 요소를 구비한 디스크
US10305239B2 (en) 2011-05-10 2019-05-28 Saint-Gobain Glass France Pane comprising an electrical connection element
PT3576491T (pt) 2011-05-10 2023-12-22 Saint Gobain Painel com elemento de ligação elétrico
AU2013314646B2 (en) 2012-09-14 2016-12-22 Saint-Gobain Glass France Pane having an electrical connection element
MA37916B1 (fr) 2012-09-14 2017-06-30 Saint Gobain Vitre dotée d'un élément de raccordement électrique

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5140084A (ja) * 1974-10-01 1976-04-03 Mitsubishi Electric Corp

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5321837B2 (ja) * 1973-05-11 1978-07-05
JPS5387185A (en) * 1977-01-11 1978-08-01 Oki Electric Ind Co Ltd Half-fixed electronic variable resistor
DE2723738C2 (de) * 1977-05-26 1984-11-08 Deutsche Itt Industries Gmbh, 7800 Freiburg Halbleiterspeicherzelle für das nichtflüchtige Speichern elektrischer Ladung und Verfahren zu deren Programmierung
US4257056A (en) * 1979-06-27 1981-03-17 National Semiconductor Corporation Electrically erasable read only memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5140084A (ja) * 1974-10-01 1976-04-03 Mitsubishi Electric Corp

Also Published As

Publication number Publication date
WO1981001484A1 (en) 1981-05-28
EP0040251A1 (en) 1981-11-25
EP0040251B1 (en) 1987-05-06
US4403307A (en) 1983-09-06
JPS5678170A (en) 1981-06-26
DE3071967D1 (en) 1987-06-11
EP0040251A4 (en) 1984-08-10

Similar Documents

Publication Publication Date Title
JPS5929155B2 (ja) 半導体記憶装置
US4622656A (en) Non-volatile semiconductor memory
US4661833A (en) Electrically erasable and programmable read only memory
US4616340A (en) Non-volatile semiconductor memory
US4821236A (en) Semiconductor nonvolatile memory
GB1536321A (en) Semiconductor storage devices
JPS6046554B2 (ja) 半導体記憶素子及び記憶回路
US4257056A (en) Electrically erasable read only memory
US4454524A (en) Device having implantation for controlling gate parasitic action
US6894340B2 (en) Non-volatile semiconductor memory cell utilizing poly-edge discharge
US4794433A (en) Non-volatile semiconductor memory with non-uniform gate insulator
US4462089A (en) Nonvolatile semiconductor memory device
US5019881A (en) Nonvolatile semiconductor memory component
US3604988A (en) Semiconductor memory apparatus with a multilayer insulator contacting the semiconductor
US5519653A (en) Channel accelerated carrier tunneling-(CACT) method for programming memories
JPH0424969A (ja) 半導体記憶装置
JP2002043448A (ja) 集積回路とメモリセルのトラップチャージ層のチャージ方法
GB1400780A (en) Insulated gate field effect transistors
US3577210A (en) Solid-state storage device
JPH0621447A (ja) 短チャネル電界効果トランジスタ
JP2806552B2 (ja) 半導体不揮発性記憶装置
US4123771A (en) Nonvolatile semiconductor memory
JPS6135712B2 (ja)
JP2957615B2 (ja) 不揮発性半導体記憶装置
US4247863A (en) Semiconductor memory device