KR920007823B1 - 다층금속 박막사이의 산화막 평탄화방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 기술에 의해 실리콘 기판 상부에 필드산화막, 다결정 실리콘층 패턴, 절연층, 제1금속 박막 패턴을 각각 형성한 상태의 단면도.
제2a도 내지 제2j도는 본 발명에 의해 제1금속박막 패턴 상부에 산화막 평탄화 공정을 행한 후 제2금속박막 패턴을 형성하는 공정단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드산화막
3 : 다결정 실리콘층 4 : 절연층
5A : 제1금속박막 패턴 6 : 제1산화막
7 : 제2산화막 8 : 제3산화막
9 : 제2금속박막 9A : 제2금속박막 패턴
10 : 보호막 11 : 제1감광막
12 : 제2감광막 13 : 제3감광막
14 : 제4감광막 14A : 제2감광막 패턴
30 : 요홈 20 및 40 : 콘택홀
본 발명은 고접적 반도체 소자의 다층금속 박막사이의 산화막 평탄화방법에 관한 것으로, 특히 단자가 심하게 발생되는 하부구조 상부에 산화막이 거의 평탄하게 되도록 하는 다층금속 박막사이의 산화막 평탄화 방법에 관한 것이다.
일반적으로 반도체 소자의 고접적을 위하여 다층구조의 금속박막으로 형성하게 되었다. 그런데 이러한 다층구조의 금속박막을 형성하는데 있어서 실리콘 기판 상부에 필드산화막, 다결정 실리콘층, 산화막 패턴, 제1금속박막등을 순차적으로 일정부분에 집중적으로 형성하므로서, 상부의 제2금속박막을 형성하기 위한 하부구조에 단자가 심하게 발생되어 제2금속박막의 스텝 커버리지(Step Coverage)의 악화를 유발하고, 제1금속박막과 제2금속박막사이에 형성되는 산화막에 기공이 형성되어 IC의 신뢰성이 저하되었다.
따라서, 종래의 기술은 상기의 하부구조에 심하게 발생된 단자를 해결하기 위하여 제1금속박막 상부에 제1산화막을 형성하고 제1차 평탄화 식각공정으로 제1산화막을 평탄화시켰다.
그러나, 제1차 평탄화 식각공정을 실시한후에도 제1금속박막 상부에 침착된 제1산화막이 완전히 평탄화되지 않고 요홈이 일정부분 남아있게 되므로 제2금속박막을 증착할 경우 스텝커버리지는 불량해지고 후속공정으로 식각공정을 진행하면 상기 요홈에 제2금속박막이 완전히 제거되지 않는 문제점이 발생된다.
따라서, 본 발명에서는 종래의 1차 평탄화 식각공정후에 다시 제2산화막을 형성하고 제2차 평탄화 식각공정으로 진행시켜 제1산화막에 남아있는 요홈을 완전히 채워서 제1산화막의 상부면이 거의 평탄하게 하므로써, 후에 형성되는 제2금속박막의 스텝커버리지를 향상시키고 IC의 신뢰성을 높여주는 다층금속 박막 사이의 산화막 평탄화 방법을 제공하는데에 그 목적이 있다.
이하, 본 발명은 첨부된 도면을 참고하여 상세히 설명하기로 한다.
제1도는 종래기술에 의해 실리콘 기판(1)의 예정된 부분에 필드산화막(2)을 형성하고, 필드산화막(2)상부에 폴리실리콘층 패턴(3)을 형성하고, 전체구조 상부에 절연층(4)을 형성한후, 마스크 패턴 공정으로 예정된 부분의 절연층(4)을 제거하여 콘택홀(20)을 형성한후, 제1금속박막(5)을 전체구조 상부에 종착하고, 마스크 패턴 공정으로 제1금속박막 패턴(5A)을 형성한 상태의 단면도이다.
상기에서 언급한 바와 같이 표면이 울퉁불퉁한 제1금속박막(5) 상부에 절연층을 형성하고 제2금속박막을 형성하게 될 경우 제1금속박막 패턴(5A)의 콘택홀 상부에서 제2금속박막의 스텝커버리지가 불량해지게 된다.
제2a도 내지 제2j도는 본 발명에 의해 제1금속박막 패턴 상부에 제1 및 제2산화막 평탄화 공정을 행한후 제2금속박막 패턴을 형성하는 공정 단계를 도시한 단면도이다.
제2a도는 상기 제1금속박막 패턴(5A) 상부에 평탄화용 제1산화막(6)을 두껍게 형성하고(예를들어 약 14000Å), 그 상부에 제1감광막(11)을 예를들어 약 15000Å 정도의 두께로 평탄하게 도포된 상태의 단면도이다.
제2b도는 상기 제1감광막(11)과 제1산화막(6)의 식각비율을 약 1 : 1로 설정하고 상기 제1감광막(11)과 제1산화막(6)을 제1금속박막 패턴(5A)이 노출되기까지 식각하는 제1차 평탄화 식각공정을 실시한 상태의 단면도이다. 여기서 제1감광막(11)과 제1산화막(6)을 식각하는 장치는 예를들어 병렬 플라드마식각 장비를 사용하고 식각조건은 압력 : 2.0tprr, RF : 900W, 혼합개스의 배율은 예를들어 O2: 15SCCM, He : 150SCCM, CHF3: 70SCCM, CF4: 70SCCM으로 할 수 있다.
제2c도는 콘택홀(20)상부에 남아있는 제1감광막(11)을 제거하여 제1산화막(6)에 요홈에(30)이 형성된 상태의 단면도이다.
제2d도는 상기 제1산화막(6) 상부에 제2산화막(7)울 두껍게 형성한다음(예를들어 약 14,000Å), 그 상부에 제2감광막(12)을 도포한 예를들어 약 15,000Å 정도의 두께로 도포한 상태의 단면도이다.
제2e도는 제2감광막(12)과 제2산화막(7)의 식각선택비를 약 1 : 1로 설정하고 제2감광막과 제2산화막(7)을 제1금속박막 패턴(5A) 상부가 노출되기까지 식각하는 제2차 평탄화 식각공정을 진행한다. 이때 식각장비와 식각조건은 제1차 평탄화 식각공정과 같다. 그리고 남아있는 제2감광막(12)을 제거하여 제1금속박막 패턴(5A) 상부면에서 제1산화막(6)과 제2산화막(7)의 상부면이 평탄하게 형성되는데 즉 제2산화막(7)이 제1산화막(6) 상부의 요홈(30)에 완전히 채워져 평탄하게 됨을 나타낸다.
제2f도는 평탄화된 제1 및 제2산화막(4 및 6)과 제1금속박막 패턴(5A) 상부면에 제3산화막(8)을 형성하고, 그 상부에 제3감광막(13)을 도포한 상태의 단면도이다.
제2g도는 노광 및 현상 공정으로 상기 제3감광막(13)의 일정부분을 제거하고 노출된 제3산화막(8)을 동방성 및 비동방성식각으로 제거하여 제1금속박막 패턴(5A)이 노출된 콘택홀(40)을 형성한 상태의 단면도이다.
제2h도는 상기 제3감광막(13)을 제거한 다음, 전체구조 상부에 제2금속박막(9)을 증착하여 제1금속박막 패턴(5A)에 접속한 상태의 단면도이다.
제2i도는 상기 제2금속박막(9) 상부에 제4감광막(14)을 도포하고, 노광 및 현상공정으로 제4감광막 패턴(14A)을 형성하고, 노출된 제2금속박막(9)을 식각하여 제2금속박막 패턴(9A)을 형성한 상태의 단면도이다.
제2j도는 상기 제4감광막 패턴(14A)을 제거한 후 전체구조 상부에 보호막(10)을 형성한 상태의 단면도이다.
상기에서 언급한 바와 같이 하부구조에 굴곡이 심하게 발생되는 경우 본 발명은 제1산화막을 형성하고 제1차 평탄화 식각공정을 한후, 제1산화막의 일정부분에 발생된 요홈에 제2산화막을 채우기 위해 전체구조 상부에 전체구조 상부에 제2산화막을 형성하고 제2차 평탄화 식각공정을 실시하므로서 제1금속박막 패턴 상부면에서 절연층을 평탄하게 형성할 수 있다.
따라서, 본 발명에 의해 평탄하게 된 구조상부에 제2금속박막을 증착하는 경우 스텝커버리지가 저하되는 문제등을 해결하여 IC의 신뢰성을 향상시킬 수 있다.
Claims (4)
- 실리콘 기판(1) 상부에 필드산화막(2), 폴리실리콘층 패턴(3) 절연층(4), 하부구조에 의해 단자가 생성되는 제1금속박막 패턴(5A)을 각각 예정된 부분에 형성한 다음, 그 상부에 평탄화된 절연층을 형성하고, 제2금속박막 패턴(9A)을 형성하는 단계로 이루어지는 다층금속 박막층 형성방법에 있어서, 단자가 있는 제1금속박막 패턴(5A) 상부에 제1산화막(7)을 예정된 두께로 형성하고, 그 상부에 제1감광막(11)을 도포하고, 제1감광막(11)과 제1산화막(7)을 예정된 식각비에서 제1금속박막 패턴(5A) 상부면이 노출되기까지 식각한 다음, 제1산화막(7)의 요홈(30)에 남아있는 제1감광막(11)을 제거하는 단계와, 평탄화된 제1산화막(7)과 노출된 제1금속박막 패턴(5A) 상부에 제2산화막(7)을 형성하고, 제2산화막(7) 상부에 제2감광막(12)을 도포하고 제2감광막(12)과 제2산화막(7)을 예정된 식각비에서 제1금속박막 패턴(5A) 상부면이 노출되기까지 식각하여 제1산화막(7) 상부의 요홈(30)에 제2산화막(7)을 채운다음, 남아있는 제2감광막(12)을 제거하는 단계와, 전체구조 상부에 제3산화막(8)을 형성하고, 그 상부에 제2금속박막 패턴(9A)을 형성하는 단계로 이루어지는 것을 특징으로 하는 다층금속 박막사이의 산화막 평탄화방법.
- 제1항에 있어서, 상기 제1감광막(11)과 제1산화막(7) 또는 제2감광막(12)과 제2산화막(7)을 식각하기 위한 예정된 식각비는 1 : 1인 것을 특징으로 하는 다층금속 박막사이의 산화막 평탄화방법.
- 제1항에 있어서, 상기 제3산화막(8)을 형성한 다음, 마스크 패턴 공정으로 제3산화막(8)의 일정부분을 식각하여 콘택홀(40)을 형성한 후 제2금속박막 패턴(9A)을 형성하는 것을 특징으로 하는 다층금속 박막사이의 산화막 평탄화방법.
- 제1항에 있어서, 상기 제1감광막(11)과 제1산화막(7)을 예정된 식각비에서 식각하고, 상기 제2감광막(12)과 제2산화막(8)을 예정된 식각비에서 식각하는 것은 예정된 식각조건을 갖는 병렬 플라즈마 식각 장비를 이용하여 식각하는 것을 특징으로 하는 다층금속 박막사이의 산화막 평탄화방법.
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