KR910017300A - 데이타 통신 인터페이스 및 이의 통신 방법 - Google Patents
데이타 통신 인터페이스 및 이의 통신 방법 Download PDFInfo
- Publication number
- KR910017300A KR910017300A KR1019910005001A KR910005001A KR910017300A KR 910017300 A KR910017300 A KR 910017300A KR 1019910005001 A KR1019910005001 A KR 1019910005001A KR 910005001 A KR910005001 A KR 910005001A KR 910017300 A KR910017300 A KR 910017300A
- Authority
- KR
- South Korea
- Prior art keywords
- data
- circuit
- bus
- interface
- communication interface
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Information Transfer Systems (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 검사 억세스 포트(TAP)를 도시한 블럭도, 제3도는 다중 집적 회로를 통하는 시프트 경로를 도시하는 도면, 제4도는 집적 회로 구조내의 목표 집적 회로를 상세하게 도시한 블럭도.
Claims (36)
- 디바이스와의 통신에 적합한 데이타 통신 인터페이스에 있어서, 데이타를 전송하기 위한 버스 회로; 상기 디바이스 및 상기 버스에 결합된 저장 회로; 상기 버스와 상기 저장 회로 사이에 데이타를 시프트시키기에 적합한 인터페이스 회로; 및 상기 디바이스와 제어 신호에 응답하는 상기 저장 회로사이에 데이타를 전송하기에 적합한 디바이스 억세스 제어 회로를 포함하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제1항에 있어서, 상기 디바이스가 메모리를 포함하는 것을 특징으로하는 데이타 통신 인터페이스.
- 제1항에 있어서, 상기 저장 회로가 레지스터를 포함하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제3항에 있어서, 상기 저장 회로가 시프트 레지스터를 포함하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제4항에 있어서, 상기 인터페이스 회로가 상기 버스 회로에서 상기 시프트 레지스터로, 그리고 상기 시프트 레지스터에서 상기 버스 회로로 데이타를 시프트시키는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제5항에 있어서, 상기 버스 회로에 결합된 다수의 시프트 레지스터들을 포함하는 것을 특징으로 하는 데이타통신 인터페이스.
- 제6항에 있어서, 상기 인터페이스 회로가 상기 버스 회로와 상기 시프트 레지스터들 중의 선택된 하나의 레지스터 사이에 데이타를 시프트시키는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제1항에 있어서, 상기 디바이스 억세스 제어회로가 상기 디바이스와 상기 인터페이스 회로로 부터의 신호에 응답하는 상기 저정회로와의 사이에 데이타를 전송하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제8항에 있어서, 상기 디바이스 억세스 제어회로가 상기 디바이스와 상기 인터패이스 회로로 부터의 중지신호에 응답하는 상기 저장 회로사이에 데이타를 전송하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제1항에 있어서, 상기 디바이스 억세스 제어회로가 상기 디바이스와 선정된 순서의 데이타를 수신하는 것에 응답하는 상기 저장 회로사이에 데이타를 전송하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제10항에 있어서, 상기 디바이스 억세스 제어회로가 데이타를 수신하여 저장하기 위한 제1레지스터; 상기 선정된 순서의 데이타를 저장하기 위한 제2레지스터; 및 상기 제1레지스터 내에 저장된 데이타와 제2레지스터내에 저장된 데이타 사이의 일치 신호에 응답하는 신호를 발생시키기 위한 비교 회로를 포함하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제1항에 있어서, 상기 디바이스 억세스 제어회로가 상기 디바이스와, 카운터가 선정된 수를 카운트 하는 것을 지시하는 신호에 응답하는 상기 저장 회로사이에 데이타를 전송하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제12항에 있어서, 상기 디바이스 억세스 제어기가 상기 버스 회로에 결합되어 클럭킹 신호에 응답하는 카운터 내부에 저장된 값을 증가시키는 카운터; 및 선정된 값을 저장하는 상기 카운터에 응답하는 제어 신호를 출력하기 위한 회로를 포함하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제12항에 있어서, 상기 디바이스 억세스 제어기가 상기 버스 회로에 결합되어 클럭킹 신호에 응답하는 카운터 내부에 저장된 값을 감소시키는 카운터; 및 선정된 값을 저장하는 상기 카운터에 응답하는 제어 신호를 출력하기 위한 회로를 포함하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제1항에 있어서, 상기 버스에 결합되어 상기 버스상에 데이타를 전송시키는 버스 제어기를 포함하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제15항에 있어서, 상기 버스 제어기가 상기 버스로부터 데이타를 수신하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 디바이스와의 통신에 적합한 데이타 통신 인터페이스에 있어서, 데이타를 전송하기 위한 버스회로; 상기 버스 회로에 결합되어 상기 버스 회로로 부터 데이타를 내부로 시프트 시키고 상기 버스 회로로 데이타를 외부로 시프트 시키는 저장회로; 상기 버스 회로와 상기 저장 회로 사이의 전송된 데이타를 제어하는 디바이스 인터페이스 회로; 및 다중 시프트 동작들을 통해 반복적으로 순환시킬 필요 없이 데이타가 디바이스에 기입되거나 상기 디바이스로 부터 판독되도록 상기 버스 회로와 상기 저장회로사이에 전송된 데이타를 제어하는 디바이스 억세스 제어 회로를 포함하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제17항에 있어서, 상기 디바이스 억세스 제어 회로가 하나 이상의 제어 신호에 응답하는 디바이스로 데이타를 기입하는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제18항에 있어서, 상기 제어 신호들중 하나의 신호가 상기 디바이스 인터페이스 회로에 의해 발생되는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제19항에 있어서, 상기 디바이스 인터페이스 회로가 상태 머신을 포함하고, 하나 이상의 상기 제어 신호들이 상기 상태 머신의 선정된 상태와 관련되는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제20항에 있어서, 상기 선정된 상태들중 하나의 상태가 중지 상태인 것을 특징으로 하는 데이타 통신 인터페이스.
- 제18항에 있어서, 상기 제어 신호들중 하나의 제어 신호가 선정된 순서의 데이타를 인식하는 것에 응답하여 발생되는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제18항에 있어서, 상기 디바이스 억세스 제어 회로가 카운터를 포함하고, 상기 제어 신호들 중 하나의 신호가 선정된 값의 카운트에 응답하여 발생되는 것을 특징으로 하는 데이타 통신 인터페이스.
- 제18항에 있어서, 상기 제어 신호들 중 하나의 신호가 외부 디바이스로 부터 수신되는 것을 특징으로 하는 데이타 통신 시스템.
- 다수의 인터페이스 회로들에 결합된 직렬 데이타 버스와 관련된 목표 인터페이스 회로에 결합된 디바이스와 통신하는 방법에 있어서, 상기 디바이스로 부터 상기 목표 인터페이스 회로와 관련된 레지스터내로 데이타를 전송하는 단계; 상기 레지스터로 부터 상기 버스상에 데이타를 시프트시키는 단계; 및 상기 최종 데이타 비트가 상기 레지스터 외부로 시프트된 후에 상기 디바이스로 부터 상기 레지스터내로 추가 데이타를 전송하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제25항에 있어서, 상기 레지스터로 부터 데이타를 시프팅하는 상기 단계가 상기 인터페이스 회로들중 한 회로를 후속적으로 통과하는 데이타를 시프팅 하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제26항에 있어서, 상기 레지스터로 부터 전송된 데이타 비트들의 수를 카운팅하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제26항에 있어서, 상기 레지스터에 저장된 데이타가 상기 버스로 전송된 것을 나타내는 제어 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제25항에 있어서, 버스상에 데이타를 시프트시키고, 목표 인터페이스 회로에 선행하는 각각의 인터페이스회로를 통해 상기 데이타를 시프트시키는 단계; 상기 목료 인터페이스 회로에 도달하여 상기 버스상에 시프트된 상기 데이타를 나타내는 제어 신호를 발생시키는 단계; 및 상기 목표 인터페이스 회로와 관련된 레지스터로부터 상기 제어 신호에 응답하는 상기 디바이스로 데이타를 전송하는 단계를 포함하는 것을 특징으로 하는 방법.
- 다수의 인터페이스 회로들에 결합된 직렬 데이타 버스와 관련된 목표 인터페이스 회로에 결합된 디바이스와 통신하는 방법에 있어서, 버스상에 데이타를 시프트시키고 상기 목표 인터페이스 회로에 선행하는 각각의 인터페이스 회로를 통해 상기 데이타를 시프트시키는 단계; 상기 목표 인터페이스 회로에 도달하는 데이타를 나타내는 제어 신호를 발생하는 단계; 및 상기 목표 인터페이스와 관련된 레지스터로부터 상기 제어 신호에 응답하는 상기 디바이스로 데이타를 전송시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제30항에 있어서, 상기 목표 인터페이스 회로에 선행하는 상기 인터페이스 회로들과 관련된 레지스터들을 선정된 값으로 로드시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제30항에 있어서, 디바이스 인터페이스 회로의 제어하에 목표 인터페이스 회로와 관련된 레지스터를 로드시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제32항에 있어서, 상기 발생 단계가 상기 디바이스 인터페이스 회로의 상태에응답하는 제어 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제30항에 있어서, 상기 발생 단계가 선정된 순서의 데이타를 인식하는 것에 응답하는 제어 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제30항에 있어서, 상기 발생 단계가 선정된 값의 카운트에 응답하는 제어 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제30항에 있어서, 상기 발생 단계가 목표 인터페이스 회로의 외부 회로에 의해 발생된 제어 신호에 응답하는 제어 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US50247090A | 1990-03-30 | 1990-03-30 | |
US502,470 | 1990-03-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910017300A true KR910017300A (ko) | 1991-11-05 |
KR0169736B1 KR0169736B1 (ko) | 1999-01-15 |
Family
ID=23997969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910005001A KR0169736B1 (ko) | 1990-03-30 | 1991-03-29 | 데이타 통신 인터페이스 및 이의 통신 방법 |
Country Status (3)
Country | Link |
---|---|
US (3) | US5687179A (ko) |
JP (1) | JP3394542B2 (ko) |
KR (1) | KR0169736B1 (ko) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5526365A (en) * | 1993-07-30 | 1996-06-11 | Texas Instruments Incorporated | Method and apparatus for streamlined testing of electrical circuits |
US5606566A (en) * | 1993-07-30 | 1997-02-25 | Texas Instruments Incorporated | Method and apparatus for streamlined concurrent testing of electrical circuits |
US5677915A (en) * | 1993-08-18 | 1997-10-14 | Texas Instruments Incorporated | Customized method and apparatus for streamlined testing a particular electrical circuit |
US5687312A (en) * | 1993-07-30 | 1997-11-11 | Texas Instruments Incorporated | Method and apparatus for processor emulation |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5483518A (en) | 1992-06-17 | 1996-01-09 | Texas Instruments Incorporated | Addressable shadow port and protocol for serial bus networks |
US6675333B1 (en) * | 1990-03-30 | 2004-01-06 | Texas Instruments Incorporated | Integrated circuit with serial I/O controller |
US5969538A (en) | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
US5790888A (en) * | 1996-08-12 | 1998-08-04 | Seeq Technology, Inc. | State machine for selectively performing an operation on a single or a plurality of registers depending upon the register address specified in a packet |
US6324662B1 (en) * | 1996-08-30 | 2001-11-27 | Texas Instruments Incorporated | TAP and linking module for scan access of multiple cores with IEEE 1149.1 test access ports |
DE69734379T2 (de) * | 1996-08-30 | 2006-07-06 | Texas Instruments Inc., Dallas | Vorrichtung zur Prüfung von integrierten Schaltungen |
US6260165B1 (en) | 1996-10-18 | 2001-07-10 | Texas Instruments Incorporated | Accelerating scan test by re-using response data as stimulus data |
DE69712587T2 (de) * | 1996-10-31 | 2003-01-09 | Sgs Thomson Microelectronics | Mikrorechner mit Zugriff auf einen externen Speicher |
US6408413B1 (en) | 1998-02-18 | 2002-06-18 | Texas Instruments Incorporated | Hierarchical access of test access ports in embedded core integrated circuits |
US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
GB9805479D0 (en) | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Microcomputer |
GB9805486D0 (en) | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Adapter |
US6560734B1 (en) | 1998-06-19 | 2003-05-06 | Texas Instruments Incorporated | IC with addressable test port |
US6519729B1 (en) | 1998-06-27 | 2003-02-11 | Texas Instruments Incorporated | Reduced power testing with equally divided scan paths |
GB9907254D0 (en) * | 1999-03-29 | 1999-05-26 | Sgs Thomson Microelectronics | Synchronous data adaptor |
US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
US7065675B1 (en) | 2001-05-08 | 2006-06-20 | Mips Technologies, Inc. | System and method for speeding up EJTAG block data transfers |
JP2003045200A (ja) * | 2001-08-02 | 2003-02-14 | Mitsubishi Electric Corp | 半導体モジュールおよびそれに用いる半導体記憶装置 |
EP1367598A1 (en) * | 2002-05-31 | 2003-12-03 | STMicroelectronics S.r.l. | Testing method and device for non volatile memories having a LPC (low pin count) communication serial interface |
JP2005004876A (ja) * | 2003-06-11 | 2005-01-06 | Toshiba Corp | 半導体記憶装置とその評価方法 |
US7284170B2 (en) * | 2004-01-05 | 2007-10-16 | Texas Instruments Incorporated | JTAG circuit transferring data between devices on TMS terminals |
US7404128B2 (en) * | 2004-02-17 | 2008-07-22 | Texas Instruments Incorporated | Serial data I/O on JTAG TCK with TMS clocking |
KR100721581B1 (ko) * | 2005-09-29 | 2007-05-23 | 주식회사 하이닉스반도체 | 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 |
US7877653B2 (en) | 2007-05-09 | 2011-01-25 | Texas Instruments Incorporated | Address and TMS gating circuitry for TAP control circuit |
US8392772B2 (en) * | 2010-09-16 | 2013-03-05 | Texas Instruments Incorporated | On-chip memory testing |
US9026872B2 (en) * | 2012-08-16 | 2015-05-05 | Xilinx, Inc. | Flexible sized die for use in multi-die integrated circuit |
US9547034B2 (en) | 2013-07-03 | 2017-01-17 | Xilinx, Inc. | Monolithic integrated circuit die having modular die regions stitched together |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5698051A (en) * | 1980-01-07 | 1981-08-07 | Hitachi Ltd | Signal transmitting device of lsi component |
US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
US4694293A (en) * | 1984-09-18 | 1987-09-15 | Nippon Gakki Seizo Kabushiki Kaisha | Data transmission system |
US4638313A (en) * | 1984-11-08 | 1987-01-20 | Spacelabs, Inc. | Addressing for a multipoint communication system for patient monitoring |
NL8502476A (nl) * | 1985-09-11 | 1987-04-01 | Philips Nv | Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers. |
US4710933A (en) * | 1985-10-23 | 1987-12-01 | Texas Instruments Incorporated | Parallel/serial scan system for testing logic circuits |
US4931722A (en) * | 1985-11-07 | 1990-06-05 | Control Data Corporation | Flexible imbedded test system for VLSI circuits |
US4866508A (en) * | 1986-09-26 | 1989-09-12 | General Electric Company | Integrated circuit packaging configuration for rapid customized design and unique test capability |
US4903266A (en) * | 1988-04-29 | 1990-02-20 | International Business Machines Corporation | Memory self-test |
-
1991
- 1991-03-29 KR KR1019910005001A patent/KR0169736B1/ko not_active IP Right Cessation
- 1991-03-29 JP JP06706391A patent/JP3394542B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-29 US US08/415,121 patent/US5687179A/en not_active Expired - Lifetime
-
1997
- 1997-09-23 US US08/935,751 patent/US6085344A/en not_active Expired - Fee Related
-
1999
- 1999-05-26 US US09/320,491 patent/US6158035A/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5526365A (en) * | 1993-07-30 | 1996-06-11 | Texas Instruments Incorporated | Method and apparatus for streamlined testing of electrical circuits |
US5606566A (en) * | 1993-07-30 | 1997-02-25 | Texas Instruments Incorporated | Method and apparatus for streamlined concurrent testing of electrical circuits |
US5687312A (en) * | 1993-07-30 | 1997-11-11 | Texas Instruments Incorporated | Method and apparatus for processor emulation |
US5677915A (en) * | 1993-08-18 | 1997-10-14 | Texas Instruments Incorporated | Customized method and apparatus for streamlined testing a particular electrical circuit |
Also Published As
Publication number | Publication date |
---|---|
JP3394542B2 (ja) | 2003-04-07 |
JPH04227560A (ja) | 1992-08-17 |
US6085344A (en) | 2000-07-04 |
US6158035A (en) | 2000-12-05 |
US5687179A (en) | 1997-11-11 |
KR0169736B1 (ko) | 1999-01-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR910017300A (ko) | 데이타 통신 인터페이스 및 이의 통신 방법 | |
US4071887A (en) | Synchronous serial data adaptor | |
CA1095604A (en) | Computer interface | |
KR950033856A (ko) | 데이타 전송 제어방법과 이것에 사용하는 주변회로, 데이타 프로세서 및 데이타 처리 시스템 | |
KR900010561A (ko) | 듀얼 포트 판독/기입 레지스터 파일 메모리 및 그 구성방법 | |
KR910010315A (ko) | 2방향 데이타 전송 장치 | |
KR960704271A (ko) | 다중-포트 공용 메모리 인터페이스 및 관련 방법(multiple-port shared memory interface and associated method) | |
JPS6462743A (en) | Memory access controller | |
KR850700199A (ko) | 시분할 스위칭 회로망 | |
KR890013648A (ko) | 내부적으로 기입신호발생기능을 갖는 반도체 메모리장치 | |
KR850004673A (ko) | 디지탈 콤퓨터 시스템 | |
US3755788A (en) | Data recirculator | |
KR900015008A (ko) | 데이터 프로세서 | |
US6470404B1 (en) | Asynchronous communication device | |
US4079354A (en) | Data processing system with improved read/write capability | |
US5307472A (en) | Data transfer interface module | |
KR910014825A (ko) | 데이타 처리 시스템 및 메모리 어레이 테스팅 처리 방법 | |
US5179688A (en) | Queue system with uninterrupted transfer of data through intermediate locations to selected queue location | |
KR910006852A (ko) | 메모리 제어 시스템 및 방법 | |
JPH0618373B2 (ja) | データ伝送方法及び装置 | |
KR950025776A (ko) | 랜덤블럭 억세스 메모리의 메모리칩 확장제어방법 및 장치 | |
KR890013568A (ko) | 데이타 전송 제어장치 | |
KR950003970B1 (ko) | 디지탈 전자교환기의 피시엠 데이타 접속장치 | |
KR970019223A (ko) | 클럭주기가 다른 블럭들의 데이타 전송방법 및 회로 | |
SU377759A1 (ru) | УСТРОЙСТВО дл СБОРА ИНФОРМАЦИИ от ДИСКРЕТНЫХ ДАТЧИков |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100930 Year of fee payment: 13 |
|
EXPY | Expiration of term |