KR910009408B1 - 반도체기억장치 - Google Patents

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Abstract

내용 없음.

Description

반도체기억장치
제1도는 종래의 반도체스태틱 메모리장치의 메모리셀부분을 나타내는 회로도.
제2도는 본 발명의 일실시예를 나타내는 반도체스태틱 메모리장치의 구성도.
제3도는 본 발명의 일실시예를 나타내는 반도체스태틱 메모리장치의 메모리셀 부분의 회로도.
제4도는 본 발명의 일실시예를 나타내는 반도체스태틱 메모리장치의 비선택 블록의 전압레벨을 나타내는 도면.
제5도는 본 발명의 일실시예를 나타내는 반도체스태틱 메모리장치의 선택블럭의 전압레벨을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 6소자된 메모리셀 2,2a,2b,2c : 워드선
3a,3b : 비트선 4a,4b : 인버터트랜지스터
5a,5b : 액세스트랜지스터 6a,6b : 부하저항
7a,7b : 기억노우드 8a,8b : 비트선부하
11a,11b,11c : 워드선과 블록선택선을 입력으로하는 NAND게이트
12a,12b,12c : 어드레스신호를 입력으로 하는 열블럭셀렉터(도면중 동일부호는 동일 또는 상당부분을 표시함).
본 발명은 반도체스태틱 메모리의 소비전력의 감소에 관한 것이다. 종래의 반도체스태틱 메모리는 제1도와 같이 구성되어 있었다.
도면에 있어서 (1)은 6소자로 된 메모리셀, (2)(2a)(2b)는 워드선, (3a)(3b)는 비트선, (4a)(4b)는 인버터트랜지스터, (5a)(5b)는 액세스트랜지스터, (6a)(6b)는 부하저항, (7a)(7b)는 기억노우드, (8a)(8b)는 비트선부하이다.
다음에 스태택메모리의 소비전류의 일부가 되는 칼럼(column) 전류에 관해서 설명한다. 스태택형 메모리에 있어서는 기억노우드(7a)(7b)에 정보가 기억된다.
현재 제1도와 같이 기억노우드(7a)에 “High”가, 기억노우드(7b)에 “Low”가 기억되고 있을 때 도면에서와 같이 워드선(2)을 “High”로 함으로서 선택된 메모리셀(1)에는 전원 Vcc-비트선부하(8b)-액세스트랜지스터(5b)-인버터트랜지스터(4b)-접지의 통로를 거쳐 관통전류(이하 칼럼전류라고 함)가 흐른다.
스태틱 RAM에 있어서 문제가 되는 것은 행(行)디코더에 의하여 활성화된 한 개의 워드선에 접속된 모든 메모리셀에 칼럼전류가 흘러들어가는 것이다. 열디코더에 의하여 선택되는 열이외의 메모리셀에 흘러들어가는 전류는 전혀 무효한 것이다. 이 무효한 칼럼전류를 삭감하는 방법으로서 본 특허 출원자들은 특원소54-27851호로서 행디코더를 중앙에 배치하고 워드선을 좌우로 분할하여 일방만이 활성화하게함으로서 칼럼 전류를 반감케했다. 그 구체에는 전자재료, 소화 55년 6월호 50페이지에 제시하고 있다.
그러나 이 방법의 결점은 칼럼전류를 절반밖에 삭감하지 못하는데 있다. 그위에 본 특허출원자들은 칼럼 전류를 삭감케하기 위하여 특원소 57-95932호로서 워드선을 다수로 분할하고 행선택선과 열블럭선택신호에 의하여 상기한 분할된 워드선을 활성화하는 방법을 제안하고 64K 비트 스태틱 RAM으로서 구체화했다. (ISSCC Digest of Technical Paper, PP.55∼59, Feb. 1983) 그러나 이 방법에 결점은 워드선외에 워드선과 평행으로 행선택선이 필요하며 메모리셀이 복잡하게 되는 것이다.
역시 칼럼전류를 감소시키는 방법으로서 비선택의 열의 메모리셀의 접지전위를 상승케하고 칼럼 전류를 감소시키는 것을 제안한 예(특개소 56-143587)가 있는데 감소할 뿐 완전하게 차단하는데까지는 이르지 못하고 있다.
또한 상기 접지선을 열위에 있는 모든 메모리셀이 공유하고 있기 때문에 접지선에 부하되는 기생용량이 크게되고 충반전에 대전류를 필요로하는 등의 결점이 있었다.
칼럼전류를 차단하는 방법으로서 비트선 부하펄스로서 구동하고 관통전류를 차단하는 방법이 구체화되었는데(ISSCC Digest of Technical Papers, P.258,259, Feb. 1982 또는 ISSCC Digest of Technical Papers, p.260,261, Feb. 1982) 직류적인 전류는 감소할 수 있다고 해도 과도적으로 흐르는 칼럼전류는 삭감하지 못하고 있다.
본 발명은 상기와 같은 종래의 결점을 제거하기 위하여 된 것으로서 비선택의 열과 행의 메모리셀의 접지 전위를 상승케하고 비선택의 워드선의 전압레벨을 비선택셀의 접지전위에 액세스트랜지스터의 드레시홀드 전압을 가하여 전압이하로 설정하고 비선택의 열 또는 열블렉메모리셀에는 직류적으로나 과도적으로도 전류가 흘러들어가지 못하게함으로서 저소비전력의 반도체스태틱 메모리를 제공함을 목적으로 하고 있다.
제2도는 본 발명의 일실시예를 나타내는 스태틱형 메모리장치의 구성도이며 도면에 있어서 (1)은 6소자로 이루어진 메모리셀, 2a,2b,2c는 워드선, 3a,3b는 비트선, 4a,4b는 인버터트랜지스터, 6a,6b는 부하저항, 7a,7b는 기억노우드, 8a,8b는 비트선부하용 트랜지스터, 9a,9b,9c는 메모리셀의 접지노우드(이하 블록 Vss라고 칭함)이며, 11a,11b,11c는 워드선(2a)(2b)(2c)신호와 열블럭선택선(14a)(14b)(14c) 신호를 입력으로 하는 NAND게이트, 12a,12b,12c는 열(Y)어드레스 신호를 입력으로 하는 AND게이트로된 열블럭셀렉터, 13A,13B,13C는 행(X)어드레스신호를 입력으로 하는 행(X)디코더, 14a,14b,14c는 열블럭 선택신호선으로서 열어드레스를 디코더한 신호이며 만일 대응하는 블록이 선택될 때에는 하이(H)신호가 되고 비선택일 때는 로우(L) 신호가 되는 열블럭선택 신호선이다.
16은 제1전위점(15)을 개재하여 부하저항(6a)(6b)에 접속되는 제1전위발생수단이다. NAND게이트(11a)(11b)(11c)는 열블럭과 행이 공히 선택되었을 때에만 블록 Vss(9a)(9b)(9c)을 접지(GND) 전위로하고, 즉 열블럭선택(14a)(14b)(14c)신호와 워드선(2a)(2b)(2c)신호가 동시에 선택될 때 NAND게이트(11a)(11b)(11c)에 입력되는 신호가 하이(H)가 되어 블록 Vss(9a)(9b)(9c)의 접지전위는 OV가 된다. 또한 열블럭 Vss과 행의 어느쪽인가 비선택일때는 블록 Vss(9a)(9b)(9c)의 접지전위는 그보다도 높은 중간전위(워드선 전위에서 액세스트랜지스터(5a)(5b)의 드레시홀드 전압을 뺀 전위이상)가 되게끔 설정하고 또한 워드선(2a)(2b)(2c)의 레벨이 블록 Vss(9a)(9b)(9c)의 전위에 액세스트랜지스터(5a)(5b)의 드레시홀드 전압(Vth)을 가한 값이하가 되게끔 설정하고 있다. 제3도는 6소자로된 메모리셀(1)의 회로도이며 특히 제1전위발생수단(16)의 회로를 구체적으로 나타낸 것이다.
이 제1전위발생수단(16)은 동일한 인버터를 직렬로 연결하여 피드백을 건 구성의 링발진기, 즉 링오실레이터(17)와 그 링오실레이터(17)에 콘덴서(18)를 개재하여 소오스가 접속되어 드레인과 전원전압(Vcc)에 접속되는 트랜지스터(19)와 상기 트랜지스터(20)의 소오스가 제1전위점(15)에 접속되고 그의 드레인과 게이트가 콘덴서(18)를 통하여 링오실레이터(17)에 접속하는 트랜지스터(20)로 되는 것으로서 이에 의하여 기억노우드(7)에 기억되는 “H”의 전위는 전위전압(Vcc)보다 높게되고 Vcc를 5V, 링오실레이터(17)의 진폭을 5V로하면 약 8V정도로 되는 것이다.
따라서 블록 Vss(9)의 전위가 가령 5V정도라고 하더라도 기억노우드(7)에 기억되고 있는 내용은 유지되는 것이다.
이하 제3도의 회로를 제4도 및 제5도의 전압레벨도를 참조하여 설명한다. 비선택의 메모리셀(1)에 있어서는 액세스 트랜지스터(5a)(5b)의 소오스전압(Vss)는 블록 Vss(9a)의 전위(Vss)에 인버터트랜지스터(4a)(4b)에 의한 전압강하를 가한 전위까지 상승하고 있으므로 워드선의 전위(Vw)와 액세스트랜지스터(5a)(5b)의 소오스(Vas)와의 사이의 전위차가 액세스트랜지스터(5a)(5b)의 드레시홀드 전압이상이 되는 열은 없으며 액세스트랜지스터는 완전히 비도통이 되고 칼럼전류의 패스는 완전히 차단된다.
그리고 비선택의 메모리셀(1)에 있어서는 종래와 동일하게 액세스트랜지스터(5a)(5b)의 게이트, 소오스 사이에는 액세스트랜지스터의 드레시홀드 전압보다 충분히 큰 전압이 인가되므로 정상적인 기입, 읽어내기 동작이 행하여진다. 그리고 어드레스신호에 의하여 선택하고 있는 메모리셀(1)이 다른 열블럭의 다른 행에 이동하더라도 선택되고 있는 블록 Vss(9a)의 적은 부가용량을 충전하고 새로이 선택된 메모리셀(1)에 접속되고 있는 블록 Vss의 적은 부가용량을 방전할 뿐이므로 이들의 동작에 요하는 소비전력은 매우적다.
그리고 블록분할에 의하여 소비전류를 절감하는 것은 특원소 57-95932호와 동일한데 본 발명에 의하면 전 발명에서 사용하고 있는 워드선은 2개까지는 필요가 없으며 한 개로서도 좋으므로 메모리셀의 구조가 간단하게 되고 효율도 향상된다. 또한 상기 실시예에서는 고저항부하를 사용한 메모리셀을 사용한 것을 제시했는데 디플리션(depletion)형 MOS트랜지스터를 사용한 ED형(엔한스멘트(enhancement) 디플리션형) 메모리셀이라던가, PMOS트랜지스터를 사용한 CMOS형 메모리셀이라도 좋으며 상기 실시예와 동일한 효과를 나타낸다. 그위에 상기 실시예에 있어서는 제1전위점(15)에 제1전위발생수단(16)을 접속한 것으로 하였는데 직접 전원에 접속하여 Vcc를 가하여도 좋다.
이상과 같이 본 발명에 의하면 열을 블록으로 분할하고 비선택의 열블럭 또는 비선택의 워드선에 어떤 일정한 메모리셀의 접지전위를 상승케하여 비선택의 워드선상에 어떠한 일정한 메모리셀의 접지전위에 액세스트랜지스터의 드레시홀드 전압을 가한 전위이하에 설정한 것으로서 비선택의 열블럭의 메모리셀에는 직류적으로나 과도적으로도 전류는 흘러들어가지 않으며 또한 블록분할에 의하여 셀의 접지선에 부수하는 정전용량이 적으므로 메모리셀의 전환시의 충방전 전류가 적으므로 저소비전력의 반도체스태틱 메모리를 얻을 수 있는 효과가 있는 것이다.

Claims (1)

  1. 행열로 배열된 복수의 워드선과 복수의 메모리셀을 포함하는 2차원의 메모리셀어레이에 있어 크로스연결된 인버터 트랜지스터(4a)(4b)와 상기 워드선의 하나에 대응되어 연결된 게이트단자를 가진 액세스 트랜지스터(5a)(5b) 및 부하수단을 구비하는 상기 각 메모리셀과, 복수의 열블럭을 형성하기 위하여 열로서 그룹(group)된 상기 메모리셀을 포함하며, 또한 반도체 기억장치가 대응블럭이 선택되지 않을 때 각 메모리셀의 각 접지단자의 전위를 적어도 상기 액세스 트랜지스터(5a)(5b)의 드레시홀드전압에 의하여 감소된 대응 워드선의 전위로 셋팅하고, 상기 전위를 셋팅하기 위하여 대응열블럭으로 배열된 상기 메모리셀의 행에 각각 공급된 상기 전위를 셋팅하며, 상기 열블럭의 하나가 특정행내에서 활성화될 때 상기 각 스위칭수단의 출력이 각각 행열블럭의 메모리셀에 연결되며 그리고, 그 출력을 인에이블되게 하고, 그리고 상기 각각 워드선과 열블럭선택신호가 하이상태일 때 접지전압에서 각 접지단자의 전위를 셋팅하기 위한 각각 열블럭선택신호를 수신하는 입력단자를 가지며, 또한 전위를 셋팅하는 수단은 메모리노드에서 상기 전위보다 더높은 하이상태 전위를 셋팅하기 위하여 정보를 기억하는 상기 각 메모리셀을 구비하고, 링오실데이터, 커패시터, 커패시터를 통해 링오실데이터에 연결된 소스와 전원에 연결된 드레인 및 상기 전원에 연결된 게이트를 가진 트랜지스터 및 상기 부하수단에 연결된 소스와 상기 커패시터를 통해 링오실데이터에 연결된 드레인 및 이 드레인에 연결된 게이트를 가진 트랜지스터로 구성함을 특징으로 하는 반도체 기억장치.
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