KR910008254Y1 - 직접 메모리 억세스 제어기의 용량 확장회로 - Google Patents

직접 메모리 억세스 제어기의 용량 확장회로 Download PDF

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Abstract

내용 없음.

Description

직접 메모리 억세스 제어기의 용량 확장회로
제1도는 종래의 회로도.
제2도는 본 고안의 회로도.
* 도면의 주요부분에 대한 부호의 설명
200 : CPU 201 : 메모리
220 : DMAC 230 : 어드레스 디코더
240-243 : 제1-4버퍼회로 250 : 논리곱소자
251 : 반전소자 252-254 : 논리합소자
본 고안은 디지털 처리장치에 있어서 중앙처리장치(Central Process Unit : 이하 CPU라함)와 메모리를 중계하는 직접 메모리 억세스 제어기에 관한 것으로, 특히 용량이 큰 CPU와 메모리를 중계할 수 있도록 직접 메모리 엑세스 제어기의 중계능력을 확정하는 회로에 과다한 것이다.
일반적으로 디지털 처리장치는 CPU와 메모리(Memory)를 구비하고 있으면 또한 상기 CPU 및 메모리간의 데이터를 중계하기 위한 직접 메모리 억세스 제어기(Direct Memory Access Controller : 이하 DMAC라함)를 구비하고 있다.
그리고 최근 많은 양의 데이터량을 처리할 수 있는 데이터 처리장치가 대두되고 상기 이유로 상기 많은 양의 데이터량을 처리하기 위해 대용량의 CPU와 대용량의 메모리가 요구되게 된다.
그러므로 CPU와 메모리의 용량증대에 따라 DMAC의 중계용량도 증대되어야 한다.
그러나 대용량의 중계용량을 갖는 DMAC는 개발되고 있지 않은 실정이어서 제1도와 같이 대용량의 CPU(100)사용될 뿐 DMAC(110) 및 메모리(120)의 용량은 기존의 것과 동일한 용량의 것만큼의 사용하여야 하는데 이는 DMAC(110)의 중계용량의 큰 것이 없기 때문이다.
즉 CPU(100)는 32비트의 데이터를 처리하는 것인 반면에 DMAC(110) 및 메모리(120)는 16비트의 데이터를 수용할 수 없는 것을 사용한다. 결국 이는 DMAC(110)의 중계능력이 16비트이기 때문에 제약되는 것이다.
따라서 본 고안의 목적은 디지털 처리장치에 있어서, 대용량의 CPU 및 메모리를 소량의 DMAC에 의하여 중계할 수 있는 DMAC의 용량 획정회로를 제공함에 있다.
이하 본 고안은 첨부한 도면을 참조하여 상세하게 설명한다.
제2도는 본 고안의 회로도로서, 대용량의 CPU(200) 및 메모리(210), 소용량의 DMAC(220), 어드레스 디코더(230)를 구비한 데이터 처리장치에 있어서, 상기 CPU(200) 및 메모리(210)간의 데이터량을 일정량씩 분할하여 상기 DMAC(220)과 중계하기 위해 다수의 버퍼회로(240-243)로 이루어진 데이터 통로수단과, 상기 CPU(220)의 어드레스 및 상기 어드레스 디코더(230)의 출력과 상기 DMAC(220)의 데이터버스 제어신호에 의해 상기 다수의 버퍼회로(240-243)의 작동을 각각 제어하기 위해 논리곱소자(250) 및 반전소자(250)와 세개의 논리합소자(252-254)로 이루어진 데이터통로 제어수단으로 구성한다.
따라서 본 고안을 상술한 제1도를 참조하여 상세히 설명한다.
본 고안을 설명하기 전에 CPU(220)을 32비트 프로세서로 그리고 DMAC(220)을 16비트 DMAC라 가정하고 또한 버퍼회로들(240-243)을 각각 8비트 버퍼회로가 가정하여 설명한다.
그러므로 CPU(220)와 메모리(210)간의 데이터버스는 32비트의 버스선이 되며 편의상 최상위 8비트를 최상위버스(이하 DUM라함)로 차상위 8비트를 차상위버스(이하 CUU라함), 최하위 8비트를 최하위버스(이하 DLL), 차하위 8비트를 차하위버스(이하 DLM이라함)로 설정하여 설명한다.
4개의 버퍼회로(240-243)로 이루어진 데이터통로 수단은 CPU(220)와 DMAC(220)간 또는 메모리(210)와 DMAC(220)간의 데이터 전송을 중계하게 되는데 제1버퍼(24)는 DLL을 DMAC(220)의 하위 8비트의 데이터 포트(이하 DLD라함)와 제2버퍼(241)는 DLM DMAC(220)의 상위 8비트 데이터포트(DDD)와, 제3버퍼(242)는 DUM을 DMAC(220)의 DLD와, 제4버퍼(243)은 DUU을 DMAC(220)의 DUD와 중계하게 된다.
그리고 상기 데이터통로를 제어하는 데이터통로 제어수단은 논리곱소자(240) 및 반전소자(251), 세개의 논리합소자(252-254)로 이루어지며 작동을 설명하면 다음과 같다. 논리합소자(252)는 어드레스 디코더(230)의 출력과 DMAC(220)의 데이터버스 제어신호(이하 DBEN이라함) 및 반전소자(251)을 통해 인입되는 반전된 최하위 어드레스(이하 Al이라함)를 논리합 연산하여 모든 입력신호가 로우논리상태 일 경우에 제1, 제2버퍼회로(240, 241)를 작동시키기 위한 로우논리상태의 버퍼인에이블 신호를 상기 제1, 제2버퍼회로(240, 241)에 공급한다. 그리고 논리합소자(253)는 상기 DMAC(220)의과 반전소자(251)를 통해 인입되는 A1을 논리합 연산하고, 논리합소자(254)는 상기 어드레스 디코더(230)의 출력과 상기 DMAC(220)의를 논리합 연산한다. 그러면 논리곱소자(250)는 상기 두 논리합소자(253, 254)의 출력을 논리곱 연산하여 상기 두 논리곱소자(253, 254)의 출력중 어느 하나라도 로우 논리상태이면 상기 제3, 4버퍼회로(242, 243)를 작동시키기 위한 로우 논리 상태의 버퍼 인에이블 신호를 제3, 4버퍼회로(242, 253)에 공급한다.
결과적으로 제1, 2버퍼회로(240, 241)들과 제3, 4버퍼회로(242, 243)들이 작동되는 때를 표현하면 진리표(1-1)과 같이 된다.
[진리 표 1-1]
그리고 CPU(220) 및 어드레스 디코더(230), 메모리(210), DMAC(220)간의 상호작동 관계는 일반적인 것으로 잘 알려져 있으므로 설명을 약하였다.
상술한 바와 같이 본 고안은 DMAC를 다수의 버퍼회로를 통해 대용량의 CPU 및 메모리에 접속하고 상기 버퍼회로들을 CPU 및 메모리에 접속하고 상기 버퍼회로들을 CPU 및 DMAC의 작동요구시마다 작동하게 하는 별도의 데이터통로를 제어하게 함으로서 DMAC의 중계능력을 확장할 수 있는 이점이 있다.

Claims (1)

  1. 대용량의 CPU(220) 및 메모리(210), 소용량의 DMAC(220), 어드레스 디코더(230)를 구비한 데이터 처리장치에 있어서, 상기 CPU(220) 및 메모리(210)간의 데이터량을 일정량씩 분할하여 상기 DMAC(220)과 중계하기 위한 데이터 통로수단과, 상기 CPU(220)의 어드레스 및 상기 어드레스 디코더(230)의 출력과 상기 DMAC(220)의 데이터버스 제어신호에 의해 상기 다수의 데이터 통로수단의 중계를 제어하는 데이터통로 제어수단으로 구성함을 특징으로 하는 직접 메모리 억세스 제어기의 용량 확장회로.
KR2019890009195U 1989-06-29 1989-06-29 직접 메모리 억세스 제어기의 용량 확장회로 KR910008254Y1 (ko)

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