KR20010010700A - 오프셋 시간이 가변되는 필드 신호 발생 장치 - Google Patents

오프셋 시간이 가변되는 필드 신호 발생 장치 Download PDF

Info

Publication number
KR20010010700A
KR20010010700A KR1019990029735A KR19990029735A KR20010010700A KR 20010010700 A KR20010010700 A KR 20010010700A KR 1019990029735 A KR1019990029735 A KR 1019990029735A KR 19990029735 A KR19990029735 A KR 19990029735A KR 20010010700 A KR20010010700 A KR 20010010700A
Authority
KR
South Korea
Prior art keywords
signal
response
synchronizing signal
result
input
Prior art date
Application number
KR1019990029735A
Other languages
English (en)
Inventor
정용준
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990029735A priority Critical patent/KR20010010700A/ko
Publication of KR20010010700A publication Critical patent/KR20010010700A/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/18—Timing circuits for raster scan displays
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/06—Generation of synchronising signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Synchronizing For Television (AREA)

Abstract

오프셋 시간이 가변되는 필드 신호 발생 장치가 개시된다. 본 발명에 따른 오프셋 시간이 가변되는 필드 신호 발생 장치는, 수직 동기 신호의 상승 엣지 검출 신호에 응답하여 소정의 클럭 신호를 카운팅하고, 카운팅된 결과와 기준 데이타를 비교하여 비교된 값에 따라서 수직 동기 신호를 소정 시간 지연시키고, 지연된 수직 동기 신호를 출력하는 수직 동기 신호 지연 수단, 수평 동기 신호의 상승 엣지 검출 신호에 응답하여 클럭 신호를 카운팅하고, 카운팅된 결과와 기준 데이타를 비교하여 비교된 값에 따라서 수평 동기 신호를 소정 시간 확장시키고, 확장된 수평 동기 신호를 출력하는 수평 동기 신호 확장 수단 및 수직 동기 신호에 응답하여 확장된 수평 동기 신호를 래치한 결과를 제1입력으로 받아들이고, 지연된 수직 동기 신호에 응답하여 수평 동기 신호를 래치한 결과를 제2입력으로 받아들이고, 소정의 선택 신호에 응답하여 제1입력 또는 제2입력을 필드 신호로서 선택적으로 출력하는 필드 신호 발생 수단을 구비하고, 본 발명에 따르면, 수직 동기 신호를 기준으로하여 수평 동기 신호가 선행 또는 후행하는 경우, 또는 오프셋 시간이 서로 다른 외부 조건에 대해서도 안정적으로 필드를 구분할 수 있다는 효과가 있다.

Description

오프셋 시간이 가변되는 필드 신호 발생 장치{Apparatus for generating Field Signal varying offset time}
본 발명은 영상 처리 시스템의 필드 신호 발생 장치에 관한 것으로서, 특히, 오프셋 시간이 가변되는 필드 신호 발생 장치에 관한 것이다.
일반적으로, 칼라 텔레비젼 제어용 마이크로프로세서는 그래픽 온 스크린 디스플레이(On Screen Display:이하, OSD) 기능 또는 폐쇄 캡션 디코더(Colsed Caption Decoder)를 지원하기 위해서는 영상 신호의 필드를 구분해주야 한다. 즉, 영상 신호는 초당 30프레임씩의 데이타가 입력되며, 한 프레임은 두 개의 필드 즉, 짝수 필드와 홀수 필드로 구분된다.
도 1(a) 및 1(b)는 일반적인 필드 신호의 발생을 설명하기 위한 파형도들로서, 1(a)는 수평 동기 신호(HSYNC)를 나타내고, 1(b)는 수직 동기 신호(VSYNC)를 나타낸다.
도 1은 일반적인 NTSC(National Television System Committee) 방식에서의 수평 동기 신호(HSYNC)와 수직 동기 신호(VSYNC)를 나타내는 것으로서, NTSC방식에서 한 수평 동기 신호와 다음 수평 동기 신호 사이의 길이(T)는 63.5us가 된다. 즉, 도 1(a)에 도시된 수평 동기 신호(HSYNC)의 상승 엣지로부터 약 ±16us 이내에 도 1(b)와 같이 수직 동기 신호(VSYNC)가 발생되면, 짝수 필드로 정의된다. 또한, 한 수평 동기 신호(HSYNC)와 다음 수평 동기 신호(HSYNC) 사이의 주기를 T라 할 때, T/2가 되는 시점으로부터 ±16us이내에 수직 동기 신호(VSYNC)가 발생되면, 홀수 필드로 정의된다. 여기에서, ±16us라는 오프셋 시간은 시스템의 설계 방식에 따라 다소 가변적으로 설정될 수 있다.
종래의 제어용 칩들은 소프트웨어를 통하여 수평 동기 신호를 기준으로 시간의 경과를 카운팅하고, 카운팅된 결과에 따라서 필드를 구분하도록 하거나, 오프셋 시간이 미리 고정되어 있어 사용자가 임의대로 가변시킬 수 없다는 단점이 있다. 따라서, 여러 가지의 영상 처리 시스템에 함께 적용하기에는 많은 제한점을 갖는다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 수직 동기 신호를 기준으로 수평 동기 신호를 확장시킨 결과 또는 수직 동기 신호를 지연시킨 결과를 이용하여 필드를 구분하고, 사용자가 오프셋 시간을 임의로 가변시킬 수 있는, 오프셋 시간이 가변되는 필드 신호 발생 장치를 제공하는데 있다.
도 1(a) 및 1(b)는 일반적인 필드 신호의 발생을 설명하기 위한 도면들이다.
도 2는 본 발명에 따른 오프셋 시간이 가변되는 필드 신호 발생 장치를 설명하기위한 실시예의 블럭도이다.
도 3(a)~도 3(f)는 도 2에 도시된 필드 신호 발생 장치의 동작을 설명하기 위한 파형도들이다.
도 4(a)~도 4(g)는 도 2에 도시된 필드 신호 발생 장치의 동작을 설명하기 위한 다른 파형도들이다.
상기 과제를 이루기위해, 오프셋 시간이 가변되는 필드 신호 발생 장치는, 수직 동기 신호의 상승 엣지 검출 신호에 응답하여 소정의 클럭 신호를 카운팅하고, 카운팅된 결과와 기준 데이타를 비교하여 비교된 값에 따라서 수직 동기 신호를 소정 시간 지연시키고, 지연된 수직 동기 신호를 출력하는 수직 동기 신호 지연 수단, 수평 동기 신호의 상승 엣지 검출 신호에 응답하여 클럭 신호를 카운팅하고, 카운팅된 결과와 기준 데이타를 비교하여 비교된 값에 따라서 수평 동기 신호를 소정 시간 확장시키고, 확장된 수평 동기 신호를 출력하는 수평 동기 신호 확장 수단 및 수직 동기 신호에 응답하여 확장된 수평 동기 신호를 래치한 결과를 제1입력으로 받아들이고, 지연된 수직 동기 신호에 응답하여 수평 동기 신호를 래치한 결과를 제2입력으로 받아들이고, 소정의 선택 신호에 응답하여 제1입력 또는 제2입력을 필드 신호로서 선택적으로 출력하는 필드 신호 발생 수단으로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 오프셋 시간이 가변되는 필드 신호 발생 장치에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 2는 본 발명에 따른 오프셋 시간이 가변되는 필드 신호 발생 장치를 설명하기 위한 실시예의 블럭도로서, 수직 동기 신호 지연부(200), 수평 동기 신호 확장부(220) 및 필드 신호 발생부(240)를 포함한다.
수직 동기 신호 지연부(200)는 노아 게이트(202), 제1카운터(204), 제1비교기(206), 제1플립플롭(208), 제2플립플롭(210) 및 제1래치(212)를 포함한다. 또한, 수직 동기 신호 지연부(200)는 수직 동기 신호의 상승 엣지 검출 신호(VPUL)에 응답하여 클럭 신호(CK)를 카운팅하고, 카운팅된 결과와 기준 데이타를 비교하여 비교된 값에 따라서 수직 동기 신호를 소정 시간 지연시키고, 지연된 수직 동기 신호(DVSYNC)를 출력한다. 여기에서, 수직 동기 신호 지연부(200)는 수직 동기 신호(VSYNC)가 수평 동기 신호(HSYNC)보다 먼저 발생되는 경우에 필드 신호를 발생시키기 위해 동작된다.
구체적으로, 수직 동기 신호 지연부(200)의 노아 게이트(202)는 소정의 클럭 신호(CK)와 제1래치(212)에서 출력되는 정지 신호(STOP)를 반전 논리합하고, 반전 논리합된 결과를 제1카운터(204)의 클럭 신호로서 인가된다.
제1카운터(204)는 수직 동기 신호의 엣지 검출 신호(VPUL)에 응답하여 리셋되며, 노아 게이트(202)의 출력 신호에 응답하여 카운팅 값을 증가시키고, 카운팅된 결과를 제1카운팅 신호(CNT1)로서 출력한다. 여기에서, 제1카운터(204)의 출력은 N비트로 구현될 수 있다.
제1비교기(206)는 제1카운팅 신호(CNT1)와 기준 데이타(DATA)를 비교하고, 비교된 결과를 출력한다. 제1비교기(206)의 출력은 N비트 데이타이며, 상기 제1카운터(204)에서 카운팅된 값(CNT1)이, N비트로 표현되는 기준 데이타(DATA)와 같아질 때, 하이 레벨의 매치 신호(match1)를 발생시킨다.
제1플립플롭(208)은 제1비교기(206)에서 출력되는 제1매치 신호(match1)를 데이타 입력하고, 클럭 신호(CK)에 응답하여 제1매치 신호(match1)를 지연된 수직 동기 신호(DVSYNC)로서 출력한다. 여기에서, 지연된 수직 동기 신호(DVSYNC)는 수직 동기 신호(VSYNC)의 상승 엣지 검출 신호(VPUL)로부터 클럭 사이클* 기준 데이타(DATA)의 시간만큼 지연시킨, 1클럭 사이클의 펄스 폭을 갖는 신호로 정의된다.
제2플립플롭(210)은 지연된 수직 동기 신호(DVSYNC)를 데이타 입력하고, 입력된 데이타를 클럭 신호(CK)에 응답하여 부출력 신호(QN)로서 출력한다.
제1래치(212)는 제2플립플롭(210)의 부출력 신호(QN)에 응답하여 셋(SET) 되고, 수직 동기 신호의 상승 엣지 검출 신호(VPUL)에 응답하여 리셋(RESET)되는 RS래치로 구현되는 것이 바람직하며, 래치된 결과를 정지 신호(STOP)로서 출력한다. 즉, 사용자에 의해 기준 데이타(DATA)가 설정되고, 수직 동기 신호(VSYNC)가 발생되어 제1카운터(204)가 동작을 시작하게 되면, 입력된 기준 데이타(DATA)와 제1카운터(204)의 카운팅 값(CNT1)이 같아질 때 매치 신호(match1)가 발생된다. 또한, 매치 신호(match1)에 의해 지연된 수직 동기 신호(DVSYNC)가 발생되어 DVSYNC가 디스에이블되는 시점에서 정지 신호(STOP)가 하이 레벨이 된다. 상기 정지 신호(STOP)는 노아 게이트(202)의 제2입력으로 피드백되어 제1카운터(204)의 카운팅 값이 증가되지 않도록 한다.
도 2의 수평 동기 신호 확장부(220)는 제2카운터(222), 인버터(223), 제2비교기(224), 제3플립플롭(226) 및 제2래치(228)를 포함한다. 또한, 수평 동기 신호 확장부(220)는 수평 동기 신호의 상승 엣지 검출 신호에 응답하여 클럭 신호를 카운팅하고, 상기 카운팅된 결과와 기준 데이타를 비교하여 상기 비교된 값에 따라서 수평 동기 신호를 소정 시간 확장시키며, 확장된 수평 동기 신호(HSYNC_EXP)를 출력한다.
구체적으로, 수평 동기 신호 확장부(220)의 인버터(223)는 클럭 신호(CK)를 반전시키고, 반전된 클럭 신호를 제2카운터(222)의 클럭 신호로서 인가한다.
제2카운터(222)는 수평 동기 신호의 상승 엣지 검출 신호(HPUL)에 응답하여 리셋되고, 리셋된 상태에서 반전된 클럭 신호에 응답하여 카운팅 값을 증가시키켜, 카운팅된 결과를 N비트의 제2카운팅 신호(CNT2)로서 출력한다.
제2비교기(224)는 N비트의 제2카운팅 신호(CNT2)와 기준 데이타(DATA)를 비교하고, 제2카운팅 신호(CNT2)와 기준 데이타(DATA)의 값이 같아지는 시점에서 하이 레벨의 제2매치 신호(match2)를 생성한다.
제3플립플롭(226)은 제2비교기(224)에서 출력되는 매치 신호(match2)를 데이타 입력하고, 입력된 데이타를 클럭 신호(CK)에 응답하여 부출력 신호(QN)로서 출력한다.
제2래치(228)는 수평 동기 신호의 상승 엣지 검출 신호(HPUL)에 응답하여 셋(SET)되고, 플립플롭(226)의 부출력 신호(QN)에 응답하여 리셋되는 RS래치 구조를 가지며, 래치된 결과를 확장된 수평 동기 신호(HSYNC_EXP)로서 출력한다. 이 때, 확장된 수평 동기 신호(HSYNC_EXP)의 펄스 폭은 입력된 수평 동기 신호(HSYNC)를 클럭 사이클*기준 데이타(DATA)만큼 확장시킨 폭과 같다고 할 수 있다.
필드 신호 발생부(240)는 제4플립플롭(242), 제5플립플롭(246) 및 멀티플렉서(248)를 포함한다. 필드 신호 발생부(240)는 확장된 수평 동기 신호(HSYNC_EXP)를 수직 동기 신호(VSYNC)에 응답하여 래치한 결과를 제1입력으로 받아들이고, 지연된 수직 동기 신호(DVSYNC)에 응답하여 수평 동기 신호(HSYNC)를 래치한 결과를 제2입력으로 받아들이고, 소정의 선택 신호(SEL)에 응답하여 제1입력 또는 제2입력을 필드 신호(FIELD)로서 선택적으로 출력한다. 이 때, 필드 신호가 하이 레벨 즉, 1이면 짝수 필드로 판별하고, 로우 레벨 즉, 0이면 홀수 필드로 판별한다.
구체적으로, 필드 신호 발생부(240)의 제4플립플롭(242)은 확장된 수평 동기 신호(HSYNC_EXP)를 데이타 입력하고, 수직 동기 신호(VSYNC)를 클럭 입력하며, 수직 동기 신호(VSYNC)에 응답하여 확장된 수평 동기 신호(HSYNC_EXP)를 래치하고, 래치된 결과를 출력한다.
제5플립플롭(246)은 수평 동기 신호(HSYNC)를 데이타 입력하고, 지연된 수직 동기 신호(DVSYNC)를 클럭 입력하며 지연된 수직 동기 신호(DVSYNC)에 응답하여 수평 동기 신호(HSYNC)를 래치하고, 래치된 결과를 출력한다.
멀티플렉서(248)는 제4플립플롭(242)의 출력과 제5플립플롭(246)의 출력 신호를 각각 제1입력(D0)과 제2입력(D1)으로 받아들이고, 선택 신호(SEL)에 응답하여 제1입력(D0) 또는 제2입력(D1)을 선택적으로 필드 신호(FIELD)로서 출력한다. 한 예로서, 선택 신호(SEL)가 0일 때는 제4플립플롭(242)의 출력 신호(Q)를 필드 신호(FIELD)로서 출력하고, 선택 신호(SEL)가 1일 때는 제5플립플롭(246)의 출력 신호(Q)를 필드 신호(FIELD)로서 출력한다. 즉, 선택 신호(SEL)가 0인 경우는, 수직 동기 신호 (VSYNC)보다 수평 동기 신호(HSYNC)가 먼저 발생되는 경우를 나타내고, 선택 신호(SEL)가 1인 경우는, 수평 동기 신호(HSYNC)가 수직 동기 신호(VSYNC)보다 늦게 발생되는 경우를 나타낸다.
도 3(a)~3(f)는 도 2에 도시된 필드 신호 발생 장치의 동작을 설명하기 위한 파형도들로서, 수평 동기 신호(HSYNC)가 수직 동기 신호(VSYNC)보다 먼저 발생되는 경우의 동작을 설명한다. 도 3을 참조하면, 3(a)는 수직 동기 신호(VSYNC)를 나타내고, 3(b)는 수평 동기 신호(HSYNC)를 나타내고, 3(c)는 확장된 수평 동기 신호(HSYNC_EXP)를 나타내고, 3(d)는 수평 동기 신호의 상승 엣지 검출 신호(HPUL)를 나타내고, 3(e)는 제2매치 신호(match2)를 나타내고, 3(f)는 필드 신호(FIELD)를 나타낸다.
먼저, 도 2 및 도 3을 참조하여 본 발명에 따른 필드 신호 발생 장치에서 수평 동기 신호(HSYNC)가 수직 동기 신호(VSYNC)보다 먼저 발생되는 경우의 동작을 상세히 설명한다. 즉, 도 3(b)에 도시된 수평 동기 신호(HSYNC)가 먼저 발생되면, 수평 동기 상승 엣지 검출 신호(HPUL)는 도 3(d)에 도시된 바와 같이, HSYNC의 상승 엣지에서 로우 레벨로 전이되어 한 클럭 주기를 유지한 후 다시 하이 레벨이 된다. 이 때, 수평 동기 신호 확장부(220)의 제2카운터(222)는 수평 동기 상승 엣지 검출 신호(HPUL)에 응답하여 리셋된 후 카운팅 동작을 시작하게 되며, 클럭 신호(CK)의 반전된 결과에 따라서 카운팅 값(CNT2)을 증가시킨다. 한편, 제2래치(228)는 수평 동기 신호의 상승 엣지 검출 신호(HPUL)에 응답하여 셋(SET)되므로, 도 3(c)에 도시된 HSYNC_EXP는 수평 동기 신호(HSYNC)가 상승할 때 하이 레벨로 상승하게 된다. 이 때, 사용자에 의해 미리 설정된 기준 데이타(DATA)와 카운팅 값(CNT2)이 같아지면, 제2비교기(224)는 도 3(e)에 도시된 바와 같이, 하이 레벨의 제2매치 신호(match2)를 출력한다. 즉, 한 클럭 사이클의 펄스 폭을 갖는 제2매치 신호 (match2)가 하이 레벨을 유지하다가 로우 레벨로 전이되는 시점에서, 제2래치 (228)는 리셋되므로 확장된 수평 동기 신호(HSYNC)는 로우 레벨로 전이된다. 즉, 멀티플렉서(248)에 인가되는 선택 신호(SEL)는 0 값을 갖기 때문에, 플립플롭 (242)의 출력 신호가 멀티플렉서(248)를 통해서 도 3(f)의 필드 신호(FIELD)로서 출력된다. 상술한 바와 같이, 제4플립플롭(242)에서 래치된 데이타가 하이 레벨이면 짝수 필드라는 것을 나타내고, 로우 레벨이면 홀수 필드라는 것을 나타낸다.
도 4(a)~4(g)는 도 2에 도시된 필드 신호 발생 장치의 동작을 설명하기 위한 다른 파형도들로서, 수직 동기 신호(VSYNC)가 수평 동기 신호(HSYNC)보다 먼저 발생되는 경우의 동작을 설명한다. 도 4를 참조하면, 도 4(a)는 수직 동기 신호(VSYNC)를 나타내고, 4(b)는 수평 동기 신호(HSYNC)를 나타내고, 4(c)는 지연된 수직 동기 신호(DVSYNC)를 나타내고, 4(d)는 수직 동기 신호의 상승 엣지 검출 신호(VPUL)를 나타내고, 4(e)는 제1매치 신호(match1)를 나타내고, 4(f)는 필드 신호(FIELD)를 나타내고, 4(g)는 정지 신호(STOP)를 나타낸다.
도 2 및 도 4를 참조하여 수직 동기 신호(VSYNC)가 수평 동기 신호(HSYNC)보다 먼저 발생되는 경우의 동작을 설명한다. 도 4(a)와 같이, 수직 동기 신호(VSYNC)가 발생된 상태에서 도 4(b)와 같이 수평 동기 신호(HSYNC)가 발생된다고 가정하고 설명한다. 이 때, 수직 동기 신호(VSYNC)가 상승하는 시점에서 도 4(d)에 도시된 수직 동기 상승 엣지 검출 신호(VPUL)가 발생되므로, 제1카운터(204)는 노아 게이트(202)에서 출력되는 신호에 응답하여 카운팅 값을 증가시킨다. 이 때, 제1카운터(204)는 리셋된 상태에서 정지 신호 (STOP)와 클럭 신호(CK)가 로우 레벨일 때 1씩 증가된다. 따라서, 제1카운터 (204)에서 카운팅된 값(CNT1)이 미리 설정된 기준 데이타(DATA)와 같아지면, 제1비교기(206)는 도 4(e)에 도시된 하이 레벨의 제1매치 신호(match1)를 발생시킨다. 이 때, 제1매치 신호(match1)가 하이 레벨이 된 시점에서 클럭 신호의 반주기 후에 즉, 클럭 신호(CK)가 상승하는 시점에서 DVSYNC는 하이 레벨이 된다. 이 때, 멀티플렉서(248)에 인가되는 선택 신호(SEL)는 1로 설정되어 있으므로, 제4플립플롭(246)의 출력 신호가 필드 신호(FIELD)로서 출력된다. 즉, 플립플롭(246) 은 지연된 동기 신호(DVSYNC)에 응답하여 수평 동기 신호(HSYNC)를 래치하기 때문에, 결과적으로 도 4(f)에 도시된 필드 신호(FIELD)는 지연된 수직 동기 신호(DVSYNC)가 하이 레벨이 될 때, 하이 레벨로 전이된다. 상술한 바와 같이, 필드 신호(FIELD)가 하이 레벨이면 짝수 필드임을 나타내고, 로우 레벨이면 홀수 필드임을 나타낸다.
또한, 지연된 수직 동기 신호(DVSYNC)는 클럭 한 주기 동안 유지된 후 로우 레벨로 디스에이블되며, 제1래치(212)는 제2플립플롭(210)의 부출력 신호(QN)에 의해 셋(SET)되므로, 지연된 수직 동기 신호(DVSYNC)가 로우 레벨이 되는 시점에서 정지 신호(STOP)가 하이 레벨이 된다. 따라서, 정지 신호(STOP)는 다음 수직 동기 신호의 상승 엣지 검출 신호(VPUL)가 발생될 때까지 하이 레벨을 유지한 후 로우 레벨로 전이된다. 이와 같은 동작은 매 수직 동기 신호(VSYNC)가 발생될 때마다 반복된다.
이와 같이, 본 발명에서는 간단한 회로를 이용하여 오프셋 시간을 임의로 가변시키면서 안정적으로 필드를 구분할 수 있다는 장점이 있다.
본 발명에 따르면, 수직 동기 신호를 기준으로하여 수평 동기 신호가 선행 또는 후행하는 경우, 또는 오프셋 시간이 서로 다른 외부 조건에 대해서도 안정적으로 필드를 구분할 수 있다는 효과가 있다. 또한, 간단한 회로를 이용하여 오프셋 시간을 사용자 임의대로 가변시킬 수 있으므로, 시스템의 적용 분야를 넓힐 수 있을 뿐만 아니라, OSD 또는 CCD의 디스플레이 시에 소프트웨어적인 프로그램을 이용하지 않기 때문에, 프로그램의 부담을 줄일 수 있다는 효과가 있다.

Claims (3)

  1. 수직 동기 신호의 상승 엣지 검출 신호에 응답하여 소정의 클럭 신호를 카운팅하고, 상기 카운팅된 결과와 기준 데이타를 비교하여 상기 비교된 값에 따라서 상기 수직 동기 신호를 소정 시간 지연시키고, 상기 지연된 수직 동기 신호를 출력하는 수직 동기 신호 지연 수단;
    수평 동기 신호의 상승 엣지 검출 신호에 응답하여 상기 클럭 신호를 카운팅하고, 상기 카운팅된 결과와 상기 기준 데이타를 비교하여 상기 비교된 값에 따라서 상기 수평 동기 신호를 소정 시간 확장시키고, 상기 확장된 수평 동기 신호를 출력하는 수평 동기 신호 확장 수단; 및
    상기 수직 동기 신호에 응답하여 상기 확장된 수평 동기 신호를 래치한 결과를 제1입력으로 받아들이고, 상기 지연된 수직 동기 신호에 응답하여 상기 수평 동기 신호를 래치한 결과를 제2입력으로 받아들이고, 소정의 선택 신호에 응답하여 상기 제1입력 또는 제2입력을 필드 신호로서 선택적으로 출력하는 필드 신호 발생 수단을 포함하는 것을 특징으로 하는 필드 신호 발생 장치.
  2. 제1항에 있어서, 상기 수직 동기 신호 지연 수단은,
    상기 클럭 신호와 소정의 정지 신호를 반전 논리합하고, 반전 논리합된 결과를 출력하는 반전 논리합 수단;
    상기 수직 동기 신호의 상승 엣지 검출 신호에 응답하여 리셋되며, 상기 반전 논리합 수단의 출력 신호에 응답하여 카운팅 값을 증가시키고, 상기 증가된 값을 제1카운팅 신호로서 출력하는 제1카운터;
    상기 제1카운터의 출력 신호와 상기 기준 데이타를 비교하고, 상기 비교된 결과에 응답하여 제1매치 신호를 발생시키는 제1비교 수단;
    상기 제1매치 신호를 데이타 입력하고, 상기 클럭 신호에 응답하여 상기 입력된 데이타를 상기 지연된 수직 동기 신호로서 출력하는 제1플립플롭;
    상기 지연된 수직 동기 신호를 데이타 입력하고, 상기 클럭 신호에 응답하여 상기 지연된 수직 동기 신호를 반전시켜 출력하는 제2플립플롭; 및
    상기 제2플립플롭의 출력에 응답하여 셋되고, 상기 수직 동기 신호의 상승 엣지 검출 신호에 응답하여 리셋되며, 래치된 결과를 상기 정지 신호로서 출력하는 제1래치를 포함하는 것을 특징으로 하는 필드 신호 발생 장치.
  3. 제2항에 있어서, 상기 수평 동기 신호 확장 수단은,
    상기 수평 동기 신호의 상승 엣지 검출 신호에 응답하여 리셋되고, 반전된 클럭 신호에 응답하여 카운팅 값을 증가시키며, 상기 증가된 값을 제2카운팅 신호로서 출력하는 제2카운터;
    상기 제2카운팅 신호와 상기 기준 데이타를 비교하고, 상기 비교된 결과를 제2매치 신호로서 출력하는 제2비교 수단;
    상기 제2매치 신호를 데이타 입력하고, 상기 클럭 신호에 응답하여 상기 제2매치 신호를 반전시켜 출력하는 제3플립플롭; 및
    상기 제3플립플롭의 출력 신호에 응답하여 리셋되고, 상기 수평 동기 신호의 상승 엣지 검출 신호에 응답하여 셋 되며, 래치된 결과를 상기 확장된 수평 동기 신호로서 출력하는 제2래치를 포함하는 것을 특징으로하는 필드 신호 발생 장치.
KR1019990029735A 1999-07-22 1999-07-22 오프셋 시간이 가변되는 필드 신호 발생 장치 KR20010010700A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990029735A KR20010010700A (ko) 1999-07-22 1999-07-22 오프셋 시간이 가변되는 필드 신호 발생 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990029735A KR20010010700A (ko) 1999-07-22 1999-07-22 오프셋 시간이 가변되는 필드 신호 발생 장치

Publications (1)

Publication Number Publication Date
KR20010010700A true KR20010010700A (ko) 2001-02-15

Family

ID=19603620

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990029735A KR20010010700A (ko) 1999-07-22 1999-07-22 오프셋 시간이 가변되는 필드 신호 발생 장치

Country Status (1)

Country Link
KR (1) KR20010010700A (ko)

Similar Documents

Publication Publication Date Title
JP4508583B2 (ja) 液晶表示制御装置
JP3181462B2 (ja) クランプ信号の発生制御回路及びその方法
JP4769974B2 (ja) 水平垂直同期信号生成回路
JP2004254007A (ja) ジッタ・キャンセルの方法および装置
KR20010010700A (ko) 오프셋 시간이 가변되는 필드 신호 발생 장치
JPH031760A (ja) 受信テレビジョン信号再生装置
KR100212152B1 (ko) 공중파 방송의 데이터 검출회로
JPS61172484A (ja) ビデオフイ−ルドデコ−ダ
KR900005789A (ko) 클럭 신호 발생 장치 및 그 방법
KR910011006A (ko) 디지탈 동기화 장치
JP3538682B2 (ja) 液晶表示素子の位相差検出回路
JPH11149067A (ja) 液晶表示素子の同期信号検出回路及び方法
KR910007193Y1 (ko) 자화면의 디스플레이 스타트 포인트 가변회로
KR100425687B1 (ko) 평판표시장치의 합성동기신호 분리회로
JP3871901B2 (ja) 映像表示装置
KR100311367B1 (ko) 티브이시스템의라인선택및필드검출장치
KR0176543B1 (ko) 동기 신호 발생 장치
KR960028173A (ko) 수평동기신호 발생회로
KR0123651Y1 (ko) 문자 표시용 발진기의 동작 제어회로
JPH0628382B2 (ja) 垂直同期信号作成回路
JPH01126012A (ja) 発振出力制御回路
KR100290845B1 (ko) 평판디스플레이시스템의동기신호처리장치
KR950003029B1 (ko) 영상신호 처리 장치의 제어신호 발생방법
KR900007907B1 (ko) 비데오 시스템의 동기 보호 회로
KR0152930B1 (ko) 동기신호 안정화 회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination