Claims (2)
PCM 부호를 사용하는 디지털 통신 시스템의 코팅 시퀀스회로에 있어서, 수신되는 신호가 입력하여 이 신호가 기준신호보다 큰 경우의 신호만을 추출하는 제1비교기(1)와, 수신되는 신호가 입력하여 이 신호가 기준신호보다 작은 경우의 신호만을 추출하는 제2비교기(2)와, 상기 제1비교기(1)의 출력신호가 입력하여 시스템 클럭주기에 따라 출력하기 위해 PCM 부호에 대응하는 비트수만큼 D 플립플롭(3-6)을 구성하는 제1시프트레지스터 수단과, 상기 제1시프트레지스터 수단의 입출력신호를 게이팅하여 에러를 검출한 후 상기 제1시프트레지스터 수단의 동작을 제어하기 위해 낸드게이트(G2,G3) 및 오아게이트(G1)로 이루어진 제1게이트 수단과, 상기 제1게이트 수단의 출력신호에 의해 스위칭하여 상기 제1비교기(1)의 반전입력을 제어하는 제1스위칭 수단과, 상기 제2비교기(2)의 출력신호가 입력하여 시스템 클럭주기에 따라 출력하기 위해 PCM 부호에 대응하는 비트수 만큼 D 플립플롭(7-10)을 구성하는 제2시프트레지스터 수단과, 상기 제2시프트레지스터 수단의 입출력신호를 게이팅하여 에러를 검출한 후 상기 제2시프트레지스터 수단의 동작을 제어하는 제2게이트 수단과, 상기 제2게이트 수단의 출력신호에 의해 스위칭하여 상기 제2비교기(2)의 비반전입력을 제어하는 제2스위칭 수단으로 구성함을 특징으로 하는 듀오 바이너리 시스템에서의 에러 정정회로.In a coating sequence circuit of a digital communication system using a PCM code, a first comparator (1) which inputs a received signal and extracts only a signal when the signal is larger than a reference signal, and a received signal is inputted to this signal Is a second comparator 2 for extracting only the signal when the signal is smaller than the reference signal, and the output signal of the first comparator 1 is input and flipped by the number of bits corresponding to the PCM code to output according to the system clock period. NAND gate G2 for controlling the operation of the first shift register means after detecting an error by gating the first shift register means constituting the flop 3-6 and the input / output signal of the first shift register means. A first gate means composed of G3) and an oragate G1, first switching means for controlling an inverting input of the first comparator 1 by switching by an output signal of the first gate means, and Second shift register means for constructing the D flip-flop 7-10 by the number of bits corresponding to the PCM code for input by the output signal of the second comparator 2 and output according to the system clock period, and the second shift Gating the input / output signal of the register means to detect an error, and then switching the second gate means to control the operation of the second shift register means and the output signal of the second gate means to switch the second comparator 2 And a second switching means for controlling the non-inverting input.
제1항에 있어서, 듀오 바이너리 코드의 +1과 -1의 값을 각각 얻기 위해 제1,2기준신호(Vr1,Vr2)를 이용해 제1,2비교기(1,2)에서 분리하여 데이터를 처리함을 특징으로 하는 듀오 바이너리 시스템에서의 에러정정회로.The data processing according to claim 1, wherein the data is processed by separating the first and second comparators (1, 2) using the first and second reference signals (Vr1, Vr2) to obtain +1 and -1 values of the duo binary code, respectively. Error correction circuit in a duo binary system.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.