KR900008938B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR900008938B1 KR1019850007620A KR850007620A KR900008938B1 KR 900008938 B1 KR900008938 B1 KR 900008938B1 KR 1019850007620 A KR1019850007620 A KR 1019850007620A KR 850007620 A KR850007620 A KR 850007620A KR 900008938 B1 KR900008938 B1 KR 900008938B1
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쥰지 오가와
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후지쓰 가부시끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

반도체 메모리 장치
제1도는 RAM 셀 어레이의 일반적 구조의 개략도.
제2도는 제1도의 RAM의 개략 회로도.
제3a도 내지 제3c도는 제1도의 RAM 동작의 파형도.
제4도는 본 발명 실시예의 RAM의 블록도.
제5도는 감지증폭기내의 액티브 풀업(activie pull-up)회로의 회로도.
제6도는 감지증폭기(sense amplifier)의 다른 엑티브 풀업회로의 회로도.
제7도와 8도는 본 발명의 다른 실시예의 일반적 구성도 및 전박적 개략도.
제9도 및 10도는 본 발명의 또다른 실시예의 일반적 구성도.
* 도면의 주요부분에 대한 부호의 설명
5 : RAM 3 : 직렬/병렬 데이타 전송수단
4 : 전송 게이트수단 1, 51 : 엑티브 풀업수단
2 : 엑티브 풀다운수단
본 발명은 랜덤-억세스 메모리(RAM)부에 추가하여 RAM부에 관하여 읽기/쓰기 동작을 위해 병렬 데이타 전송을 실행하는 시프트 레지스터를 갖춘 반도체 메모리 장치에 관한 것이다.
본 발명에 따른 장치는 RAM부에서 특별한 변환없이 시프트 레지스터로부터 RAM부로 데이타의 신뢰성있는 기입을 확보하는데 있다.
RAM 셀 어레이의 1워드선이 데이타를 병렬로 전송할 수 있는 시프트 레지스터를 갖춘 RAM은 비데오 RAM으로서 사용되어 왔다. 그러한 RAM 장치에서 RAM 셀 어레이, 시프트 레지스터, 클록신호에 의하여 제외되는 전송게이트, 비트선, 워드선, 감지증폭기 및 병렬로 데이타 전송을 하는 더미(dummy)셀이 갖추어져 있다.
상기의 RAM 장치에서 워드선(WL)의 선택과 전송게이크의 열림이 동시에 실행될 때 한쌍의 비트선에 워드선이 선택에 의하여 전위차가 발생하며 동시에 전송게이트가 열림에 의하여 전위차가 주어진다. 이 경우에 양자(both)가 동일방향(즉 동일극성)으로 작용할 때 별다른 문제는 없으나 이들이 반대극성에 있을때 서로 상대된다. 워드선과 전송게이트 제어신호의 전위가 상승된 후에 비트선 쌍의 동작은 쓰기데이타와 선택된 셀에 기억된 데이타에 따라 다르다. 물론 쓰기동작이 수행될 수 있다면 시프트 레지스터의 데이타에 의한 비트선의 레벨 설정이 선행되어야만 한다. 이런 이유로 시프트 레지스터와 더미셀의 용량은 RAM과 더미셀의 실제 셀의 용량에 비하여 충분히 커야만 한다.
그러나 워드선 전위가 전송게이트 제어신호와 동시에 상승할 때 비트선 쌍에서 약간의 전위차 발생은 시프트 레지스터와 셀의 출력일 뿐 아니라 RAM과 더미 셀내의 리얼 셀도 된다. 그러므로 시프트 레지스터로부터 리얼 셀로 가입하는 것은 시프트 레지스터의 출력 모드 용량이 리엘 셀의용량보다 크지 않는 한 실행할 수 없다. 시프트 레지스터의 고속 동작과 저 전력 소비를 이룩하기 위해서 시프트 레지스터의 출력 모드 용량을 더 적게 해야할 필요가 있다.
이런 조건하에서 적절한 기입을 수행한다는 것은 매우 어렵다.
전압차가 선택된 셀에 의하여 비트선에 대하여 설정되고 시프트 레지스터의 데이타가 극성에 있어서 반대일 때 만약 전자가 제2비트선의 전위를 낮게하고 후자가 제1비트선의 전위를 낮게 한다면 제1 및 제2비트선의 양 전위는 낮아진다. 다음에 시프트 레지스터측과 더미 셀측의 용량이 증가하기 때문에 전자의 기능이 상대적으로 약해질지라도 H측상의 비트선의 레벨 강화가 현저하게 커져 오기입이 발생한다. 종래 기술에서 시프트 레지스터로부터 RAM부로 보다 정확히 기입할 수 있는 장치가 추구되었다.
본 발명의 목적은 시프트 레지스터로부터 RAM부로 보다 정확히 기입할 수 있는 반도체 메모리장치는 제공하는데 있다.
본 발명에 따라 메모리 셀, 워드선 및 비트선 다수를 포함하고 있으며 상기 메모리 셀 각각이 상기 워드선 중 하나와 상기 비트선 중 하나에 접속되는 RAM 셀 어레이 ; 1워드선 양의 데이타를 직렬로 전송할 수 있을 뿐만 아니라 RAM의 1워드선 양의 데이타를 병렬로 전송할 수 있으며 다수의 단계를 갖는 직렬/병렬 데이타 전송수단 ; RAM 셀 어레이의 비트선과 데이타를 병렬로 전송할 수 있는 직렬/병렬 데이타 전송 수단사이에 삽입되어 있으며, 직렬/병렬 데이타 전송 수단의 단계로부터의 병렬 출력 데이타가 전송게이트 수단의 터닝-온(turning-on)과 워드선의 선택에 의하여 RAM 셀 어레이의 선택된 워드선의 메모리의 셀 그룹내에 동시에 기입되는 전송게이트 수단 ; 및 상기 비트선에 동작적으로 접속되며 상기 직렬/병렬 데이타 전송수단의 관련 단계로부터의 상기 병렬출력 데이타의 대응하는 것이 논리("1")일때 상기 랜덤 억세스 셀 어레이의 관련 비트선을 충전하는 상기 병렬 데이타 각각을 수신하는 다수의 엑티브풀업 회로수단을 포함하는 반도체 메모리 장치가 제공된다.
본 발명은 첨부된 도면을 참고로 한 다음 기술로부터 부터 명백해질 것이다.
바람직한 실시예를 기술하기에 앞서 참고로 관련 종래기술에 대하여 기술하겠다.
종래 기술에서 RAM 셀 어레이의 1워드선에 대응하는 양의 병렬 모드 데이타로 전송할 수 있는 시프트레지스터를 갖춘 RAM이 알려졌다. 이들은 비데오와 다른 응용에 사용되었으며 제1도에 도시된 구성을 갖고 있다. RAM(5)은 1워드선 양의 데이타를 병렬모드로 오픈 비트선형 다이나믹 RAM의 셀 어레이로 전송할 수 있는 시프트 레지스터(SR)를 갖추고 있다.
제2도는 제1도의 RAM(5)의 상세한 도면이다. 도면에서 521과 522는 감지 증폭기(SAn)(n은 임의의 정수)로 구성된 금속-산화물 반도체(MOS) 트랜지스터를 표시하며, 523과 524는 전송게이트용 트랜지스터를, (55(1), 55(2))는 RAM(5)내의 더미셀을, DWL과
Figure kpo00001
는 RAM(5)내의 더미 워드선을, WLO 내지 WL255는 워드선을, BLn과
Figure kpo00002
은 비트선을, 54(0) 내지 54(255)는 리엘 셀을, A0 내지 A255는 선택 게이트를 SRn은 n번째 비트의 시프트 레지스터를 각각 나타낸다.
상기 형태의 메모리 셀은 전송 게이트가 닫히고(오프 상태에서) RAN 셀 어레이가 RAM(5)이 독립적으로 동작하도록 시프트 레지스터(SRn)로부터 분리될때 정상적으로 동작한다. 읽을 경우에는 비트선이 미리 충전된다. 워드선을 선택한 후에 비트선 전위가 선택된 셀(리얼 셀)과 더미 셀에 의하여 상위하게 된다. 감지증폭기(SAn)가 활성화되어 차를 확대하여 하나늘 H(하이)레벨로 다른 하나를 L(Low)레벨로 한다. 이들은 선택된 비트선(BL,
Figure kpo00003
)으로 전송되며 더우기 선택된 워드선(WL)에 의하여 메모리 셀로 보내진다. 읽기와 쓰기동작은 단일 메모리 셀의 장치에서 수행된다.
이와는 반대로 시프트 레지스터(SRn)로부터의 쓰기와 읽기 동작은 선택된 워드선상의 모든 메모리 셀에 대하여 동시에 실행된다. 즉 비트선을 미리 충전하고, 워드선을 선택하며, 및 감지 증폭기를 작동함으로써 읽는 경우에 모든 비트선(BL,
Figure kpo00004
)은 상기의 선택된 워드선상의 메모리 셀의 그룹의 기억된 데이타에 따라 고레벨이 되거나 저레벨이 된다. 그러므로 전송 게이트를 열고 동일한 것을 레지스터의 단계로 들어가는 것이 가능하다. 그후에 전송게이트가 닫히고 시프트 레지스터의 시프트가 시작될때 선택된 워드선상의 모든 메모리 셀의 기억된 데이타는 직렬출력데이타( SOUT)로서 추출된다.
후에 상세히 설명하는 바와같이 쓰기일 경우에 기입 데이타는 직렬 입력 데이타(SIN)로서 1워드선 상으로 시프트 레지스터(SRn)로 입력된다. 다음에 전송게이트가 열리고 모든 비트선(BL,
Figure kpo00005
)은 시프트 레지스터(SRn)의 단계에 데이타에 응하는 H레벨 또는 L레벨로 주어진다. 워드선이 선택되고 워드선상의 모든 메모리 셀이 비트선의 전위가 주어진다. 즉 쓰기동작이 실행된다. 제1도의 열린 비트선형 RAM에서 시프트 레지스터(SRn)가 비트선(BLn)측에 접속될 때 제2도에 도시된 바와같이 더미 셀은 반대 비트선(
Figure kpo00006
)측에 접속되어 시프트 레지스터(SRn)의 정보(Qn)에 따라서 전위차를 비트선(BLn)이 주고 RAM내의 셀에 기입한다. 2기입방법이 있다. 제3b도에 도시된 바와같이 제1방법에서 워드선 신호(v)(워드선)와 전송게이트 제어신호(CLOCK-TR)의 전위는 메모리 억세스의 타이밍에서 상승하게 된다. 제3c도에 도시된 바와같이 제2방법으로 먼저 전송게이트 제어신호(CLOLK-TR)의 전위가 상승하고 다음에 워드선 신호(work line)의 전위가 상승한다. 비교를 위한 제3a도에 도시된 바와같이 다이나믹 RAM의 통상 읽기동작에서 비트선을 미리 충전하는 것은 리세트 신호(V)(리세트)에 의하여 실행된다. 워드선이 메모리 억세스타이밍에서 선택되고 비트선(BL,
Figure kpo00007
)쌍의 전위는 셀 정보에 따라 약간의 전위차를 갖도록 발생된다. 그후에 감지증폭기(SAn)는 클록(LE)(제2도참조)에 의하여 작동되어 전위차(V)(비트선 BL)와 BL과
Figure kpo00008
의 V(비트선
Figure kpo00009
)를 증폭한다.
제3a도에서 clock-AP부는 감지 증폭기에 부착된 엑티브 풀업회로를 상승시키는 전원(Vcc)에 대한 풀업상태를 표시한다. 제3b도 및 제3c도에서 clock-AP은 생략되었다. 이 방법에서 H레벨 또는 L레벨이 세트되는 비트선전위는 데이타 버스에 의하여 페치된다. 시프트 레지스터(SRn)의 데이타에 의한 RAM내의 기입에서 전위차는 상기 데이타에 따라 비트선(BL,
Figure kpo00010
)에 주어진다. 이것은 상기 데이타에 의하여 충전 또는 방전되도록 세트되는 시프트 레지스터(SRn)의 각 단계와 더미 셀(DC)의 용량이 모두 비트선(BL,
Figure kpo00011
)에 접속되기 때문이다.
그러므로, 워드선(WL)의 선택과 전송게이트 열림이 동시에 수행될 때 비트선(BL,
Figure kpo00012
)은 워드선의 선택에 의하여 전위차가 주어지며 전송게이트의 열림에 의하여 동시에 전위차가 주어진다. 이 경우에 양자가 동일방향(즉 동일극성)으로 주어질 때 문제가 없으나 그들의 반대극성에 있을 때 그들은 서로 상대한다.
제3b도는 이점을 충분히 설명하지 않고 있으나 신호(V)(워드선)와 클록-TR이상승한 후에 비트선(BL,
Figure kpo00013
)의 행동은 기입데이타와 선택된 셀의 기억된 데이타에 따라 상위하다. 물론 기입동작이 실행된다면 시프트 레지스터의 데이타에 의한 비트선의 레벨 정의가 선행되어야만 한다. 상기와 같은 이유로 시프트 레지스터(SRn)와 더미셀(DC)의 용량은 DRM의 리얼 셀(A1 내지 A255)과 더미 셀(55(1), 55(2)) 양자의 용량에 비하여 충분히 커야만 한다.
제3c도 모드에서 전동 클록-TR의 파형은 전송 게이트(523, 524)(제2도)를 온시키도록 상승한다. 시프트 레지스터의 데이타의 도움하에 비트선(BLn,
Figure kpo00014
)은 전위차가 주어진다.
워드선이 충분한 전위차가 감지 동작에 의하여 비트선에 주어지는 단계에서 선택되므로 선택된 셀의 기억된 데이타에 의하여 비트선내에 전위차를 제공해야하는 문제는 없다. 또한 더미셀의 용량을 증가해야 하는 문제도 없다. 결과적으로 신뢰할 수 있는 기입 동작이 실행가능하다.
그러나 상기 방법에서는 메모리 동작과 다른 타이밍에서 워드선(V)(워드선)의 파형을 상승시킬 필요가 있어 제어가 필요하며 워드선 전위(V)(워드선)의 지연에 의한 전송을 위한 주기시간을 늘여야만 하는 난점이 있다. 이와는 반대로 제3(b)도에 기술된 시스템은 전송클럭(TRN)(클록-TR로서 명명함)과 동시에 워드선V(워드선)을 선택하여 RAM부를 현격하게 수정할 필요가 없으며 제어시스템의 복잡성을 피할 수 있다.
워드선V(워드선)이 제3b도에서와 같이 전송클럭(클록-TR)과 동시에 상승할 때 전에 기술한 바와같이 비트선(BL,
Figure kpo00015
)에서 약간의 전위차의 발생은 시프트 레지스터(SRn)와 더미셀(DC)의 출력(Qn)일 뿐만 아니라 RAM내의 리엘 셀(54(0) 내지 54(522))와 더미셀(55(1) 내지 55(3))의 출력이다. 그러므로 시프트 레지스터(SRn)으로부터 리얼 셀(54(0) 내지 54(255))로의 기입은 시프트 레지스터(SRn)의 출력 모드용량이 리얼 셀의 용량보다 더 크지 않는 한 실행될 수 없다. 시프트 레지스터의 고속 직렬동작과 저 전력소비를 성취하기 위하여 시프트 레지스터의 출력모드의 용량이 더 적게 될 필요가 있다. 이러한 조건하에서 적절한 기입을 실행하는 것은 대단히 어렵다.
선택된 셀에 의하여 비트선에 대하여 설정된 전위차와 시프트 레지스터의 데이타의 전위차가 극성에 있어서 반대인 때 예컨대 전자가 V(비트선
Figure kpo00016
)을 낮추고 후자가 V(비트선 BL)를 낮춘다면 양자(V(비트선
Figure kpo00017
))과 V(비트선 BL)가 낮아진다. 다음에 시프트 레지스터(SRn)측과 더미셀(55(3))측의 용량이 증가하기 때문에 전자의 기능이 상대적으로 더 약해질지라도 H측상의 비트선이 레벨강하가 현저하게 커져 오기입이 발생할 가능성이 있다. 본 발며에 다른 장치는 제3b도의 파형과 관련된다. 종래 기술에서 시프트 레지스터로부터 RAM부로 보다 정확히 기입할 수 있는 장치를 추구해 왔다.
본 발명에서 엑티브 풀업회로가 시프트 레지스터로부터 "논리(1)"의 출력을 검출하여 대응하는 비트선을 전원전압(Vcc)까지 충전한다. 엑티브 풀-다운 회로는 시프트 레지스터로부터 "논리(0)"의 출력을 검출하여 대응하는 비트선을 접비선위로 충전한다. 이것은 제3b도에 도시된 바와같이 2문제에서 상당한 개선을 할 수 있다. 즉 비트선의 레벨이 기입데이타에 따라 풀-업과 풀-다운과 동작에 의하여 제어된다면 용량이 상기와 같이 크지 않을지라도 선택된 셀의 기억된 데이타에 의하여 효과가 악화되는 것을 방지할 수 있어 오기입을 방지할 수 있다.
제4도는 본 발명의 실시예에 따른 반도체 메모리장치의 개략적 블록도이다.
제4도에서, (1)은 시프트 레지스터(3)의 출력(Qn)의 n번째 단계(SRn)가 "1"일때 비트선(BL)을 풀-업하도록 동작하는 엑티브 풀-업회로이며(2)는 출력(Qn)의 n번째 단계가 "0"일때 비트선(BL)을 풀-다운 또는 방전되도록 동작하는 엑티브 풀-다운 회로(APD)이다.
엑티브 풀업회로(1)는 풀업용 트랜지스터(101)와 Qn="1"일때 게이트(노드(N6)와 등전위)를 충전하는 트랜지스터(102)로 구성된다. Qn="1"일때 트랜지스터(102)는 오프된다. 클록(APP)이 인가될때 노드(N6)는 H레벨 전위로 인하여 풀업되며 트랜지스터(101)가 온되어 전송게이트(4)를 통하여 전원(Vcc)으로부터 비트선(BL)을 충전하고 비트선(BL)을 부족한 레벨로 보상한다. Qn="0"인 때 트랜지스터(102)는 온되어 다음 클록(APP)이 노드(N6)을 풀업하지 않는다. 트랜지스터(101)는 오프되고 비트선의 풀업이 실행되지 않는다.
엑티브 풀-다운 회로(2)는 풀아운용 트랜지스터(201) 그의 게이트 전위(노드(N7)와 등전위)를 제어하는 트랜지스터(202 내지 204)로 구성된다. 트랜지스터(204)는 리세트되는 시점에서 H레벨인 클록(
Figure kpo00018
)에 의하여 온되고 노드(N7)의 전하를 제기하도록 기능하며 트랜지스터(201)이 오프상태를 유지한다. 트랜지스터(202)가 병렬 전송의 시점에서 H레벨이 되는(트랜지스터(204)는
Figure kpo00019
=L인때 커트 오프임) 클록(WST)에 의하여 온된때 트랜지스터(203)가 오프라면 노트(N7)가 충전되어 트랜지스터(201)을 온시킨다. 트랜지스터(203)가 오프되지는 조건은 Qn="0"이므로 트랜지스터(201)가 온인때 Qn=0에 의하여 비트선(BL)의 풀-다운이 촉진된다.
엑티브 풀-업 회로(1)와 엑티브 풀-다운 회로(2)의 사용은 시프트 레지스터(3)의 데이타에 의하여 비트선(BL,
Figure kpo00020
)의 H레벨 또는 L레벨로의 변화를 도우며, 시프트 레지스터와 더미셀의 용량이 그렇게 크지 않을때라도 신뢰할만한 기입을 실행할 수 있게 한다.
시프트 레지스터(3)는 4상 무비례행이며 4상클록(P1 내지 P4)에 의하여 동적으로 동작한다. 트랜지스터(301 내지 304)는 클록(P1, P2)에 의하여 동작하는 마스터 단을 구성한다. 마스터 단은 입력(Qn-1)을 수신하고 반전신호(
Figure kpo00021
)를 출력하여 콘덴서(311)를 충전 또는 방전한다. 트랜지스터(305 내지 308)는 클록(P3, P4)에 의하여 동작되는 슬레이브단을 구성한다. 슬레이브단은 신호(
Figure kpo00022
)의 반전된 신호(Qn)을 출력하여 콘덴서(312)를 충전 또는 방전한다.
상기 콘덴서(311, 312)의 용량이 너무 적으면 시프트 레지스터의 동작은 더 빨라지지만 콘덴서(312)의 용량은 리엘 셀과의 관계로 인하여 RAM에 기입할 수 있도록 커야만 한다.
그러나 상기와 같이 엑티브 풀-업회로(1)와 엑티브 풀-다운회로(2)의 제공은 용량이 적을지라도 정확한 데이타 기입을 가능케 한다. 전송게이트(Q3)는 엑티브 풀업회로(1) 또는 엑티브 풀다운회로(2)가 동작될때 또는 그 직후에 동시에 온 되도록 제어된다. 예컨대 비트선의 프리차아지(pre charge)레벨이 Vcc 레벨과 동일한 때 클록(TR) 레벨은 엑티브 풀업회로(1)의 장점을 더욱 효율적으로 하기 위하여 Vcc보다 더높게 할 필요가 있다. 이것은 엑티브 풀업회로(1)에서 노드(N6)가 MOS 트랜지스터의 콘덴서(103)를 통하여 풀업클록(APP)에 의하여 Vcc보다 더 높게 상승할 때(예컨대 7 내지 8V) 콘덴서(312)에 의하여 Qn="1"의 소정값이 4V라면 Qn=1의 값은 5V인 Vcc로 상승해야만 한다. 그러므로 전송게이트(4)를 구동하는 클럭(TR)은 비트선(BL)에서 5V의 값을 전송하도록 Vcc의 값보다 더 높게 할 필요가 있다.
제5도와 6도는 상기 엑티브 풀업회로(1)에 추가하여 감지 증폭기의 엑티브 풀업용량을 향상시킨 회로를 도시한다. 제2도에 도시된 바와같이 감지증폭기(SA)의 엑티브 풀업회로(51)가 종래부터 있었으나 제5도와 6도에서 풀업능력이 향상되었다. Vcc′는 Vcc 또는 전원을 안정화하는 다른 것과 동일하다는 것을 주목해야 한다.
제7도와 8도는 래치(6)와 포인터(8)를 포함하는 RAM 이 시프트 레지스터(SR) 대신 사용되는 본 발명에 따른 교체 실시예를 도시한 것이다. 먼저 제8도에 관하여 일반적으로 실시예를 설명하면 병렬 데이타는 워드선에 의하여 RAM(5)과 래치(6) (또는 플립플롭(FF))사이에서 전송된다. 직렬데이타 전송(또는 시프트)은 래치(FF)사이에서 이루어지지 않는다. 대신 래치(6)중 하나가 1비트로만 된 논리("1")데이타를 기억하는 포인터 레지스터(8)로 부터의 신호에 의하여 선택되어 기입 증폭기(7)로부터의 데이타를 기입한다. 그러므로 포인터 레지스터(8)로부터의 "1"출력(SIG(POINTER))이 순차적으로 그리고 동기적으로 시프트 된다. 1워드선 양의 기입 데이타가 순차적으로 기입 증폭기(7)에 출력된다면 데이타는 순차적으로 래치(6)내로 취출 가능하다. 상기 래치(6)의 데이타를 사용하여 1워드선 양의 데이타가 RAM(5)에 동시에 기입가능하다. 참조번호(9)는 출력증폭기를 표시하는데 이것으로 부터 RAM에서 읽혀진 데이타가 출력될 수 있다. 즉 기입증폭기(7)의 동작이 중지되고 RAM의 워드선이 선택되어 워드선상의 모든 메모리 셀이 데이타를 비트선에서 읽어 상기 데이타를 래치(6)에 입력한다. 이런 상태에서 SIG(POINTER)의 "1"이 순차적으로 시프트 된다면 메모리 셀 그룹의 데이타가 순차적으로 직렬로 출력 증폭기(9)로부터 인출될 수 있다.
제7도에 도시된 바와 같이 RAM에서 엑티브 풀업회로(51)는 래치(FF)에 접속된다. Qn=1인 때 비트선(BL)은 Vcc로 풀업된다. 한편 풀다운 동작은 점선으로 표시된 바와 같이 래치(6) (FF)의 트랜지스터(4)를 통하여 실행되어 엑티브 풀다운 회로(2)를 제공할 필요가 없다.
제9도와 10도는 백투백(back to back) 비트선형에 적용 가능한 본 발명에 따른 또 다른 교체 실시예를 도시한 것이다. 이 경우에 비트선(BL,
Figure kpo00023
)이 시프트 레지스터(Qn,
Figure kpo00024
)에 의하여 구동될 수 있어 전송용 데미셀(DC)이 생략 될 수도 있다.
본 발명 장치의 장점은 병렬 데이타를 전송할 때 정상 동작과 다른 모드에서 동작될 필요가 없으며 정확한 기입이 시프트 레지스터 등의 직렬/병렬 데이타 전송회로의 출력 모드의 더 작은 용량을 가지고 서도 쉽게 가능하다는 것이다.
본 발명은 도시된 실시예를 참고로 하여 기술했지만 상기의 기술은 한정된 의미로 해석해서는 안될 것이다. 청구범위는 본 발명의 기본사상의 범위내에서 변조하거나 다른 실시예도 포함하고 있다.

Claims (2)

  1. 반도체 메모리장치에 있어서, 다수의 메모리 셀, 다수의 워드선(WL), 및 다수의 비트선(BL,
    Figure kpo00025
    )을 포함하고 있으며, 상기 메모리 셀의 각각이 상기 워드선중 하나 및 상기 비트선중 하나에 접속되는 랜덤 억세스 메모리 셀 어레이(5); 상기 랜덤 억세스 메모리의 1워드선 양의 데이타를 병렬로 전송할 수 있을 뿐만 아니라 상기 데이타를 직렬로도 전송할 수 있으며 여러단을 갖춘 직렬/병렬 데이타 전송수단(3); 상기 랜덤 억세스 메모리 셀 어레이의 비트선과 데이타의 병렬 전송을 수행하는 상기 직렬/병렬 데이타 전송수단 사이에 삽입되어 있으며, 상기 직렬/병렬 데이타 전송수단의 상기 단으로 부터의 병렬 출력 데이타가 상기 전송 게이트를 온시키고 워드선을 선택함으로써 상기 랜덤 억세스 메모리 셀 어레이의 선택된 워드선의 메모리 셀의 그룹내에 동시에 기입되는 전송게이트 수단(Q3, Q4), 및 상기 비트선에 동작적으로 접속되며, 상기 직렬/병렬 데이타 전송수단의 관련(associated)단으로 부터의 상기 병렬 출력 데이타중 대응하는 것이 논리("1")일때 각각이 상기 랜덤 억세스 메모리 셀 어레이의 관련 비트선을 충전하는 상기 병렬 데이타를 각각 수신하는 다수의 엑티브 풀업회로 수단(1)으로 구성되어 있는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 더우기 상기 비트선에 동작적으로접속되며, 상기 직렬/병렬 데이타 전송수단의 관련단으로 부터의 사기 병렬 출력 데이타중 대응하는 데이타가 논리("0")일때 상기 각각이 랜덤 엑서스 메모리 셀 어레이의 관련 비트선을 방전하는 상기 병렬 데이타를 각각 수신하는 다수의 엑티브 풀다운 회로수단(2)을 더욱 포함하고 있는 것을 특징으로 하는 반도체 메모리장치
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