KR900008100B1 - Ram disk - Google Patents

Abstract

The RAM disc for replacing one function out of two disc drivers comprises a register part (3) storing the track, sector and side information, a counter (4) generating the refersh signal, a DRAM (5) with big memory capacity as much as one floppy disc driver, a multiplexer (6) managing the addresses provided by the register and counter, a control signal generator (9) controlling the counter, and a RAS/CAS generator (13) providing RAS/CAS signal to the DRAM by control signal of the control signal generator.

Description

램 디스크Ram disk

제1도는 본 발명의 회로도.1 is a circuit diagram of the present invention.

제2도는 본 발명에 따른 각 부 파형도.2 is a diagram of each sub waveform according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 레지스터 3 : 레지스터부1: Register 3: Register

4 : 카운터부 5 : 램4: counter 5: RAM

6 : 멀티플렉서 9 : 제어신호발생부6: multiplexer 9: control signal generator

13 : RAS/CAS발생부 2,7,8,10,11,12 : 플립플롭13: RAS / CAS generating unit 2, 7, 8, 10, 11, 12: flip-flop

본 발명은 소프트웨어 화일을 일시적으로 저장하는 저장수단에 관한 것으로, 특히 응용소프트웨어의 개발시 기록 및 독출속도가 빠른 램 디스크에 관한 것이다.The present invention relates to a storage means for temporarily storing a software file, and more particularly to a RAM disk having a high recording and reading speed in developing application software.

종래에는 응용소프트웨어등을 개발하는 경우, 일시적인 화일을 저장하는 경우 플로피디스크나 카셋트 레코더 또는 고속 디크스등에다 일시적으로 저장해 두게 되는데, 이중에서 독출 및 기록속도가 가장 빠른 플로피디스크를 이용한다고 할지라도 실제로 긴 프로그램을 어셈블, 링킹, 에디팅, 세이빙, 로딩등을 하는데는 매우 긴 시간을 소비하게 된다. 이 때문에 긴 프로그램을 작성하기 위해서는 많은 시간이 소요됨에 기인한 불편함이 있었다.Conventionally, when developing application software, temporary files are temporarily stored in floppy disks, cassette recorders, or high speed disks, even if the floppy disk with the fastest reading and writing speed is used. It takes a very long time to assemble, link, edit, save, and load a long program. For this reason, there is inconvenience in that it takes a lot of time to write a long program.

본 발명은 상기한 불편함을 해소시켜 주기 위해 발명한 것으로, 일시적인 작업을 하는데 필요한 상기한 일련의 동작을 상기한 바와같은 외부 입출력장치를 사용하여 실행하지 않고, 응용소프트웨어의 개발에 따른 일시적인 화일등을 억세스시간이 짧은 DRAM에 기록하였다가 독출하여 사용토록 하므로써 응용소프트웨어의 개발에 소요되는 시간을 단축시킬 수 있도록 된 램 디스크를 제공하고자 함에 그 목적이 있다.The present invention has been invented to solve the above-mentioned inconvenience, and does not execute the above-described series of operations necessary for temporary work by using an external input / output device as described above. The purpose of the present invention is to provide a RAM disk that can reduce the time required for the development of application software by writing to a DRAM having a short access time and reading and using the same.

이하 본 발명의 구성 및 작용, 효과를 예시도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the configuration, operation, and effects of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 레지스터(1)와 오아게이트(OR₁)(OR₂) 및 플립플롭(2)으로 구성되어 트랙과 섹터 및 사이도정보를 보관하고 있는 레지스티부(3)와, 리플레쉬신호가 발생되는 카운터부(4), 데이터의 입출력이 가능한 램(5), 상기 레지스터부(3)와 상기 카운터부(4)에 의한 어드레스를 상기 램(5)으로 선택출력하도록 된 멀티플렉서(6), 상기 카운터부(4)를 제어하도록 플립플롭(7)(8)과 인버터(IV₁)(IV₂), 낸드게이트(ND₁), 저항(R₁) 및 콘덴서(C₁)로 구성된 제어신호발생부(9), 상기 제어신호발생부(9)에서 출력되는 제어신호에 따라 상기램(5)으로 RAS, CAS 신호를 송출하도록 플립플롭(10-12)과 오아게이트(OR₃-OR₆), 인버터(IV₃) 및 앤드게이트(AN₂)로 구성된 RAS/ CAS 발생부(13)로 이루어진 구조로 되어 있다.According to the present invention, a register 3, an OR gate OR ₁ OR ₂ , and a flip-flop 2 which store tracks, sectors, and interdegree information, and refresh signals A counter unit 4 to be generated, a RAM 5 capable of inputting / outputting data, a multiplexer 6 configured to selectively output the addresses of the register unit 3 and the counter unit 4 to the RAM 5, Control signal consisting of flip-flop 7 (8) and inverter (IV ₁ ) (IV ₂ ), NAND gate (ND ₁ ), resistor (R ₁ ) and condenser (C ₁ ) to control the counter part (4). The flip-flop 10-12 and the oragate (OR ₃ -OR ₆ ) to send the RAS and CAS signals to the RAM 5 according to the generator 9 and the control signal output from the control signal generator 9. ), An inverter (IV ₃ ) and an end gate (AN ₂ ) has a structure consisting of a RAS / CAS generating unit (13).

이와같은 구성에서 사용된 램(5)은 통상의 램과 마찬가지 방법으로 데이터를 입출력할 수 있는 기억소자로서, 이는 하나의 플로피디스크에 대응되는 기억용량을 갖는 램이 사용된 것이다. 또한 레지스터부(3)는 상기 램(5)을 플로피디스크에 대응되는 기억소자로 사용하기 위하여 레지스터(1)에다 트랙과 섹터에 관한 정보를 기억시켜 놓고, 플립플롭(2)을 통해 사이드 즉 플로피디스크의 A면과 B면에 해당하는 면을 선택하도록 구성된 것이다.The RAM 5 used in such a configuration is a memory device capable of inputting / outputting data in the same manner as a conventional RAM, and a RAM having a storage capacity corresponding to one floppy disk is used. In addition, the register unit 3 stores track and sector information in the register 1 in order to use the RAM 5 as a storage device corresponding to the floppy disk. It is configured to select the surface corresponding to the A side and the B side of the disc.

이와같이 구성된 본 발명에 대해 제2도의 각 부 파형도에 의거 이에 대한 동작설명을 하면, 여기서 제2도에서 사용된 기호중 a-m은 제1도에서 대응된 각 접속점 또는 단자에서의 파형도를 나타내는 것이다. 먼저 전원이 투입되어졌을 때 램(5)을 억세스하지 않는 기간 즉 리플레쉬기간(제2도의 (2-1))에는 투입된 전원에 의해 리셋트신호(

)가 로우레벨에서 하이레벨로 전환된다.(제2도의 b). 이에 따라 카운터부(4)와 플립플롭(8)이 크리어 됨과 더불어 플립플롭(10)이 프리셋됨에 따라 상기 플립플롭(8)의 출력단(Q)에서는 로우레벨의 신호가 출력되고, 상기 플립플롭(10)의 출력단(Q)에서는 하이레벨의 신호가 출력되어 각각 오아게이트(OR₄)(OR₅)로 입력되므로써 앤드게이트(AN₂)는 오아게이트(OR₄)의 출력신호에 따라 그 출력이 좌우되게 된다. 즉 오아게이트(OR₄)만이 앤드게이트(AN₂)의 출력에 영향을 미치게 되므로써 메모리요청신호(

)가 앤드게이트(AN₂)를 통해 카운터부(4)의 클럭단으로 입력되어 클럭신호로 사용된다. (제2도의 g). 이와같이 클럭신호로 사용되는 메모리 요청신호(

)에 의해 카운터부(4)는 0부터 예컨대 255까지 증가한 다음 그때 발생되는 캐리(CY)에 의해 다시 0으로 리셋트 된다. 여기서 사용된 램디스크 즉 램(5)은 예컨대 기억용량이 256K라 하면 이는 512 리플레쉬이므로, 카운터부(4)에서 발생되는 캐리(CY)가 인버터(IV₂)를 통해 플립플롭(7)의 출력단(Q)에서 출력되는 신호를 하이레벨로 전환시켜 주므로써 램(5)의 256-511까지를 리플레쉬시켜 주게 된다. 이때 멀티플렉서(6)는 선택단자(SEL)로 입력되는 선택신호가 로우레벨일때 카운터부(4)의 출력을 선택하여 램(5)에 공급하므로써 램(5)을 리플레쉬시켜주게 되는데, 이때 램(5)의

는 카운터부(5)의 클럭신호로 입력되는 카운터클럭을 사용하게 되며,

는 하이레벨이 되어 램(5)을 리플레쉬시켜 주게 된다.When the operation of the present invention configured as described above is described based on the respective sub-waveform diagram of FIG. 2, the symbol used in FIG. 2 denotes a waveform diagram at each connection point or terminal corresponding to that in FIG. 1. . In the period during which the RAM 5 is not accessed when the power is turned on, that is, in the refresh period ((2-1) in FIG. 2), the reset signal (

) Is switched from low level to high level (b in FIG. 2). As a result, the counter unit 4 and the flip-flop 8 are creeped and the flip-flop 10 is preset, so that a low level signal is output from the output terminal Q of the flip-flop 8, and the flip-flop ( At the output terminal Q of 10), a high level signal is output and input to the OR gates OR ₄ and OR _5, respectively, so that the AND gate AN ₂ is output according to the output signal of the OR gate OR ₄ . It will be influenced. That is, since only the OR gate OR ₄ affects the output of the AND gate AN ₂ , the memory request signal (

) Is input to the clock terminal of the counter 4 through the AND gate AN ₂ and used as a clock signal. (G in FIG. 2). In this way, the memory request signal used as a clock signal (

The counter unit 4 increases from 0 to 255, for example, and is reset to zero again by the carry CY generated at that time. The RAM disk used here, ie, the RAM 5, is 256K in the storage capacity, so that the carry CY generated by the counter unit 4 is transferred to the flip-flop 7 through the inverter IV ₂ . By switching the signal output from the output stage Q to a high level, the RAM 5 to 256-511 is refreshed. At this time, the multiplexer 6 refreshes the RAM 5 by selecting the output of the counter 4 and supplying it to the RAM 5 when the selection signal input to the selection terminal SEL is at a low level. (5)

The counter clock is used as the clock signal of the counter unit 5,

Becomes a high level and refreshes the RAM 5.

한편, 제2도의 (2-2)에 의거 램(5)을 억세스하는 경우에 대해 설명하면, 먼저 오아게이트(OR₁)를 통해 칩선택 신호(

)를 레지스터부(3)의 레지스터(1)에 입력시켜 섹터와 트랙에 관한 정보를 램(5)으로 송출하도록 하므로써 램(5)에다 기억시켜 놓고자 하는 곳의 섹터와 트랙의 어드레스를 기억시켜줌과 더불어, 오아게이트(OR₂)를 통해 칩선택신호(

)를 레지스터부(3)의 플립플롭(2)에 입력시켜 그 플립플롭(2)의 출력에 따라 램(5)에서 사이드에 해당하는 어드레스를 기억시킨다. 이러한 정보들은 램(5)에서 사이드에 해당하는 어드레스를 기억시킨다. 이러한 정보들은 램(5)에서 열어드레스로 사용되어 섹터와 트랙 및 사이드에 의해 특정 램의 오프셋 어드레스가 된다. 이때 카운터부(4)는 칩선택신호(

)가 오아게이트(OR₂)와 낸드게이트(ND₁) 및 앤드게이트(AN₁)를 통해 입력되므로써 크리어되는 한편, 상기 칩선택신호(

)에 의해 플립플롭(8)이 셋트되게 되는데, 이에 따라 플립플롭(8)의 출력단(Q)에서 하이레벨의 신호가 출력되어 오아게이트(OR₄)의 출력신호에 따라 그 출력상태가 좌우되게 된다. 즉 칩선택신호(

)나 입출력요구신호(

)에 의한 오아게이트(OR₃)의 출력신호(제2도(2-2)의 K)가 카운터부(4)의 클럭신호로 사용되게 된다.On the other hand, the case in which the RAM 5 is accessed according to (2-2) of FIG. 2 will be described _first .

) Is inputted into the register 1 of the register section 3 so that information about sectors and tracks can be sent to the RAM 5, thereby storing the addresses of sectors and tracks in the RAM 5 to be stored. In addition, the chip selection signal through the OA gate (OR ₂ )

) Is inputted to the flip-flop 2 of the register section 3, and the address corresponding to the side is stored in the RAM 5 in accordance with the output of the flip-flop 2. Such information stores the address corresponding to the side in the RAM 5. This information is used as an open dress in RAM 5 to become the offset address of a particular RAM by sectors, tracks and sides. At this time, the counter 4 is a chip select signal (

) Is cleared by being input through the OR gate OR ₂ , the NAND gate ND ₁ , and the AND gate AN ₁ , while the chip select signal (

The flip-flop (8) is set by the), so that the high level signal is output from the output terminal (Q) of the flip-flop (8) so that the output state depends on the output signal of the OR gate (OR ₄ ) do. Chip select signal (

) Or I / O request signal (

The output signal of the oragate OR ₃ (K in FIG. 2-2) is used as the clock signal of the counter section 4.

이와 더불어, 칩선택번호(

)포트를 인 또는 아웃함으로써 램(5)에 저장되어 있는 데이터를 독출하거나 램(5)에 기록하게 되는데, 이때 칩선선택신호(CS₃)에 입력명령을 주므로써 칩선택신호(CS₃)와 입출력요구신호(

)에 의한 오아게이트(OR₃)의 출력이 카운터부(4)의 카운터클럭으로 입력되게 된다. 이에 따라 램(5)의 0번지에 저장되어 있는 데이터를 독출하게 됨과 더불어 카운터부(4)가 그 카운터값을 1 만큼 증가시켜주므로써 다음에 독출하게 될 어드레스를 지정해 주게 된다. 이와 같은 동작이 계속 반복되어 1 섹터의 바이트 수 만큼 동출해 내게되면 카운터부(4)는 그 자체에서 발생되는 캐리신호(CY)에 의해 크리어 된 다음 섹터를 독출하기 전까지 리플레쉬동작을 하게 된다.In addition, the chip selection number (

) In or out by the ram (5) reads out the data stored in, or there is recorded in the RAM 5, wherein chipseon selection signal (CS _3), the input command state meurosseo chip select signal (CS ₃ a) the port and I / O request signal

The output of the OR gate OR _{3 by} ) is input to the counter clock of the counter section 4. As a result, the data stored in address 0 of the RAM 5 is read out, and the counter 4 increases the counter value by 1 to designate an address to be read next. If this operation is repeated repeatedly and the number of bytes of one sector is equalized, the counter unit 4 performs the refresh operation until the next sector is cleared by the carry signal CY generated by itself.

램(5)에다 데이터를 기록하는 경우에는 기록신호(

)가 칩선택신호(

)와 입출력요구신호(IORQ)의 논리화 신호와 함께 오아게이트(OR₆)에 의해 논리화되어 CPU 클럭에 동기를 맞추게 되므로 플립플롭(12)의 출력이 로우레벨로 될때 램(5)은 기록가능상태가 되어 데이터가 기록될 수 있게된다.When recording data to the RAM 5, the recording signal (

) Is the chip select signal (

And the logic of the input / output request signal (IORQ) and the logic signal by the OR gate (OR ₆ ) to synchronize with the CPU clock, so that the RAM (5) writes when the output of the flip-flop 12 goes low level. It becomes possible and data can be recorded.

상기한 바와 같이 본 발명은 디스크드라이브가 담당하던 기능을 별개의 하드웨어로 구성하고, 디스크 대신 억세스시간이 빠른 램을 입출력 수단으로 사용하므로써, 용융 소프트웨어 개발시 필요로 하던 2대의 디스크드라이브중 하나만을 사용하게 됨에 따라 시스템가격을 상대적으로 저렴하게 제공할 수 있고, 또한 프로그램작성에 필요한 일련의 억세스동작을 램에서 실행하도록 하므로써 프로그램작성시 실제 CPU의 동작시간만이 소모되게 되어 프로그램 개발시간을 현격히 줄일 수 있게 되는 효과가 있다.As described above, the present invention uses only one of the two disk drives required for the development of the molten software by configuring the functions of the disk drive as separate hardware and using the RAM having fast access time as the input / output means instead of the disk. As a result, the system price can be provided relatively inexpensively. Also, since a series of access operations required for program writing are executed in RAM, only the actual CPU operating time is consumed when the program is written, which greatly reduces the program development time. It is effective to be.

Claims (1)

레지스터(1)와 오아게이트(OR₁)(OR₂) 및 플립플롭(2)으로 구성되어 트랙과 섹터 및 사이드정보를 보관하고 있는 레지스터부(3)의 리플레쉬신호가 발생되는 카운터부(4), 데이터의 입출력이 가능한 램(5), 상기 레지스터부(3)와 상기 카운터부(4)에 의한 어드레스를 상기 램(5)으로 선택 출력하도록 된 멀티플렉서(6), 상기 카운터부(4)를 제어하도록 플립플롭(7)(8)과 인버터(IV₁)(IV₂), 낸드게이트(ND₁), 저항(R₁) 및콘덴서(C₁)로 구성된 제어신호발생부(9), 상기 제어신호발생부(9)에서 출력되는 제어신호에 따라 상기 램(5)으로 RAS, CAS 신호를 송출하도록 플립플롭(10-12)과 오아게이트(OR₃-OR₈), 인버터(IV₃) 및 앤드게이트(AN₂)로 구성된 RAS/CAS 발생부(13)로 이루어진 램디스크.The counter unit 4, which is composed of a register 1, an oragate OR ₁ (OR ₂ ), and a flip-flop 2, generates a refresh signal of a register unit 3 that stores track, sector, and side information. RAM 5 capable of inputting / outputting data, a multiplexer 6 for selectively outputting the addresses of the register unit 3 and the counter unit 4 to the RAM 5, and the counter unit 4 A control signal generator 9 comprising a flip-flop 7, 8, an inverter IV ₁ , IV ₂ , a NAND gate ND ₁ , a resistor R ₁ , and a capacitor C ₁ . The flip-flop 10-12, the oragate (OR ₃ -OR ₈ ), and the inverter (IV ₃ ) to send RAS and CAS signals to the RAM 5 according to the control signal output from the control signal generator 9. Ramdisk consisting of the RAS / CAS generating unit (13) consisting of and AND gate (AN ₂ ).

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