JPH05313824A - Control method for tracing device built in disk device - Google Patents

Abstract

PURPOSE:To provide a tracing device built in a disk device with the small hardware quantity, i.e., at a low cost. CONSTITUTION:A part of a cache memory built in a disk device 1 is used as a data cache/tracing memory 5, and the boundary is variable between a cache memory area and a tracing memory area. Thus, the boundary can be externally set. As a result, a trace-only memory is not required and therefore, the cost of a tracing device can be reduced. Furthermore, the capacity of the memory 5 can be increased as necessary and therefore, a tracing operation is attained for a long time and with high accuracy.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ディスク装置に内蔵さ
れ、少ない量のハードウェアでディスクトレース装置を
実現するのに好適なディスクトレース装置の制御方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of controlling a disk trace device which is built in a disk device and is suitable for realizing the disk trace device with a small amount of hardware.

【０００２】[0002]

【従来の技術】トレース装置は、障害発生時の動作解析
等の保守診断、あるいは性能評価等に有効な装置であ
り、データ処理装置，入出力装置などで利用されてい
る。トレース装置では、トレースデータを格納するため
のメモリが必要であり、例えば、特開平3−132832 号公
報に開示されているように、トレースデータを格納する
ための専用メモリが使用されている。2. Description of the Related Art A trace device is a device effective for maintenance diagnosis such as operation analysis when a failure occurs, or for performance evaluation, and is used in a data processing device, an input / output device and the like. The trace device requires a memory for storing the trace data, and for example, a dedicated memory for storing the trace data is used as disclosed in Japanese Patent Laid-Open No. 3-132832.

【０００３】[0003]

【発明が解決しようとする課題】しかし、図８に示すよ
うに、ディスク記憶システムでは、上位制御装置２が複
数のディスク装置１−１〜１−ｎを制御している。この
ため、各ディスク装置に内蔵されるトレース装置は、そ
の数も多くなり、できるだけ少ないハードウェア量で実
現したい。However, as shown in FIG. 8, in the disk storage system, the host controller 2 controls a plurality of disk devices 1-1 to 1-n. For this reason, the number of trace devices built in each disk device is large, and it is desired to realize it with as little hardware as possible.

【０００４】[0004]

【課題を解決するための手段】一方、特開平2−231621
号公報に開示されているように、ディスク装置の性能向
上を図るため、データバッファメモリ、あるいはデータ
キャッシュメモリ（以下、データバッファメモリを含め
てキャッシュと呼ぶ）がディスク装置に設けられてい
る。ディスク装置に設けられるキャッシュは、通常、複
数トラック分の容量を持つので、トレースデータを格納
するのに必要なメモリ容量に比べて十分大きい。そこ
で、本発明では、物理的に同一メモリをアドレス空間で
キャッシュメモリ領域とトレースメモリ領域に分割して
使用するようにした。そして、キャッシュメモリ領域と
トレースメモリ領域の境界を可変とし、上位制御装置か
ら指定できるようにした。[Means for Solving the Problems] On the other hand, JP-A-2-231621
As disclosed in the publication, in order to improve the performance of the disk device, a data buffer memory or a data cache memory (hereinafter, the data buffer memory is also referred to as a cache) is provided in the disk device. Since the cache provided in the disk device usually has a capacity for a plurality of tracks, it is sufficiently larger than the memory capacity required to store the trace data. Therefore, in the present invention, the physically same memory is divided into the cache memory area and the trace memory area in the address space and used. Then, the boundary between the cache memory area and the trace memory area is made variable so that it can be specified by the host controller.

【０００５】[0005]

【作用】物理的に同一メモリをキャッシュメモリとトレ
ースメモリで共有して使用するので、トレースデータ格
納用の専用メモリが不要になるため、少ない量のハード
ウェアでトレース装置が実現できる。また必要に応じて
十分のトレースデータ格納領域を確保できるので、精度
の高いトレース、あるいは、長時間のトレースの実現が
容易となる。Since the same memory is physically shared by the cache memory and the trace memory, a dedicated memory for storing trace data is not required, so that the trace device can be realized with a small amount of hardware. Moreover, since a sufficient trace data storage area can be secured as necessary, it is easy to realize a highly accurate trace or a long-time trace.

【０００６】[0006]

【実施例】図１に本発明によるディスクトレース装置の
一実施例を示す。図１において、１−１，１−ｎは本発
明によるディスクトレース装置を含んで成るディスク装
置、２はディスク装置１−１，１−ｎをパス１００を介
して制御する上位制御装置、５は物理的に同一メモリで
あり、アドレス空間によりキャッシュメモリ領域とトレ
ースメモリ領域に分割して使用されるキャッシュ／トレ
ースメモリ、６はメモリ５にキャッシュ領域のアドレス
を与えるためのキャッシュアドレス制御回路、７はメモ
リ５にトレースデータアドレスを与えるためのトレース
アドレス制御回路、９はトレースデータに時間情報を付
加するためのタイマ、１０はトレース領域に書き込むデ
ータを一時蓄えるためのトレースデータバッファ、１２
はデータを書き込んで蓄えるディスクである。１００は
上位制御装置２とディスク装置１−１，１−ｎを接続
し、上位装置２がディスク装置１−１，１−ｎを制御
し、かつ、上位制御装置２とディスク装置１−１，１−
ｎとの間でデータの授受を行うためのパス、４は上位装
置２からの制御コマンドをインタフェース回路３を介し
て受取り、ディスク１２，メモリ５を制御するためのデ
ィスク制御回路である。FIG. 1 shows an embodiment of a disk trace device according to the present invention. In FIG. 1, reference numerals 1-1 and 1-n are disk devices including a disk trace device according to the present invention, 2 is a host controller for controlling the disk devices 1-1 and 1-n via a path 100, and 5 is a host controller. A cache / trace memory which is physically the same memory and is used by being divided into a cache memory area and a trace memory area according to an address space, 6 is a cache address control circuit for giving an address of the cache area to the memory 5, and 7 is A trace address control circuit for giving a trace data address to the memory 5, 9 a timer for adding time information to the trace data, 10 a trace data buffer for temporarily storing data to be written in the trace area, 12
Is a disk for writing and storing data. Reference numeral 100 connects the host controller 2 and the disk devices 1-1, 1-n, the host device 2 controls the disk devices 1-1, 1-n, and the host controller 2 and the disk devices 1-1, 1-
A path 4 for transmitting and receiving data to and from n is a disk control circuit for receiving a control command from the host device 2 through the interface circuit 3 and controlling the disk 12 and the memory 5.

【０００７】図２は図１におけるメモリ５の構成を示す
図である。図２において、０番地からｍ−１番地までが
キャッシュ領域に、ｍ番地からｎ−１番地までがトレー
スメモリ領域に割り付けられており、７０はその境界を
示す。FIG. 2 is a diagram showing the configuration of the memory 5 in FIG. In FIG. 2, addresses 0 to m-1 are allocated to the cache area, and addresses m to n-1 are allocated to the trace memory area, and 70 indicates the boundary.

【０００８】図３は、図１におけるキャッシュアドレス
制御回路６の内部構成を示す図である。図３において２
１はキャッシュメモリ領域へのライトアドレスを発生す
るためのカウンタ、２２はキャッシュメモリ領域へのリ
ードアドレスを発生するためのカウンタ、７１，７３は
それぞれカウンタ２１，カウンタ２２へ初期値をセット
するためのロードパルス、７２，７４はそれぞれカウン
タ２１，カウンタ２２のカウントアップパルスであり、
７１〜７４はディスク制御回路４により制御される。ま
た、セレクタ２３はディスク制御回路４からのセレクト
信号７５により、キャッシュメモリライト時はライトア
ドレスカウンタ２１の出力を、キャッシュメモリリード
時はリードアドレスカウンタ２２の出力をセレクトして
出力する。FIG. 3 is a diagram showing an internal configuration of the cache address control circuit 6 in FIG. 2 in FIG.
1 is a counter for generating a write address to the cache memory area, 22 is a counter for generating a read address to the cache memory area, 71 and 73 are for setting initial values to the counter 21 and the counter 22, respectively. Load pulses, 72 and 74 are count-up pulses of the counter 21 and the counter 22, respectively,
71 to 74 are controlled by the disk control circuit 4. Further, the selector 23 selects and outputs the output of the write address counter 21 at the time of cache memory write and the output of the read address counter 22 at the time of cache memory read by the select signal 75 from the disk control circuit 4.

【０００９】図４は図１におけるトレースメモリアドレ
ス制御回路７の内部構成を示す図である。図４におい
て、トレースメモリ先頭アドレスレジスタ２５には通常
トレースメモリ領域の先頭アドレスｍが設定される。２
６はトレースメモリのアドレスを発生するためのアドレ
スカウンタであり、そのロードパルス７７，カウントア
ップパルス７８はディスク制御回路４によって制御され
る。また、カウンタ２６が最大値となったとき最大値信
号７６がハイレベルとなり、カウントアップパルス７８
によりトレースメモリアドレスレジスタ２５の出力をカ
ウンタ２６にロードする。FIG. 4 is a diagram showing an internal configuration of the trace memory address control circuit 7 in FIG. In FIG. 4, the start address m of the normal trace memory area is set in the trace memory start address register 25. Two
Reference numeral 6 is an address counter for generating an address of the trace memory, and its load pulse 77 and count-up pulse 78 are controlled by the disk control circuit 4. When the counter 26 reaches the maximum value, the maximum value signal 76 becomes high level, and the count-up pulse 78
The output of the trace memory address register 25 is loaded into the counter 26.

【００１０】図５は図４に示す回路の以上の動作を説明
するタイミングチャート、図６は上位制御装置２からの
制御のシーケンスを示す図、図７はメモリ５へのアクセ
スの一例を示す図である。FIG. 5 is a timing chart for explaining the above operation of the circuit shown in FIG. 4, FIG. 6 is a diagram showing a control sequence from the host controller 2, and FIG. 7 is a diagram showing an example of access to the memory 5. Is.

【００１１】以下、図１〜図６を用いて、図１に示した
本発明によるディスクトレース装置を含んだディスク装
置の動作を説明する。The operation of the disk device including the disk trace device according to the present invention shown in FIG. 1 will be described below with reference to FIGS.

【００１２】まず、図６の２００に示すように、トレー
ス装置を起動する前にトレース装置を初期化する。図４
におけるトレースメモリアドレスレジスタ２５にトレー
スメモリ先頭アドレスｍを設定することにより境界アド
レスをセットし、次にトレースすべき信号を選択する。
これは、ディスク制御回路４にトレースすべき信号、例
えば、ディスク制御回路４が上位制御装置２から受け取
るコマンド，返すステータス、あるいは重要制御信号な
どを指示することにより行う。また、トレースデータに
時間情報を付加するために、タイマ９を初期化する。タ
イマの値は、トレースデータのサンプリング時の時間デ
ータとして、トレースデータと一緒にトレースメモリ５
に書き込まれる。さらに、トレース条件、すなわち、ト
リガ信号，トレース終了条件，サンプリングタイミング
等が与えられる。First, as shown at 200 in FIG. 6, the trace device is initialized before the trace device is started. Figure 4
The boundary address is set by setting the trace memory start address m in the trace memory address register 25 in (1), and the signal to be traced next is selected.
This is done by giving an instruction to the disk control circuit 4 to be traced, for example, a command that the disk control circuit 4 receives from the host controller 2, a status to be returned, or an important control signal. Also, the timer 9 is initialized to add time information to the trace data. The timer value is used as the time data at the time of sampling the trace data together with the trace data.
Written in. Furthermore, the trace condition, that is, the trigger signal, the trace end condition, the sampling timing, etc. are given.

【００１３】トレース装置の初期化が終了すると、トレ
ース装置を起動する２０１。メモリ５へのアクセスは、
図７に示すようにキャッシュメモリ領域へのアクセスと
トレースメモリ領域へのアクセスが時分割で行われる。
図７は一例として、ディスク１２からデータを読み出し
てキャッシュメモリ５へ格納しながら、別のデータをキ
ャッシュメモリ５から読み出して、上位制御装置２へ転
送する場合のトレースを説明する図である。ディスクか
らリードしたデータをキャッシュメモリ５へライトする
サイクルでは、アドレスセレクタ８でディスク制御回路
４からのセレクト信号５６によりキャッシュメモリライ
トアドレスカウンタ２１の出力がセレクトされ、データ
セレクタ１１でディスク制御回路４からのセレクト信号
５７によりディスク１２からのリードデータ５２が選択
され、この状態でディスク制御回路４は、キャッシュメ
モリへのメモリライト信号５８を発行してディスクから
のリードデータをキャッシュメモリへ書き込む。When the initialization of the trace device is completed, the trace device is activated 201. To access the memory 5,
As shown in FIG. 7, access to the cache memory area and access to the trace memory area are performed in a time division manner.
As an example, FIG. 7 is a diagram for explaining a trace when data is read from the disk 12 and stored in the cache memory 5 while another data is read from the cache memory 5 and transferred to the host controller 2. In the cycle of writing the data read from the disk to the cache memory 5, the output of the cache memory write address counter 21 is selected by the address selector 8 by the select signal 56 from the disk control circuit 4, and the data selector 11 outputs from the disk control circuit 4. The read data 52 from the disk 12 is selected by the select signal 57 of 1., and in this state, the disk control circuit 4 issues a memory write signal 58 to the cache memory to write the read data from the disk to the cache memory.

【００１４】次のキャッシュメモリからデータをリード
して上位制御装置に転送するサイクルでは、アドレスセ
レクタ８ではキャッシュメモリリードアドレスカウンタ
２２の出力が選択され、データセレクタ１１ではキャッ
シュメモリから読み出されたデータがＲ／Ｗデータパス
５１を経由して上位制御装置２に転送される。次のトレ
ースデータをトレースメモリに書き込むサイクルでは、
アドレスセレクタ８でトレースアドレス制御回路の出力
６１が選択され、データセレクタ１１ではトレースバッ
ファ１０の出力６５が選択され、ディスク制御回路４か
らのメモリライト信号５８によりトレースメモリに書き
込まれる。トレースメモリ５への書き込みサイクルは、
トレース開始後、トレースデータがサンプリングされる
ごとに挿入される。In the next cycle in which data is read from the cache memory and transferred to the host controller, the output of the cache memory read address counter 22 is selected by the address selector 8 and the data read from the cache memory by the data selector 11. Are transferred to the host controller 2 via the R / W data path 51. In the cycle to write the next trace data to the trace memory,
The output 61 of the trace address control circuit is selected by the address selector 8, the output 65 of the trace buffer 10 is selected by the data selector 11, and is written in the trace memory by the memory write signal 58 from the disk control circuit 4. The write cycle to the trace memory 5 is
It is inserted every time trace data is sampled after the trace is started.

【００１５】トレースが終了すると２０２，上位制御装
置２はパス１００の空きを見つけて２０３，トレース対
象のディスク装置からトレースデータを読み出し２０
４，トレースデータを解析することによりディスク装置
の障害解析，性能評価等を行う２０６。トレースデータ
のトレースメモリ５からの読み出しは、読み出し先頭ア
ドレスをトレースメモリ先頭アドレスレジスタ２５にセ
ットし、図７に示すように、アドレスセレクタ８でトレ
ースアドレス制御回路７の出力６１を選択し、データセ
レクタ１１でトレースメモリからのリードデータを選択
してＲ／Ｗパス５１を経由して上位制御装置２に転送す
る。When the trace is completed 202, the host controller 2 finds a free space in the path 100 203 and reads the trace data from the trace target disk device 20.
4. The analysis of the trace data is carried out 206 to perform a failure analysis and performance evaluation of the disk device. To read the trace data from the trace memory 5, the read head address is set in the trace memory head address register 25, and the output 61 of the trace address control circuit 7 is selected by the address selector 8 as shown in FIG. At 11, the read data from the trace memory is selected and transferred to the host controller 2 via the R / W path 51.

【００１６】なお、図８に示すように、ディスク装置で
は通常一台の上位制御装置２が複数のディスク装置１−
１〜１−ｎを制御する。このような場合、図６に示した
ように、トレースメモリからトレースデータを上位制御
装置２に読み出すのにパス１００の空きを利用すれば２
０３，システムが稼働状態で、システムに影響を与える
ことなく行うことができ、オン中に障害ドライブの障害
解析，メンテナンスが可能となる。It should be noted that, as shown in FIG. 8, in a disk device, usually one host controller 2 is provided with a plurality of disk devices 1-.
1 to 1-n are controlled. In such a case, as shown in FIG. 6, if the free space of the path 100 is used to read the trace data from the trace memory to the higher-level control device 2,
03, it can be performed without affecting the system while the system is operating, and failure analysis and maintenance of the failed drive can be performed while the system is on.

【００１７】[0017]

【発明の効果】本発明によれば、キャッシュメモリを内
蔵するディスク装置において、物理的に同一メモリをキ
ャッシュッメモリ、かつ、トレースメモリとして使用で
きるので、トレース装置を少ないハードウェア量で実現
できる。また、キャッシュメモリとトレースメモリの境
界を可変とし、外部から境界を設定できるようにしたの
で、必要に応じて十分な容量のトレースメモリを設ける
ことができるので高精度、あるいは長時間のトレースが
実現できる。According to the present invention, in a disk device having a built-in cache memory, the physically same memory can be used as a cache memory and a trace memory, so that the trace device can be realized with a small amount of hardware. In addition, the boundary between the cache memory and the trace memory is variable, and the boundary can be set from the outside, so it is possible to provide a sufficient amount of trace memory as needed, so high-accuracy or long-time trace is realized it can.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明によるディスクトレース装置の一実施例
を含んで成るディスク装置のブロック図。FIG. 1 is a block diagram of a disk device including an embodiment of a disk trace device according to the present invention.

【図２】図１におけるメモリ５の説明図。FIG. 2 is an explanatory diagram of a memory 5 in FIG.

【図３】図１におけるキャッシュアドレス制御回路６の
ブロック図。FIG. 3 is a block diagram of a cache address control circuit 6 in FIG.

【図４】図１におけるトレースアドレス制御回路７のブ
ロック図。4 is a block diagram of a trace address control circuit 7 in FIG.

【図５】図４の回路の動作のタイミングチャート。5 is a timing chart of the operation of the circuit of FIG.

【図６】上位制御装置２からのディスク装置の制御シー
ケンスの一例を示すフローチャート。FIG. 6 is a flowchart showing an example of a disk device control sequence from the host controller 2.

【図７】メモリ５へのアクセスの一例を示す説明図。FIG. 7 is an explanatory diagram showing an example of access to the memory 5.

【図８】１台の上位制御装置が複数台のディスク装置を
制御するシステムへのディスクトレース装置の実装を示
すブロック図。FIG. 8 is a block diagram showing implementation of a disk trace device in a system in which one host controller controls a plurality of disk devices.

【符号の説明】[Explanation of symbols]

１…ディスク装置、２…上位制御装置、３…インタフェ
ース回路、４…ディスク制御回路、５…キャッシュ／ト
レースメモリ、６…キャッシュアドレス制御回路、７…
トレースアドレス制御回路、８…アドレスセレクタ、９
…タイマ、１０…トレースデータバッファ、１１…デー
タセレクタ、１２…ディスク、４０…ディスクトレース
装置。1 ... Disk device, 2 ... Host controller, 3 ... Interface circuit, 4 ... Disk control circuit, 5 ... Cache / trace memory, 6 ... Cache address control circuit, 7 ...
Trace address control circuit, 8 ... Address selector, 9
... timer, 10 ... trace data buffer, 11 ... data selector, 12 ... disk, 40 ... disk tracing device.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】ディスクにリードライトするデータを一時
蓄えるためのバッファメモリ、もしくはキャッシュメモ
リと、外部から指定される信号をトレースした結果をメ
モリに蓄える機能を有するトレース装置とを内蔵するデ
ィスク装置において、物理的に同一メモリ上に前記バッ
ファメモリ、もしくは前記キャッシュメモリを割付け、
アドレス空間により前記バッファメモリ、もしくは前記
キャッシュメモリ領域とトレースメモリ領域とを分離，
識別することを特徴とするディスク内蔵トレース装置の
制御方法。1. A disk device incorporating a buffer memory or a cache memory for temporarily storing data to be read / written to / from a disk, and a trace device having a function of storing the result of tracing an externally designated signal in the memory. , Physically allocate the buffer memory or the cache memory on the same memory,
The buffer memory or the cache memory area and the trace memory area are separated by an address space,
A method for controlling a disk built-in trace device characterized by identifying. 【請求項２】請求項１において、前記バッファメモリ領
域、もしくは前記キャッシュメモリ領域と前記トレース
メモリの境界を可変とし、外部から設定としたディスク
装置内蔵トレース装置の制御方法。2. The control method for a trace device with a built-in disk device according to claim 1, wherein a boundary between the buffer memory area or the cache memory area and the trace memory is variable and set externally. 【請求項３】請求項１または２において、前記トレース
装置を内蔵する複数のディスク装置と、前記複数のディ
スクを制御する上位制御装置とからなり、前記ディスク
装置と前記上位制御装置とがパスで接続されるディスク
記憶システムにおいて、前記トレースメモリからのトレ
ースデータの読み出しは、前記パスが前記ディスク装置
の制御、もしくはデータ転送に使用されていないことを
確認してから行うディスク内蔵トレース装置の制御方
法。3. The disk drive according to claim 1 or 2, comprising a plurality of disk devices containing the trace device and a host controller for controlling the plurality of disks, wherein the disk device and the host controller are in a path. In the connected disk storage system, the reading of the trace data from the trace memory is performed after it is confirmed that the path is not used for controlling the disk device or for data transfer. ..