KR900003152B1 - 기판상의 전기회로 형성방법 - Google Patents

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가부시기가이샤 아사히 카가꾸 켄큐쇼
야마히로 이와사
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Abstract

내용 없음.

Description

기판상의 전기회로 형성방법
제 1 내지 11 도는 본 발명의 제 1 실시예를 도시한 것.
제 1 도는 구리 박막 기판의 수직단면도.
제 2 도는 통과홀이 제공된 구리 박막 기판의 수직 단면도.
제 3 도는 촉매처리가 가해진 구리 박막 기판의 수직 단면도.
제 4 도는 세정 및 건조된 구리 박막 기판의 수직단면도.
제 5 도는 식각 방지 저항체가 코팅된 구리 박막 기판의 수직단면도.
제 6 도는 제 1 박막회로를 형성하도록 식각처리가 행하여진 구리 박막 기판의 수직 단면도.
제 7 도는 도금 방지 저항체가 코팅된 구리 박막 기판의 수직단면도.
제 8 도는 전기 전도 구리 페이스트가 코팅된 구리 박막 기판의 수직 단면도.
제 9 도는 화학적 구리 도금이 행하여진 구리 박막 기판의 수직단면도.
제 10 도는 도금 방지 저항체가 코팅된 구리 박막 기판의 수직단면도.
제 11 도는 비전해 구리도금이 통과홀의 내측 주변부에 가하여진 구리 박막 기판의 수직 단면도.
제 12 도 내지 15 도는 본 발명의 제 2 실시예를 도시한 것.
제 12 도는 제 9 도에 도시한 바와 같지만 저항 페이스트가 코팅된 구리 박막 기판의 수직 단면도.
제 13 도는 전기 전도 페이스트가 코팅된 구리 박막 기판의 수직 단면도.
제 14 도는 도금 방지 저항체가 코팅된 구리 박막 기판의 수직단면도.
제 15 도는 통과홀의 내측 주변부에 비전해 구리 도금이 가해진 구리 박막 기판의 수직단면도.
제 16 도 내지 19 도는 본 발명의 제 3 실시예를 도시한 것.
제 16 도는 제 9 도에 도시한 바와 같지만 유전 페이스트가 코팅된 구리 박막 기판의 수직단면도.
제 17 도는 전기 전도 페이스트가 코팅된 구리 박막 기판의 수직 단면도.
제 18 도는 도금 방지 저항체가 코팅된 구리 박막 기판의 수직단면도.
제 19 도는 통과홀의 내측 주변부에 비전해 구리 도금이 가해진 구리 박막 기판의 수직단면도.
제 20 내지 28 도는 본 발명의 제 4 실시예를 도시한 것.
제 20 도는 점착성 기판의 수직 단면도.
제 21 도는 통과홀이 제공된 점착성 기판의 수직단면도.
제 22 도는 촉매처리가 가해진 점착성 기판의 수직단면도.
제 23 도는 도금 방지 저항체가 코팅된 점착성 기판의 수직단면도.
제 24 도는 제 1 박막 회로를 제공화도록 비전해 구리도금이 가해전 점착성 기판의 수직단면도.
제 25 도는 도금 방지 저항체가 코팅된 점착성 기판의 수직단면도.
제 26 도는 전기 전도 구리 페이스트가 코팅된 점착성 기판의 수직단면도.
제 27 도는 화학적 구리 도금이 가해진 점착성 기판의 수직단면도.
제 28 도는 외부 피막이 코팅된 점착성 기판의 수직 단면도.
제 29 내지 31 도는 본 발명의 제 5 실시예를 도시한 것.
제 29 도는 제 27 도에 도시한 바와 같지만 저항 페이스트가 코팅된 점착성 기판의 수직 단면도.
제 30 도는 전기 전도 페이스트가 코팅된 점착성 기판의 수직단면도.
제 31 도는 외부 피막이 코팅된 점착성 기판의 수직단면도.
제 32 내지 34 도는 본 발명의 제 6 실시예를 도시한 것.
제 32 도는 제 27 도에 도시한 바와 같지만 유전 페이스트가 코팅된 점착성 기판의 수직단면도.
제 33 도는 전기 전도 페이스트가 피복된 점착성 기판의 수직단면도.
제 34 도는 외부 피막이 코팅된 점착성 기판의 수직단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 3 : 구리 박막 기판
4, 40 : 통과홀 5, 50 : 금속입자
6, 60 : 도금 방지 저항체 7 : 식각방지저항체
8 : 구리 박막 9, 90 : 전기 전도 구리 페이스트
10, 80, 100 : 구리도금층 12, 22, 32, 120, 320 : 인쇄회로기판
13, 130 : 저항회로 14, 140 : 저항페이스트
15, 19, 150 : 전기전도페이스트 16, 160 : 전기저장회로
18, 180 : 유전페이스트 20 : 접착제
30 : 점착성기판
본 발명은 기판상에 전기 전도 회로를 형성하기 위한 방법에 관한 것으로서, 구체적으로 말하자면 금속 도금에 특히 적합한 신개발된 전기 전도 구리 페이스트(paste)가 저항 페이스트에 의한 저항 회로 또는 유전 페이스트의 전기 저항 회로를 포함하는 다수의 회로박막을 형성하는데 효과적으로 이용되어 완성된 인쇄 회로 기판이 극히 얇게 되도록하는 기판상에 최소한 4개의 회로박막을 형성하기 위한 방법에 관한 것이다.
현재까지는 리이드나 칩형태의 저항 또는 콘덴서를 구리 박막 기판상에 납땜함으로써 구리 박막 기판상에 저항회로 또는 전기 저장 회로를 형성하는 것이 일반적이었다. 따라서, 완성된 제품은 다수의 처리 단계를 필요로하므로 그 결과 저항 또는 콘덴서의 코스트를 포함한 총 크스트가 높은 것 이외에도 부피가 큰 단점이 있었다. 또한, 종래의 방법에 의하면, 인쇄회로 기판의 로우딩밀도(loading density)가 낮고 제품의 무게 및 생산공정을 줄이는 것이 어려웠다. 그리고, 납땜 공정이 필요하기 때문에 종종 리이드의 오배열 및 저항 및 콘덴서의 오삽입이 있었다.
또한, 구리 박막 기판상에 상당히 복잡한 회로를 형성하는 경우에는 회로를 서로에 대해 전기적으로 접속하는 것이 필요하였다. 종래의 기술에 의하면, 기판의 일측상에두개 이상의 박막회로를 형성하는 것이 불가능하였기 때문에 기판의 양측상에서 회로를 전기적으로 접속하는 통과홀(through-hole)이 마련되어 있다. 그러나, 통과홀이 마련된 경우에도 두개 이상의 회로박막, 즉 기판의 일측상에 위치한 것과 타측상에 위치한 다른것을 형성하는 것은 불가능하였다.
따라서, 세라믹 기판의 일측상에 두개 이상의 회로 박막을 형성하는 것이 제안되었다. 예를들어, 하이브리드 IC의 경우, 플라티늄-팔라듐 또는 은-팔라듐과 같은 귀금속의 페이스트를 이용하여 회로 및 단자를 형성하고, 루데늄 산화물의 페이스트를 이용하여 저항을 형성한 다음, 기판을 고온(700℃-1000℃)에서 연소시키는 것이 일반적이었다. 또한, 알루미나 그린 시이트상에 텅스텐(W 페이스트) 및 절연 페이스트를 번갈아 인쇄한 다음 그 알루미나그린 시이트를 약 1600℃의 고온에서 연소시킴으로써 기판의 일측상에 두개 이상의 회로 박막을 형성하는 것이 제안되었다. 그러나, 이러한 고온 연소처리를 요하는 방법에 의하면, 사용될 회로 구조체의 성분이 제한되고 필요한 장비의 가격이 비싸게 된다. 따라서, 그 방법들은 일반적으로 전자장치와 결합하여 사용될 인쇄회로기판을 생산하는데에 적합치 못했다.
따라서, 저온에서 처리될 수 있는 중합체 기판의 일측상에 두개이상의 회로 박막을 형성하는 방법을 산업적으로 이룩하는 것이 바람직하다. 이 경우에, 고 전기 전도도의 특성을 가지고 특히 금속 도금 그중에서도 특히 구리도금에 적합하며 또한 낮은 코스트로 얻어질 수 있는 전기 전도성 구리 페이스트를 개발하는 것이 필요하게 되었다. 그러나, 페이스트내의 구리 입자가 약 150℃의 온도에서 경화되도록 가열될때 쉽게 산화되고 페이스트가 고 전기 저항을 가지며 납땜 특성을 저감시키게 되므로 실용상 전기 전도 페이스트를 사용하는 것은 곤란하였다. 일반적으로 종래의 전기 전도 구리 페이스트는 은과 같은 귀금속에 비해 페이스트를 경화하기 위한 열로써 쉽게 산화된다. 그 페이스트내의 구리 분말의 산화는 전기 저항을 증가시키고 납땜 특성을 저감시킨다. 이러한 결함은 종래의 전기 전도 페이스트로 하여금 실용적으로 쓸모없게 만든다. 또한, 노출된 구리분말이 결합제(binder), 즉 차후의 금속도금을 위한 다수의 핵으로서 작용할 수 있도록 수지 페이스트로부터 구리 분말을 노출시키기 위하여 촉매에 의하여 경화된 전기 전도 구리 페이스트의 표면을 활성화하는 것이 필요하다. 따라서, 종래의 전기 전도 페이스트는 다수의 처리 단계를 필요로 하였다.
일본국 실용신안 출원 제 50-932 호(공고번호 제 55-42460 호)는 폴리부타디엔이란 고유전율의 저항체가 유전피막으로 사용되고, 예를들어 페놀수지 20%, 구리분말 63% 및 용매 17%로된 점착성 페이스트가 설계회로를 형성하는데 사용되며, 그 점착성 페이스트는 비전해 도금에 의해 20μm까지 두꺼워지며, 이어서 도금된 점착성 페이스트는 기판의 일측상에 두개 이상의 층으로된 전기 전도 회로를 형성하도록 구리로써 코팅되는 특정의 방법이 개시되어 있다. 그러나, 이러한 특정의 방법은 결코 산업적으로 실용화되지 못했다.
본 출원인은 상기한 종래 기술의 결함을 없애기 위해 여러해동안 새로운 전기 전도 구리 페이스트를 연구해온 결과 산업적으로 실용화 될 수 있는 신규의 전기 전도 구리 페이스트를 얻어내는데 성공하였다. 이러한 새로 개발된 전기 전도 구리 페이스트로는 아사히 화학연구소에서 제조된 전기 전도 구리 페이스트 ACP-020, ACP-030 및 ACP-007P를 들 수있다. 전기 전도 구리 페이스트 ACP-020은 실질적으로 80중량%의 구리분말 및 20중량%의 인공수지로 구성되는데, 전기 전도도 면에서는 극히 우수하지만 납땜 특성면에서는 다소 저하된다. 전기 전도 구리 페이스트 ACP-030은 실질적으로 85중량%의 구리분말 및 15중량%의 인공수지로 구성되는데, 전기 전도도 면에서는 ACP-020보다 다소 낮지만 납땜 특성은 우수하다. 마지막으로, 전기 전도 구리 페이스트 ACP-007P는 ACP-030의 개량품으로서 촉매를 사용하지 않는 구리 화학도금과 같은 금속도금에 이용된다. 즉, 이 구리 페이스트는 금속도금 특성이 극히 우수하다.
본 발명은 종래 기술의 결함 및 단점을 제공하기 위한 것이다. 따라서, 본 발명의 제 1 목적은 특별히 우수한 금속도금 특성을 가진 신개발된 전기 전도 구리 페이스트를 구리 박막 기판의 일측상의 둘 이상의 박막으로된 전기 전도 회로를 형성하는데, 즉 먼저 기판의 구리 박막상에 제 1 박막 회로를 형성한 다음 제 1 박막 회로상에 형성될 제 2 층 회로에 접속되어질 제 1 박막회로의 부분상에 우수한 금속 도금 특성을 가진 상기한 전기 구리 페이스트를 코팅한 연후에 그것을 경화시키도록 전기 전도 구리 페이스트를 가열하고 그후 구리 페이스트의 전기 전도도를 구리 박막의 전기 전도도까지 상승시키도록 금속도금을 코팅된 전기 전도 구리 페이스트상에 가함으로써 제 1 층 회로상에 제 2 박막 회로를 형성하는데에 효과적으로 사용하는 것이다.
이와같은 방법에서는, 적어도 두개의 박막으로된 회로가 구리 박막 기판의 일측상에 형성되고 그에따라 적어도 4개의 박막으로된 회로가 기판의 양측상에 형성되어, 통과홀에 의해 서로 전기적으로 접속될 수 있다. 따라서, 완성된 제품은 종래의 제품을 생산하는데 필요한 비용이 거의 절반으로 제공될 수 있다.
본 발명의 제 2 목적은 각 측상에 저항회로를 포함하는 구리 박막 기판의 양측상에 적어도 4개의 박막으로된 회로를 제공하는 것인바, 여기서 소정의 전기 저항값을 가진 저항 페이스트는 기판의 양측상의 도금 방지 저항체상에 코팅된 다음 경화되게끔 가열되고, 이어서 전기 전도 페이스트는 저항 페이스트의 양측상에 위치한 제 1 박막으로된 적어도 두개의 회로 또는 저항 페이스트의 일측상에 위치한 제 2 박막으로된 회로를 저항 페이스트에 전기적으로 접속시키게끔 기판의 양측상에 코팅되며, 그다음 전기 전도 페이스트는 경화되도록 가열됨으로써 기판의 각 측상에 저항 회로를 형성한다. 그리고 활성화처리는 통과홀의 내측 주변에 대하여 수행되고 이어서 비전해 구리도금이 기판의 양측상에 제 1 박막 회로들을 전기 접속하도록 구리 도금층을 제공하기 위하여 통과홀의 내측 주변상에서 수행된다. 따라서, 적어도 4개의 박막으로된 회로가 저항회로로를 포함하는 기판의 양측상에 형성된다. 이 경우에는, 저항소자를 기판에 삽입하거나 저항 소자를 기판에 부착 및 납땜하는 공정이 필요치않다. 따라서, 극히 얇은 저항회로가 얻어지게 된다.
본 발명의 제 3의 목적은 전기 저장 회로를 포함하는 구리 박막 기판의 양측상에 적어도 4개의 박막으로된 회로를 형성하는 것인바, 여기서는 전기 저장 특성을 가진 유전 페이스트가 기판의 각 측상에 위치한 제 1 또는 제 2 박막으로된 회로의 부분상에 코팅된다음 경화되도록 가열되며, 이어서 전기 전도 페이스트는 기판의 각 측상의 제 1 또는 제 2 박막으로된 또 다른 회로를 유전 페이스트에 전기 접속하게끔 기판의 양측상에 코팅되며, 그다음 전기 전도 페이스트는 경화되도록 가열되어 기판의 각 측상에 전기 저장 회로를 형성하게 된다. 그리고, 활성화 처리가 통과홀의 내측 주변에 대하여 수행되고 이어서 비전해 구리도금이 기판의 양측상에 제 1 박막 회로를 전기 접속하게끔 구리 도금층을 제공하기 위하여 통과홀의 내측주변부상에서 수행된다. 따라서, 적어도 4개의 박막으로된 회로가 기판의 각 측상에 전기 저장회로를 포함하는 기판의 양측상에 형성된다. 이 경우에는, 콘덴서를 기판에 삽입하거나 콘덴서를 기판에 부착 및 납땜하는 공정이 필요치 않다. 따라서, 극히 얇은 전기저장회로가 얻어질 수 있게 된다.
본 발명의 제 4의 목적은 저항회로를 포함한 양측상에 형성된 적어도 4개의 박막으로된 회로들을 가지거나 혹은 각 측상에 전기저장회로를 가지는 신뢰성있는 인쇄회로기판을 제공하는 것인바, 그 인쇄회로 기판은 높은 로우딩 밀도를 갖고 또한 중량이 감소되며, 저항 소자 또는 콘덴서의 오삽입이나 리이드의 오정렬이 없이 극히 간소화된 공정에 의해 생산된다.
개략적으로 말하여, 본 발명은 다음의 단계를 포함한다.
a) 구리 박막 기판을 제공하도록 상기 기판의 양측상에 구리 박막을 부착하는 단계, b) 상기 구리 박막 기판의 두께 전체를 따라 연장하는 통과홀을 제공하도록 상기 구리 박막 기판을 제공하는 단계, c) 상기 구리 박막 기판의 촉매 처리를 수행하는 단계, d) 상기 구리 박막 기판을 세정하는 단계, e) 상기 구리 박막 기판의 각 측상의 상기 통과홀 주위에 형성된 회로를 포함하는 복수의 제 1 박막 회로를 기판상에 형성하도록 상기 구리 박막 기판의 양측을 식각하는 단계, f) 상기 제 1 박막 회로를 제외하고 상기 구리 박막 기판의 양측상에 도금 방지 저항체를 코팅하는 단계, g) 상기 도금 방지 저항체를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, h) 상기 구리 박막 기판의 각 측상의 적어도 두개의 제 1 박막 회로를 전기적으로 접속하게끔 상기 구리 박막 기판의 양측상에 전기 전도 구리 페이스트를 코팅하는 단계, i) 상기 전기 전도 구리 페이스트를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, j) 상기 박막 기판에 대한 예비도금 처리를 행하는 단계, k) 상기 구리 박막 기판의 각 측상에 제 2 박막회로를 제공하도록 상기 구리 박막 기판의 상기 전기 전도 페이스트의 표면상에 전기 구리 도금을 수행하는 단계, l) 상기 통과홀 주위에 형성된 상기 제 1 박막 회로의 부분을 제외하고 상기 구리 박막 기판의 양 측상에 상기 도금 방지 저항체를 코팅하는 단계, m) 상기 도금 방지 저항체를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, n) 상기 통과홀의 내측 주변부에 대한 활성화 처리를 행하는 단계, o) 상기 구리 박막 기판의 양 측상의 상기 제 1 박막 회로를 전기 접속하도록 구리 도금층을 제공하기 위하여 상기 통과홀의 상기 내측 주변에 대한 비전해 구리 도금을 행하는 단계.
본 발명의 또 다른 특징에 의하면 다음의 단계를 포함한다.
a) 구리 박막 기판을 제공하도록 상기 기판의 양측상에 구리 박막을 부착하는 단계, b) 상기 구리 박막 기판의 두께 전체를 통해 연장되는 통과홀을 제공하도록 상기 구리 박막 기판을 처리하는 단계, c) 상기 구리 박막 기판의 촉매 처리를 행하는 단계, d) 상기 구리 박막 기판을 세정하는 단계, e) 상기 구리 박막 기판의 각 측상의 상기 통과홀 주위에 형성된 회로를 포함하는 복수의 제 1 박막 회로를 기판상에 형성하도록 상기 구리 박막 기판의 양측을 식각하는 단계, f) 상기 제 1 박막 회로를 제외하고 상기 구리 박막 기판의 양측상에 도금 방지 저항체를 코팅하는 단계, g) 상기 도금 방지 저항체를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, h) 상기 구리 박막 기판의 각 측상의 적어도 두개의 제 1 박막회로를 전기 접속하게끔 상기 구리 박막 기판의 양측상에 전기 전도 페이스트를 코팅하는 단계, i) 상기 전기 전도 구리 페이스트를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, j) 상기 구리 박막 기판에 대한 예비 도금 처리를 행하는 단계, k) 상기 구리 박막 기판의 각 측상에 제 2 박막회로를 제공하도록 상기 구리 박막 기판의 상기 전기 전도 구리 페이스트의 표면상에 화학적으로 구리 도금을 행하는 단계, l) 상기 구리 박막 기판의 양측상에 소정의 전기 저항값을 갖는 상기 도금 방지 저항체상에 저항 페이스트를 코팅하는 단계, m) 상기 저항 페이스트를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, n) 상기 저항 페이스트의 양측상에 위치한 적어도 두개의 상기 제 1 박막회로 또는 상기 구리 박막 기판의 각 측상의 상기 저항 페이스트의 일측상에 위치한 상기 제 2 박막회로를 상기 저항 페이스트에 전기 접속하게끔 상기 구리 박막 기판의 양측상에 전기 전도 페이스트를 코팅하는 단계, o) 상기 구리 박막 기판의 각 측상에 저항 회로를 형성하기 위하여 상기 전기 전도 페이스트를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, p) 상기 통과홀 주위에 형성된 상기 제 1 박막 회로의 부분을 제외하고 상기 구리 박막 기판의 양측상에 상기 도금 방지 저항체를 코팅하는 단계, q) 상기 도금 방지 저항체를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, r) 상기 통과홀의 내측 주변부에 대한 활성화 처리를 행하는 단계, s) 상기 구리 박막 기판의 양측상의 제 1 박막 회로들을 전기 접속하도록 구리도금층을 제공하기 위하여 상기 통과홀의 내측 주변부상에 비전해 구리도금을 행하는 단계.
본 발명의 또 다른 특징에 의하면 다음의 단계를 포함한다.
a) 구리 박막 기판을 제공하도록 상기 기판의 양측상에 구리 박막을 부착하는 단계, b) 상기 구리 박막 기판의 두께 전체를 따라 연장되는 통과홀을 제공하도록 상기 구리 박막 기판을 처리하는 단계, c) 상기 구리 박막 기판의 촉매 처리를 행하는 단계, d) 상기 구리 박막 기판을 세정하는 단계, e) 상기 구리 박막 기판의 각 측상의 상기 통과홀 주위에 형성된 회로를 포함하는 복수의 제 1 박막회로를 기판위에 형성하도록 상기 구리 박막 기판의 양측을 식각하는 단계, f) 상기 제 1 박막회로를 제외하고 상기 구리 박막 기판의 양측상에 도금 방지 저항체를 코팅하는 단계, g) 상기 도금 방지 저항체를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, h) 상기 구리 박막 기판의 각 측상의 적어도 두개의 제 1 박막 회로를 전기 접속하게끔 상기 구리 박막 기판의 양측상에 전기 전도 구리 페이스트를 코팅하는 단계, i) 상기 전기 전도 구리 페이스트를 경화시키도록 상기 구리 박막기판을 가열하는 단계, j) 상기 구리 박막 기판에 대한 예비 도금 처리를 행하는 단계, k) 상기 구리 박막 기판의 각 측상에 제 2 박막 회로를 제공하도록 상기 구리 박막 기판의 상기 전기 전도 구리 페이스트의 표면상에 화학적 구리 도금을 행하는 단계, l) 상기 구리 박막 기판의 각 측상의 상기 제 1 박막회로 또는 제 2 박막회로중 하나의 일부상에 전기 저장 특성을 가진 유전 페이스트를 코팅하는 단계, m) 상기 유전 페이스트를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, n) 인접하여 위치한 상기 제 1 박막회로 또는 상기 구리 박막기판의 각 측상의 상기 제 2 박막회로중 하나를 상기 유전페이스트에 전기 접속하게끔 상기 구리 박막 기판의 양측상에 전기 전도 페이스트를 코팅하는 단계, o) 상기 구리 박막 기판의 각 측상에 전기 저장 회로를 형성하게끔 상기 전기 전도 페이스트를 경화시키도록 상기 구리 박막기판을 가열하는 단계, p) 상기 통과홀 주위에 형성된 상기 제 1 박막회로의 부분을 제외하고 상기 구리 박막 기판의 양측상에 상기 도금 방지 저항체를 코팅하는 단계, q) 상기 도금 방지 저항체를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, r) 상기 통과홀의 내측 주변부에 대한 활성화를 처리를 행하는 단계, s) 상기 구리 박막 기판의 양측상의 상기 제 1 박막회로를 전기 접속하게끔 구리도금층을 제공하도록 상기 통과홀의 상기 내측 주변부상에 비전해 구리 도금을 행하는 단계.
본 발명의 또 다른 특징에 의하면 다음의 단계를 포함한다.
a) 점착성 기판을 제공하도록 상기 기판의 양측상에 접착제를 가하는 단계, b) 상기 기판의 두께 전체를 따라 연장되는 통과홀을 제공하도록 상기 점착성 기판을 처리하는 단계, c) 상기 기판의 촉매처리를 행하는 단계, d) 상기 기판의 양측상의 소정의 부분상에 도금 방지 저항체를 코팅하는 단계, e) 상기 도금 방지 저항체를 경화시키도록 상기 기판을 가열하는 단계, f) 상기 기판의 양측상에 서로 전기 접속되는 복수의 제 1 박막회로의 형성시 구리 도금층을 제공하도록 상기 기판 양측 및 상기 통과홀의 내측 주변부상에 도금 방지 저항체가 코팅되지 않은 부분상에 비전해 구리 도금을 행하는 단계, g) 상기 도금 방지 저항체가 코팅되었던 부분 또는 상기 기판의 양측상의 상기 제 1 박막회로의 부분상에 상기 도금 방지 저항체를 코팅하는 단계, h) 상기 도금 방지 저항체를 경화시키도록 상기 기판을 가열하는 단계, i) 상기 도금 방지 저항체가 반복적으로 코팅된 상기 부분상에 전기 전도 구리 페이스트를 코팅하는 단계, j) 상기 전기 전도 구리 페이스트를 경화시키도록 상기 기판을 가열하는 단계, k) 상기 기판의 예비도금 처리를 행하는 단계, l) 상기 기판의 양측상에 복수 제 2 박막회로를 제공하도록 상기 전기 전도 구리 페이스트의 표면상에 화학적 구리 도금을 행하는 단계.
본 발명의 또 다른 특징에 의하면 다음의 단계를 포함한다.
a) 점착성 기판을 제공하도록 상기 기판의 양측상에 접착제를 가하는 단계, b) 상기 기판의 두께 전체를 따라 연장되는 통과홀을 제공하도록 상기 점착성 기판을 처리하는 단계, c) 상기 기판의 촉매처리를 행하는 단계, d) 상기 기판의 양측상의 소정의 부분상에 도금 방지 저항체를 코팅하는 단계, e) 상기 도금 방지 저항체를 경화시키도록 상기 기판을 가열하는 단계, f) 상기 기판의 양측상에서 서로에 대해 전기적으로 접속되는 복수의 제 1 박막 회로의 형성시 구리 도금층을 제공하도록 도금 방지 저항체가 상기 기판의 양측 또는 상기 통과홀의 내측 주변부상에 코팅되지 않은 부분에 대하여 비전해 구리 도금을 행하는 단계, g) 상기 도금 방지 저항체가 코팅된 부분 또는 상기 기판의 양측상의 상기 제 1 박막회로의 부분상에 상기 도금 방지 저항체를 코팅하는 단계, h) 상기 도금 방지 저항체를 경화시키도록 상기 기판을 가열하는 단계, i) 상기 도금 방지 저항체가 반복적으로 코팅된 상기 부분상에 전기 전도 구리 페이스트를 코팅하는 단계, j) 상기 전기 전도 구리 페이스트를 경화시키도록 상기 기판을 가열하는 단계, k) 상기 기판의 예비 도금 처리를 행하는 단계, l) 상기 기판의 양측상에 복수의 제 2 박막회로를 제공하도록 상기 전기 전도 구리 페이스트의 표면상에 화학적 구리 도금을 행하는 단계, m) 상기 기판의 각 측상에 상기 도금 방지 저항체가 코팅된 부분들중 적어도 하나상에 소정의 전기 저항값을 가진 저항 페이스트를 코팅하는 단계, n) 상기 저항 페이스트를 경화시키도록 상기 기판을 가열하는 단계, o) 상기 기판의 각 측상의 상기 저항 페이스트의 양측에 위치한 제 1 또는 제 2 박막회로를 상기 저항 페이스트에 전기적으로 접속하게끔 상기 기판의 양측상에 전기 전도 페이스트를 코팅하는 단계, p) 상기 기판의 각 측상에 저항 회로를 형성하게끔 상기 전기 전도 페이스트를 경화시키도록 상기 기판을 가열하는 단계.
본 발명에 또다른 특징에 의하면 다음의 단계를 포함한다.
a) 점착성 기판을 제공하도록 상기 기판의 양측상에 접착제를 가하는 단계, b) 상기 기판의 두께 전체를 따라 연장되는 통과홀을 제공하도록 상기 점착성 기판을 처리하는 단계, c) 상기 기판의 촉매 처리를 행하는 단계, d) 상기 기판의 양측상의 소정의 부분상에 도금 방지 저항체를 코팅하는 단계, e) 상기 도금 방지 저항체를 경화시키도록 상기 기판을 가열하는 단계, f) 상기 기판의 양측상에서 서로에 대해 전기적으로 접속되는 복수의 제 1 회로의 형성시 구리 도금층을 제공하도록 상기 기판의 양측 및 상기 통과홀의 내측 주변부 상에서 도금 방지 저항체가 코팅되지 않은 부분에 대한 비전해 구리 도금을 행하는 단계, g) 상기 도금 방지 저항체가 코팅되지 않은 부분 또는 상기 기판의 양측상의 상기 제 1 박막 회로의 부분상에 상기 도금 방지 저항체를 코팅하는 단계, h) 상기 도금 방지 저항체를 경화시키도록 상기 기판을 가열하는 단계, i) 상기 도금 방지 저항체가 반복적으로 코팅되는 상기 부분상에 전기 전도 구리 페이스트를 코팅하는 단계, j) 상기 전기 전도 구리 페이스트를 경화시키도록 상기 기판을 가열하는 단계, k) 상기 기판의 예비도금 처리를 행하는 단계, l) 상기 기판의 양측상에 복수의 제 2 박막회로를 제공하도록 상기 전기 전도 구리 페이스트의 표면상에 화학적 구리 도금을 행하는 단계, m) 상기 기판의 각 측상의 상기 제 1 또는 제 2 박막 회로중 일부상에 전기 저장 특성을 가진 유전 페이스트를 코팅하는 단계, n) 상기 유전 페이스트를 경화시키도록 상기 기판을 가열하는 단계, o) 상기 유전 페이스트에 인접하여 위치한 적어도 하나의 상기 제 1 또는 제 2 박막 회로를 상기 유전 페이스트에 전기 접속하게끔 상기 기판의 양측에 전기 전도 페이스트를 코팅하는 단계, p) 상기 기판의 각 측상에 전기 저장 회로를 형성하게끔 상기 전기 전도 페이스트를 경화시키도록 상기 기판을 가열하는 단계.
본 발명의 다른 특징 및 장점은 첨부도면을 참조로한 실시예들의 다음의 설명으로부터 보다 명백해질 것이다.
제 1 내지 11 도를 참조하면, 중합체 기판(1)은 베이스측에 구리 박막(8)이 부착되어, 제 1 도에 도시한 바와같이 구리 박막 기판(3)으로 형성된다. 이어서 구리 박막 기판은 제 2 도에 수직 방향으로 연장되는 통과홀을 갖도록 처리된다. 그다음 구리 박막 기판은 그것의 양측 및 제 3 도에 도시한 바와같이 통과홀(4)의 내측 주변부(4a) 상에 점선으로 표시한 바와같은 금속입자(5)가 제공되게끔 촉매로써 처리된다.
구리 박막 기판(3)의 촉매 처리는 염화 파라듐(PdCl2) 및 염화주석(SnCl2)의 촉매 또는 파라듐만의 알칼리 촉매 용액으로 행하여진 다음, 파라듐 금속 입자(5)는 상술한 바와같이 구리 박막 기판(3)의 표면상에 부착된다.
금속 입자(5)는 차후의 비전해 구리 도금시 그 주위의 구리를 노출시키도록 핵으로서 사용된다. 파라듐과 구리 양자는 모두 금속이고 두개의 물질 사이에 표면을 제공하는데에 거의 에너지가 필요치 않고 실질적으로 동일한 주기의 원자 배열을 가지므로(양자는 면심 입방 격자이고 격자 상수는 각각 대략 3.8898Å 및 3.6150Å 이다), 구리는 비전해 구리 도금시 콜로이드 파라듐상에 점진적으로 노출되어 구리 도금이 금속입자(5)상에 가해질 수 있다.
이하 본 명세서에 있어서, 촉매 처리가 행하여진 후 화학적 구리 도금을 행하는 방법은 "비전해 구리 도금"이라 불리우고 촉매 처리를 행하지 않고 전기 전도 구리 페이스트상에 화학적 구리 도금을 행하는 방법은 "화학적 구리 도금"이라 불리운다는 것에 유의하여야 한다.
촉매 처리가 완료된후, 구리 박막 기판(3)은 제 4 도에 도시된 바와같이 세정된 다음 건조된다. 따라서, 금속 입자(5)는 통과홀(4)의 내측 주변부(4a)에 부착된 금속 입자를 제외하고는 구리 박막기판(3)으로부터 제거된다. 식각 방지 저항체(7)는 제 5 도에 도시한 바와같이 제 1 박막으로된 전기 전도 회로 C1이 형성되지 않도록 남아있는 소정의 부분(3a)을 제외하고 구리 박막기판(3)의 양측상에 코팅된다. 이어서, 구리 박막기판(3)은 제 6 도에 도시한 바와같이 구리 박막(8)에 의해서 제 1 박막으로된 복수의 전기 전도회로 C1을 그 기판의 양측상에 형성하도록 식각 처리된다. 이 경우에, 제 1 박막으로된 회로 C1중 하나는 구리 박막기판(3)의 각측상의 통과홀(4)의 주위에 형성되도록 설계된다.
이어서, 도금 방지 저항체(6)는 제 7 도에 도시한 바와같이 제 1 박막의 회로 C1이 형성되지 않은 구리 박막기판(3)의 부분(3a)상에 코팅되는데, 이 저항체(6)는 예컨대 아사히 화학 연구소에 의해 개발된 도금 방지 저항체 CR-2001이다. 그다음, 구리 박막기판(3)은 경화를 위해 예컨대 약 30분 동안 150℃의 온도로 가열된다. 이어서, 제 8 도에 도시한 바와같이 전기 전도 구리 페이스트(9), 예컨대 아사히 화학 연구소에 의해 개발된 전기 전도 구리 페이스트 ACP-1179는 적어도 두개의 전기 전도 회로 C1이 기판(3)의 양측상에서 서로 전기적으로 접속되게끔 스크린 프린팅(screen printing)에 의해 구리 박막기판(3)의 양측상에 코팅되며, 이어서 구리 박막기판(3)이 경화를 위해 30 내지 60분동안 150℃의 온도로 가열된다.
다음에, 구리 박막기판(3)은 예비 도금 처리로 처리된다. 즉, 기판(3)은 예컨대 4-5중량%의 가성 소오다(NaOH)수용액으로 수분동안 세정된 다음 5-10중량%의 염산(HCl)수용액에 의해 수분동안 표면 처리된다. 이러한 표면 처리로써, 다수의 구리 입자가 다음의 구리 도금 공정에서 핵으로 사용될 수 있는 결합제로부터 전기 전도 구리 페이스트(9)의 표면상에 노출된다. 이 경우에는 정상적인 비전해 구리 도금에서 필요하게 되는 촉매 처리가 필요치 않게된다.
다음 단계에서는, 구리 박막기판(3)이 제 9 도에 도시된 전기 전도 구리 페이스트(9)의 표면상에서 화학적 구리 도금을 수행하도록 화학적 구리 도금조내에 잠입된다. 그 결과, 구리 도금 층(10)이 구리 박막기판(3)의 양측상에 제공된 제 2 박막으로된 전기 전도 회로 C2의 형성시 제공되는데, 그 기판의 각측은 그것에 인접한 제 1 박막으로된 적어도 두개의 전기 전도 회로 C1에 전기 접속된다. 이 화학적 구리 도금조는 pH 11-13이고 65℃-75℃의 온도이며 구리 도금층(10)의 두께는 5μm이상이고 도금 속도는 시간당 1.5μm-3μm이다.
그후 도금 방지 저항체(6)가 통과홀(4)과 그 통과홀(4)주위에 형성된 제 1 박막회로 C1을 제외하고 기판(3)의 양측상에 코팅된 다음 기판이 저항체(6)을 경화시키도록 가열된다. 이어서 제 10 도에 도시한 바와같이 통과홀(4)의 내측 주변부(4a)에 대하여 활성화 처리가 이루어진다음 구리 박막기판(3)의 양측상의 통과홀(4)의 주위에 각각 위치한 제 1 박막회로 C1을 전기 접속하게끔 구리 도금 층(10)을 형성하도록 내측 주변부(4a)에 대하여 비전해 구리 도금이 수행된다. 이러한 방법으로, 적어도 4개의 박막회로 C1, C2가 제 11 도에 도시한 바와같이 구리 박막기판(3)의 양측상에 형성된다. 이 경우에, 구리 박막기판(3)의 양측상의 통과홀(4)주위에 형성된 회로 C1은 통과홀(4)의 내측 주변부(4a)상에 형성된 구리 도금층(10)에 의해 서로 전기적으로 접속된다.
따라서, 제 2 박막으로된 전기 전도 회로 C2는 구리 도금층(10) 및 구리 박막기판(3)의 양측상이 전기 전도 페이스트(9)와 함께 형성되고, 적어도 4개의 박막으로된 회로 C1, C2는 구리 박막기판(3)의 양측상에 형성되며, 이에따라 인쇄회로 기판(12)이 제 11 도에 도시한 바와같이 완성된다.
본 발명에 있어서, 추출법 및 부가법이 구리 박막기판(3)의 양측상에 적어도 4개의 박막 회로 C1, C2를 용이하게 형성하도록 적절히 결합된다는 것을 이해하기 바란다.
이하 제 1 내지 9 도 및 제 12 내지 15 도를 참조하여 본 발명의 제 2 실시예를 양 실시예에서 공통인 부분에 대해서는 동일 참고 번호를 붙이고 설명하기로 한다. 제 2 실시예에서는, 제 1 및 제 2 박막회로 C1, C2가 제 9 도의 구리 박막기판의 양ㅇ측상에 형성될때까지 그 공정이 제 1 실시예와 동일하다. 따라서, 공정에 대한 설명은 생략하고 저항 회로를 형성하는 제 12 도 내지 15 도의 공정에 대하여 설명하도록 하겠다.
제 12 도에 도시한 바와같이, 소정의 전기 저항 값을 가진 저항 페이스트(14)가 구리 박막기판(3)의 양측상의 임의의 도금 방지 저항체(6)상에 코팅된 다음 베이스 기판(3)이 저항 페이스트(14)를 경화시키도록 가열된다. 이어서 제 13도에 도시한 바와같이, 은 페이스트와 같은 전기 전도 페이스트(15)는 각 저항 페이스트(14)의 양측상에 위치한 제 1 박막회로 C1을 전기 접속하게끔 구리 박막기판(3)의 양측상에 코팅되고 구리 박막기판(3)의 양측상에 저항회로(13)를 형성하기 위하여 경화되도록 가열된다. 따라서, 구리 박막기판(3)은 그것의 양측상에 형성된 저항 회로(13)를 포함하는 적어도 4개의 박막으로된 회로 C1, C2을 갖는다.
그후 제 14 도에 도시한 바와같이, 도금 방지 저항체(6)는 제 1 실시예의 제 10 도와 동일한 방법으로 통과홀(4)와 그 통과홀(4)의 주위에 형성된 제 1 박막회로 C1을 제외하고 구리 박막기판의 양측상에 코팅된 다음 경화를 위해 가열된다. 다음 단계에서, 활성화 처리가 통과홀(4)의 내측 주변부(4a)에 대하여 수행된 다음, 제 15 도에 도시한 바와같이 구리 박막기판(3)의 양측상에 통과홀(4)의 주위에 각각 위치한 제 1 박막회로 C1을 전기 접속하는 구리 도금층(10)을 제공하도록 비전해 구리 도금이 수행된다. 이러한 방법으로, 저항회로(13)을 포함하는 적어도 4개의 박막회로 C1, C2가 구리 박막기판(3)의 양측상에 형성되고, 인쇄회로기판(22)이 완성된다. 따라서, 제 2 실시예에 의하면 저항 회로(13)를 포함하는 적어도 4개의 박막회로 C1, C2가 추출법 및 부가법의 적절한 조합에 의하여 구리 박막기판(3)의 양측상에 형성된다.
이하 제 1 내지 9 도 및 제 16 내지 19 도를 참조하여, 본 발명의 제 3 실시예를 설명하기로 한다. 여기서 서로 공통인 부분에 대해서는 제 1 및 제 2 실시예와 동일한 참고 번호로 표시한다. 제 3실시예에서는, 제 1 및 제 2 박막회로 C1, C2가 제 9 도의 구리 박막기판(3)의 양측상에 형성될때까지는 제 1 및 제 2 실시예와 동일한 공정이다. 따라서 그 공정에 대한 설명은 생략하고 전기 저장회로를 형성하는 제 16 도 내지 19 도의 공정에 대하여 설명하기로 한다.
제 16 도를 참조하면, 유전 페이스트(18)가 구리 박막기판(3)의 각 측상의 제 1 박막회로 C1, 또는 제 2 박막회로 C2의 일부상에 코팅된 다음 경화시키기 위해 가열된다. 이어서 제 17 도에 도시한 바와같이 은 페이스트와 같은 전기 전도 페이스트가 회로 C1으로부터 이격된 다른 회로 C1에 유전 페이스트(18)를 전기 접속하게끔 구리 박막기판(3)의 양측상에 코팅되는데, 그 회로 C1상에는 유전 페이스트(18)가 그 사이에 위치한 도금 방지 저항체(6)와 함께 코팅된 다음, 전기 전도 페이스트(19)가 경화를 위해 가열된다. 따라서 전기 저장 회로(16)가 구리 박막기판(3)의 양측상에 형성된다. 이어서, 제 18 도에 도시한 바와같이 도금 방지 저항체(6)는 통과홀(4)과 그 통과홀(4)의 주위에 위치한 제 1 박막회로를 제외하고 구리 박막기판(3)의 양측상에 코팅된 다음 경화시키기 위하여 가열된다. 그후 통과홀(4)의 내측 주변부(4a)에 대한 활성화 처리가 수행된 다음 제 19 도에 도시한 바와같이 구리 박막기판(3)의 양측상의 통과홀(4) 주위에 각각 위치한 회로 C1을 전기 접속하는 구리 도금 층(10)을 형성하도록 내측 주변부(4a)상에서 비전해 구리 도금이 수행된다. 따라서, 전기 저장 회로(16)를 포함하는 적어도 4개의 박막회로 C1, C2가 구리 박막기판(3)의 양측상에 형성된다.
제 17 도에서 전기 전도 페이스트(19)는 기판(3)의 각 측상에 위치한 도금 방지 저항체(6)의 우측상의 회로 C1에만 접속된다. 반면에, 그 전기 전도 페이스트(19)는 제 2 박막회로 C2에 접속된다.
이러한 방법으로, 구리 박막기판(3)의 양측상에 전기 저장 회로(16)를 포함하는 적어도 4개의 박막으로된 전기 전도 회로 C1, C2를 형성하도록 추출법 및 부가법이 적절히 조합되며, 이에따라 인쇄회로기판(32)이 제 19 도에 도시한 바와같이 완성된다.
이 실시예에서는, 제 1 및 제 2 박막회로 C1, C2가 구리 박막기판(3)의 각측상에서 번갈아 형성된다. 그러나, 그 회로는 기판(3)의 각 측상의 두 박막으로 제한되지 않는다.
세개이상의 박막회로, 즉 구리 박막기판(3)의 양측 모두에서 6개의 박막회로를 형성하도록 기판(3)의 각 측상의 도금 방지 저항체(6)상에서 반복적으로 수행된다.
이하 제 20 내지 28 도를 참조하여 제 4 실시예에 관하여 설명하기로 한다. 중합체 기판(10)은 접착제(20)가 그의 양측상에 가해지므로 점착성 기판(30)이 제 20 도에 도시한 바와같이 제공된다. 점착성 기판(30)은 제 21 도에 도시한 바와같이 그것의 모든 두께를 따라 연장되는 내측 주변부(40a)를 가진 통과홀(40)을 갖도록 처리된다. 이어서 점착성 기판(30)이 촉매 처리를 받게된 다음 금속 입자(50)가 제 22 도에 도시한 바와같이 기판의 양측 및 통과홀(40)의 내측 주변부(40a)상에 부착된다. 그 금속 입자는 예컨대 차후의 비전해 구리 도금을 위한 다수의 핵으로서 이용될 파라듐(Pd)일 수도 있다. 점착성 기판(30)의 촉매 처리는 염화 파라듐(PbCl2) 및 염화주석(SnCl2)의 촉매 또는 파라듐만의 알칼리 촉매 용액으로 행하여진 다음 파라듐 금속입자(50)는 점착성 기판(30)의 표면상에 부착된다. 금속 입자(50)는 차후의 비전해 구리 도금시 그 주위에서 구리를 노출시키도록 핵으로서 사용된다. 파라듐과 구리는 모두 금속이고 두 물질 사이에 표면을 제공하는데 거의 에너지가 필요치 않으며 실질적으로 동일한 주기의 원자 배열을 가지므로(양자는 면심 입방 격자이고 격자 상수는 각각 대략 3.8898 Å 및 3.6150 Å이다), 구리는 비전해 구리 도금시 콜로이드성 파라듐상에 노출되며 이에따라 구리 도금이 금속 입자(50)상에 가해질 수 있다.
촉매 처리가 완료된후, 아사히 화학 연구소에서 개발된 저항체 CR-2001과 같은 도금 방지 저항체(60)이 제 23 도에 도시한 바와같이 아무런 회로도 형성되지 않은 부분(30a) 상의 점착성 기판의 양측상에 코팅된다. 이어서 도금 방지 저항체(60)는 경화를 위해 약 30분동안 약 150℃로 가열된다. 비전해 구리 도금은 도금방지 저항체(60)가 코팅된 부분을 제외한 점착성 기판의 양측 및 제 24 도에 도시한 바와같은 통과홀(40)의 내측 주변부(40a)상에서 수행된다. 비전해 구리 도금으로, 구리 도금층은 약 70℃의 온도 pH 12인 구리 도금조내에서 1시간에 1.0μm-3.0μm의 두께를 가지지만, 이 값들은 구리 도금조의 구성에 따라 다소 변동될 수 있다. 구리 도금층은 실용상 최소 5μm의 두께를 갖는 것이 필요하며, 도금 시간은 1.7-5시간이 될 것이다. 따라서, 구리 도금층(80)은 점착성 기판(30)의 양측상에서 제 1 박막회로 C10의 형성시 제공된다. 제 1 박막회로 C10는 통과홀(40)의 내측 주변부(40a)의 구리 도금층을 통하여 기판(30)의 양측상에서 서로에 전기적으로 접속된다.
도금 방지 저항체(60)는 또한 제 25 도에 도시한 바와같이 나중에 언급된 제 2 박막회로에 전기적으로 접속되지 않는 제 1 박막회로 C10의 부분 또는 도금 방지 저항체(60)가 앞서 코팅된 부분상에 점착성 기판(30)의 양측상에서 코팅된 다음 경화시키기 위하여 가열된다.
그후, 제 26 도에 도시한 바와같이, 특히 구리 도금에 적합한 아사히 화학 연구소에 의해 개발된 페이스트 ACP-0079와 같은 전기 전도 구리 페이스트(90)는 점착성 기판의 양측상에서 도금 방지 저항체(60)가 반복하여 코팅된 부분에 대한 스크린 프리팅에 의해 코팅된 다음 경화시키기 위하여 30-60분 동안 약 150℃로 가열된다.
이어서 점착성 기판(30)은 예비 도금 처리로써 처리된다. 즉, 기판(30)은 예컨대 4-5중량%의 가성 소오다(NaOH)의 수용액으로 수분동안 세정된다음 5-10중량%의 염산(HCl)의 수용액에 의한 수분동안의 표면처리가 행하여진다. 이러한 표면처리로써, 다수의 구리 입자는 차후의 구리 도금 공정시 핵으로서 사용될 그의 결합제중에서 전기 전도 구리 페이스트(60)의 표면상에 노출된다. 이 경우에는 정상적인 비전해 구리 도금시에 필요한 촉매 처리가 필요치 않다는 것에 유의하기 바란다.
제 27 도에 도시한 바와같은 다음 단계에서는, 점착성 기판(30)이 전기 전도 페이스트(90)의 표면상에서 화학적 구리 도금을 행하도록 화학적 구리 도금조내에 잠입된다. 그 결과, 구리 도금층(100)이 점착성 기판의 양측상에서 제 2 박막회로 C20의 형성시 제공된다. 따라서, 제 2 박막회로 C10는 인접한 제 1 박막회로 C10에 전기적으로 접속된다. 이 화학적 구리 도금조는 pH11-13이고 65℃-75℃의 온도이며, 구리 도금층(100)의 두께는 5μm이상이고 도금 속도는 시간당 1.5μm-3μm이다.
이러한 방법으로, 제 2 박막회로 C20은 점착성 기판(30)의 양측상에서 구리 도금층(100) 및 전기 전도 구리 페이스트(90)와 함께 형성되며, 이에 따라 적어도 4개의 박막회로 C10, C20이 기판(30)의 양측상에 형성될 수 있다.
마지막으로 제 28 도에 도시한 바와같이, 아사히 화학 연구소에 의해 개발된 도금 방지 저항체 CR-2001과 같은 외부 피막(110)이 점착성 기판(30)의 양측상에 코팅되어, 이에따라 인쇄회로기판(120)이 완성된다.
상기 실시예에 의하면, 적어도 4개의 박막회로 C10, C20이 부가법만으로 단일 기판(30)상에 형성 될 수 있다.
이하, 제 27 도 및 제 29 도 내지 31 도를 참조로하여 본 발명의 제 5 실시예에 관하여 설명하기로 한다. 제 27 도의 단계에 도달할때까지 본 실시예의 공정은 제 4실시예와 동일하므로, 그 중간 설명은 생략하고 제 29 내지 31 도의 단계만을 양 실시예에 공통인 부분에 대해서는 동일한 참고 번호를 사용하여 설명할 것이다.
제 29 도를 참조하면, 소정의 전기 저항 값을 갖는 저항 페이스트(140)가 점착성 기판(30)의 양측상에서 전기 전도 구리 페이스트(90)가 코팅되지 않은 도금 방지 저항체(60)의 부분상에 코팅된 다음, 그 저항 페이스트(140)는 경화시키기 위하여 가열된다. 은 페이스트와 같은 전기 전도 페이스트(150)는 저항 페이스트(140)의 양측상에 위치한 적어도 두개의 제 1 박막회로 C1을 저항 페이스트(140)에 전기적으로 접속하게끔 기판(30)의 양측상에 코팅된다음 제 30 도에 도시한 바와 같이 경화시키기 위하여 가열된다. 따라서 저항 회로(130)는 적어도 4개의 박막에서 형성된 제 1 및 제 2 박막의 회로 C10, C20이외에도 점착성 기판(30)의 각 측상에 형성된다. 이어서 외부피막(110)이 점착성 기판(30)의 양측상에 코팅된다. 따라서 부가법만으로 제 31 도에 도시한 바와같은 인쇄회로기판(120)이 완성된다.
이하 제 27 도 및 제 32 도 내지 34 도를 참조로하여 본 발명의 제 6 실시예에 관하여 설명하기로 한다. 이 실시예는 제 27 도의 단계에 도달할때까지 제 5 실시예와 동일한 방법으로 처리되기 때문에, 그 중간 설명은 생략하고 제 32 내지 34 도의 단계만을 양 실시예에서 공통인 부분에 대해서는 동일한 참고 번호를 붙여 설명하기로 한다.
제 32 도를 참조하면, 전기 기억 특성을 가진 유전 페이스트(180)가 점착성 기판(30)의 양측상에서 제 1 및 제 2 박막회로 C10, C20중 하나의 일부상에 코팅된다음 경화시키기 위하여 가열된다. 이러한 방법으로, 전기 저장회로(160)는 점착성 기판(30)이 양측상의 적어도 4개의 박막으로 된 회로 C10, C20이외에도 점착성 기판의 각 측상에 형성된다.
이러한 실시예에서는, 전기 전도 구리 페이스트가 도금 방지 저항체(60)의 우측상에 위치한 제 1 및 제 2 박막회로 C10, C20을 유전 페이스트(180)에 전기적으로 접속하도록 사용된다. 그러나, 제 1 및 제 2 박막회로 C10, C20중 하나가 유전 페이스트(180)에 접속될 수도 있음은 물론이다.
마지막으로 제 34 도에 도시한 바와같이, 외부 피막(110)은 점착성 기판(30)의 양측상에서 코팅된 다음 경화시키기 위하여 가열된다. 따라서 인쇄회로기판(320)이 완성된다.
이 실시예에서, 회로 C10, C20은 점착성 기판(30)의 각 측상에서 두개의 박막으로 형성된다. 그러나, 회로의 박막은 증가시키기 위하여, 예컨대 총 6개이상의 회로박막으로 증가시키기 위하여 동일한 공정이 외부피막(110)상에서 반복될 수 있다.
또한, 본 발명에서 사용된 전기 전도 구리 페이스트, 전기 저항 페이스트, 도금방지 페이스트 및 유전 페이스트에 대하여 개략적으로 설명하기로 한다.
특히 구리 도금에 적합한 전기 전도 구리 페이스트의 예로서 아사히 화학 연구소에 의해 개발된 페이스트 ACP-007P에 관하여 설명하자면, 구리는 용이하게 산화되고 또한 분말 입자인 상태에서의 구리는 노출된 외부 표면이 커지기 때문에 더욱 용이하게 산화될 수 있다는 것은 일반적으로 잘알려져 있다. 귀금속의 비산 화성 페이스트와 비교하면, 구리분말 입자의 산화막을 제거하고 또한 구리 입자의 재산화를 방지할만한 성분을 가진 페이스트를 제공하는 것이 필요하다. 손쉽게 사용되고 기본 재료에 용이하게 고착될 수 있는 전기 전도 구리 페이스트를 제공하기 위해서는, 구리분말, 결합제, 특수 첨가제(예컨대, 안트라센, 안트라센 카르복실산, 안트라다인, 안트라닐릭산), 분산제 및 용매를 적절히 선택 및 혼합하는 것이 중요하다.
구리 입자는 그의 제법에 따라 구성이 다르다. 전해법에서는, 구리 입자가 고순도로 부착되고 가지 형태로 된다. 산화물이 환원용 가스에 의해 환원되는 환원법에서는, 구리 입자가 스폰지 또는 다공 형태로 제공된다.
본 발명과 관련하여 사용될 전기 전도 구리 페이스트는 다음의 특성을 갖는 것이 필요하다.
1. 정밀 패턴의 형성시 스크린 프린팅에 의해 용이하게 코팅되는 것.
2. 기판에 견고하게 고착되는 것.
3. 구리 화학 도금의 고온 알칼리조에 대하여 저항성을 갖는 것.
4. 구리 도금에 견고하게 오착되는 것.
5. 안정화된 인쇄가능성을 유지하도록 시간의 경과에 따라 불변점성을 가지는 것.
상술한 요건을 만족시키기 위해서는, 전기 전도 구리 페이스트는 전기 분해에 의해 부착된 가지 형태의 고순도 구리 입자 또는 금속 산화물로부터 환원된 다공성 스폰지 형태의 구리 입자를 함유하는 것이 필요하다. 구리 입자는 박편으로 처리될 수도 있다.
또한 페이스트의 구리 입자 함유율을 높이기 위해서는, 다른 크기 및 형태의 구리 페이스트를 최대의 밀도로 채우는 것이 필요하다.
전기 전도 구리 페이스트의 결합제에 대하여 설명하자면, 결합제는 다수의 구리 입자에 대한 매개물 및 기판에 대한 효과적인 접착제로서 작용하는 것이 필요하다. 또한 결합제는 구리 화학 도금의 알칼리조에 대하여 저항성이 있어야한다.
전기 전도 구리 페이스트는 구리 페이스트가 보다 큰 구리 입자 함유율을 갖고 도금의 부착율을 높이는 것과 아울러 도금막의 접착제 특성을 향상시키는 에폭시 수지를 함유하였을 경우에 가장 좋다.
전기 전도 구리 페이스트상 ACP-007P상에 부착된 구리 도금의 특성에 관하여 말하자면, 구리 도금은 불그스름한 갈색으로 페이스트와 같으며 25℃의 온도에서 300-500ps의 점성을 갖는다. 구리 박막기판과 수지기판에 대한 접착 특성은 테이핑 테스트(taping test)에 의해 확인 되었다. 아울러 전기 전도 페이스트에 대한 접착 특성도 테이핑 테스트에 의해 확인 되었다. 납땜 특성은 신장율이 96% 이상이고 인장력(3×3mm2)이 3.0kg이상이다.
전기 전도 구리 페이스트의 성분 및 전도도는 본 출원인의 일본국 특허 출원 제 55-8609호(공개번호 제 56-103260, 대응 미합중국 특허 제4353816호) 및 제 60-216041호(대응 미합중국 출원 제06/895716호)에 상세히 기재되어 있으므로 그에 대한 설명은 생략한다.
전기 저항성 페이스트에 대해서 말하자면, 그 페이스트는 전기 전도 소자로서 고순도를 갖는 탄소 또는 흑연 따위의 정제된 분말을 함유하고 에폭시 수지, 페놀 수지, 멜라마인수지, 아크릴수지 등과 같은 열 경화성 수지를 결합제로서 함유하며 또한 고온에서 서서히 증발되는 용매를 점성 변성제로서 함유한다.
전기 저항성 페이스트의 성분은 각각 특별한 특성을 갖는 것이 필요하다. 예를들어, 작용분말로서의 입자는 미세하고 균일하여야 하며 또한 고순도 뿐만아니라 고품질의 것이어야 한다. 아울러 그 입자들은 전기 저항값이 거의 차이가 없어야하며 그와 혼합될 수지와 친화성이 있어야 한다.
중합체의 특성에 대하여 말하자면, 페이스트는 그 입자와 용이하게 탈착되고 정상 온도에서 장기간 놔둘 경우 엷은 막으로 되지 않는 것이 바람직하다. 또한 그 페이스트는 정상 온도에서 경화되지 않고 가열될 경우 신속히 경화되어야 하는 것이 필요하다. 경화된 페이스트는 부피가 변동되지 않고 약간 연성을 가져야 하며 아울러 기판에 쉽게 접착될수 있어야 한다. 그리고 데이스트는 열 및 습도에 대하여 저항성이 있고 또한 외부피막 뿐만 아니라 내부 피막에도 쉽게 부착되어야 한다.
용매의 특성에 대하여, 그 페이스트는 계속적인 프린팅동작에서 안정화되는 것, 즉 자국을 남기지 않고 에멀션 막을 저하시키지 않는 것이 필요하다. 또한 그 페이스는 정상 온도에서 증발 속도가 느리고 물을 거의 흡수하지 않으며 정상 온도 및 가열시의 증기에서 독소 및 역겨운 냄새를 갖지 않고 또 ±10℃의 온도에서 점성이 변화되지 않을 것을 필요로 한다.
페이스트 TU-IK와 같은 전기 저항성 페이스트는 상술한 요건을 만족시키기 위하여 아사히 화학 연구소에서 개발되었다. 전기 저항성 페이스는 매우 안정화된 저항을 유지한다. 즉, 저항 변동율이 240℃의 납땜 온도에서 불과 약 0.5%이다. 또한 그 페이스트는 갑작스럽게 열을 흡수하지 않고 납땜 온도가 열량차이 분석 곡선으로 실제로 나타낸 바와같이 도달될때까지 열에 반응하지 않을 것이므로, 저항의 부피 변동은 극히 작다.
본 발명에 사용되도록 아사히 화학 연구소에 의해 개발된 저항체 CR-2001과 같은 도금 방지 저항체에 관하여 말하자면, 이 저항체는 제 1 회로상에 형성되어질 제 2 회로에 전기적으로 접속되지 않는 제 1 회로상에 코팅된다. 따라서 그 저항체는 절연특성 뿐만아니라 알칼리 저항 특성을 갖는 것이 필요하다. 실제로 그 저항체는 구리 화학 도금조와 마찬가지로 70℃ 및 pH12의 알칼리조에서 4시간 이상동안 산도를 유지하도록 개발되었다.
전기 전도 구리 페이스 ACP-007P와 마찬가지로, 그 저항체는 주성분으로 에폭시 수지를 함유하고 180개의 메쉬(mesh)를 가진 폴리에스터 스크린을 통해 프린트된 다음 경화시키기 위하여 150℃의 온도에서 30분동안 가열된다. 그 프린팅막은 화학 물질과 전압에 저항하도록 15-30μm가 바람직하다. 그 주요 특징은 다음과 같다. 즉, 저항체는 저항체 코팅되는 베이스 및 구리 박막에 용이하게 부착되고 또한 장시간 동안 pH12의 욕조내에 잠입되는 경우에도 그 특성이 저하되지 않는다. 그 저항체는 사용될 경화제가 거의 독소를 지니지 않은 알칼리이기 때문에 실용적으로 사용함에 있어 꽤 안전하다. 그리고 그 저항체는 스크린 프린팅에 의해 코팅되고 그것의 주성분 100g과 혼합된 경화제 10g을 가지며 150-200℃의 온도에서 설정시간 15-30분내에 경화된다.
도금 방지 저항체는 잉크의 조건에서 녹색이고 구리 박막에 대한 부착력 100/100을 갖고, 연필로 측정할 때 8H이상의 표면 경도, 15초 이상의 용매 저항 특성(트리니트로 벤젠에서), 5사이클 이상의 납땜열(260℃)저항 특성, 5×1013Ω이상의 표면 절연 저항값, 1×1014Ω-cm의 체적 저항값, 3.5kV이상의 전압(15μm)저항특성 및 0.03이하의 유전 탄젠트(1MHz)를 갖는다.
본 발명에 사용될 유전 페이스트는 칩 콘덴서 기준의 형태 1 및 2에 대응하도록 개발되었는바, 그 정전용량은 100pF-1000pF이다. 유전 페이스트는 티탄산 바륨(BaTio3)으로 제조되는데, 그것은 연소시켜 박편이나 판으로 되게하고 2μm-10μm의 입자로 연마한 다음 50중량%이상의 입자를 가진 결합제와 혼합되고 또한 유기 용매와도 혼합되어 페이스트로 만들어지게 된다. 결합제로는 페놀수지, 에폭시수지, 멜라민 수지등의 수지가 사용될 수 있다. 그리고 용매로는, 부틸 카르비톨이 카르비롤 또는 부틸 셀소울과 함께 주요소로서 사용될 수 있다.
[예 1]
전기 전도 구리 페이스트 ACP-007P는 종이 페놀 기판상에 직접 인쇄되고 경화시키기 위하여 소정의 시간동안 150℃로 가열 되었다. 이어서 알칼리 및 산 처리가 기판에 대하여 수행되고 그후 화학적 구리 도금이 6μm의 화학적 구리 도금층을 제공하도록 수행 되었다. 그리고 납(주석 코팅된 납 0.5mmψ)이 측정 단자에(3초내에)납땜 되었다. 이 경우에, 땜납 장력 강도(kg/3×3mm2)는 페이스트가 30분이 지나 경화된 경우에는 5.9kg이었고 페이스트가 60분이 지나 경화된 경우에는 6.2kg이었다.
[예 2]
도금 방지 저항체 CR-2001은 페놀수지 기판상에 인쇄되고 경화시키기 위해 30분동안 150℃의 온도로 가열 되었다. 이어서 전기 전도 구리 페이스트 ACP-007P가 인쇄된 다음 경화시키기 위해 소정의 시간동안 150℃의 온도로 가열 되었다. 그후 알칼리 및 산처리가 수행된 다음 화학적 구리 도금이 6μm 두께의 구리 도금층을 제공하도록 수행 되었다. 그리고 납(주석 코팅된 납 0.5mmψ)이 측정 단자에(3초내에) 납땜 되었다. 이 경우에, 땜납장력 강도(kg/3×3mm2)는 페이스트가 30분이 지나 경화된 경우에는 5.9kg이었고 60분이 지나 경화된 경우에는 6.1`kg이었다.
유리 에폭시 수지 기판이 동일한 조건에서 이용될 경우에, 납땜 장력강도는 페이스트가 30분이지나 경화된 경우 6.1kg이었고, 페이스트가 60분이 지나 경화된 경우에는 6.9kg이었다.

Claims (6)

  1. a) 구리 박막 기판을 제공하도록 기판의 양측상에 구리 박막을 부착하는 단계, b) 상기 구리 박막 기판의 두께 전체를 따라 연장되는 통과홀을 제공하도록 상기 구리 박막 기판을 제공하는 단계, c) 상기 구리 박막 기판의 촉매 처리를 수행하는 단계, d) 상기 구리 박막 기판을 세정하는 단계, e) 상기 구리 박막 기판의 각 측상의 상기 통과홀 주위에 형성된 회로를 포함하는 복수의 제 1 박막 회로를 기판상에 형성하도록 상기 구리 박막 기판의 양측을 식각하는 단계, f) 제 1 박막 회로를 제외하고 상기 구리 박막 기판의 양측상에 도금 방지 저항체를 코팅하는 단계, g) 상기 도금 방지 저항체를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, h) 상기 구리 박막 기판의 각 측상의 적어도 두개의 제 1 박막 회로를 전기적으로 접속하게끔 상기 구리 박막 기판의 양측상에 전기 전도 구리 페이스트를 코팅하는 단계, i) 상기 전기 전도 구리 페이스트를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, j) 상기 구리 박막 기판에 대한 예비 도금 처리를 행하는 단계, k) 상기 구리 박막 기판의 각 측상에 제 2 박막 회로를 제공하도록 상기 구리 박막 기판의 상기 전기 전도 페이스트의 표면상에 전기 구리 도금을 수행하는 단계, l) 상기 통과홀 주위에 형성된 상기 제 1 박막 회로의 부분을 제외하고 상기 구리 박막 기판의 양측상에 상기 도금 방지 저항체를 코팅하는 단계, m) 상기 도금 방지 저항체를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, n) 상기 통과홀의 내측 주변부에 대한 활성화처리를 행하는 단계, o) 상기 구리 박막 기판의 양측상의 상기 제 1 박막 회로를 전기 접속하도록 구리 도금층을 제공하기 위하여 상기 통과홀의 상기 내측 주변부에 대한 비전해 구리 도금을 행하는 단계를 포함하는 것을 특징으로 하는 기판상의 전기회로 형성방법.
  2. a) 구리 박막 기판을 제공하도록 기판의 양측상에 구리 박막을 부착하는 단계, b) 상기 구리 박막 기판의 두께 전체를 통해 연장되는 통과홀을 제공하도록 상기 구리 박막 기판을 처리하는 단계, c) 상기 구리 박막 기판의 촉매 처리를 행하는 단계, d) 상기 구리 박막 기판을 세정하는 단계, e) 상기 구리 박막 기판의 각 측상의 상기 통과홀 주위에 형성된 회로를 포함하는 복수의 제 1 박막 회로를 기판상에 형성하도록 상기 구리 박막 기판의 양측을 식각하는 단계, f) 상기 제 1 박막 회로를 제외하고 상기 구리 박막 기판의 양측상에 도금 방지 저항체를 코팅하는 단계, g) 상기 도금 방지 저항체를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, h) 상기 구리 박막 기판의 각 측상의 적어도 두개의 제 1 박막 회로를 전기 접속하게끔 상기 구리 박막 기판의 양측상에 전기 전도 구리 페이스트를 코팅하는 단계, i) 상기 전기 전도 구리 페이스트를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, j) 상기 구리 박막 기판에 대한 예비 도금 처리를 행하는 단계, k) 상기 구리 박막 기판의 각 측상에 제 2 박막 회로를 제공하도록 상기 구리 박막 기판의 상기 전기 전도 구리 페이스트의 표면상에 화학적 구리 도금을 행하는 단계, l) 상기 구리 박막 기판의 양측상의 소정의 전기 저항값을 갖는 상기 도금 방지 저항체상에 저항 페이스트를 코팅하는 단계, m) 상기 저항 페이스트를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, n) 상기 저항 페이스트의 양측상에 위치한 적어도 두개의 상기 제 1 박막 회로 또는 상기 구리 박막 기판의 각 측상의 상기 저항 페이스트의 일측상에 위치한 상기 제 2 박막 회로를 상기 저항 페이스트에 전기 접속하게끔 상기 구리 박막 기판의 양측상에 전기 전도 페이스트를 코팅하는 단계, o) 상기 구리 박막 기판의 각 측상에 저항 회로를 형성하기 위하여 상기 전기 전도 페이스트를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, p) 상기 통과홀 주위에 형성된 상기 제 1 박막 회로의 부분을 제외하고 상기 구리 박막 기판의 양측상에 상기 도금 방지 저항체를 코팅하는 단계, q) 상기 도금 방지 저항체를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, r) 상기 통과홀의 내측 주변부에 대한 활성화 처리를 행하는 단계, s) 상기 구리 박막 기판의 양측상의 제 1 박막 회로들을 전기 접속하도록 구리 도금층을 제공하기 위하여 상기 통과홀의 내측 주변부상에 비전해 구리 도금을 행하는 단계를 포함하는 것을 특징으로 하는 기판상의 전기회로 형성방법.
  3. a) 구리 박막 기판을 제공하도록 상기 기판의 양측상에 구리 박막을 부착하는 단계, b) 상기 구리 박막 기판의 두께 전체를 따라 연장되는 통과홀을 제공하도록 상기 구리 박막 기판을 처리하는 단계, c) 상기 구리 박막 기판의 촉매 처리를 행하는 단계, d) 상기 구리 박막 기판을 세정하는 단계, e) 상기 구리 박막 기판의 각 측상의 상기 통과홀 주위에 형성된 회로를 포함하는 복수의 제 1 박막 회로를 기판위에 형성하도록 상기 구리 박막 기판의 양측을 식각하는 단계, f) 상기 제 1 박막 회로를 제외하고 상기 구리 박막 기판의 양측상에 도금 방지 저항체를 코팅하는 단계, g) 상기 도금 방지 저항체를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, h) 상기 구리 박막 기판의 각측상의 적어도 두개의 제 1 박막 회로를 전기 접속하게끔 상기 구리 박막 기판의 양측상에 전기 전도 구리 페이스트를 코팅하는 단계, i) 상기 전기 전도 구리 페이스트를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, j) 상기 구리 박막 기판에 대한 예비 도금 처리를 행하는 단계, k) 상기 구리 박막 기판의 각 측상에 제 2 박막 회로를 제공하도록 상기 구리 박막 기판의 상기 전기 전도 구리 페이스트의 표면상에 화학적 구리 도금을 행하는 단계, l) 상기 구리 박막 기판의 각 측상의 상기 제 1 박막 회로 또는 제 2 박막 회로중 하나의 일부상에 전기 저장 특성을 가진 유전 페이스트를 코팅하는 단계, m) 상기 유전 페이스트를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, n) 인접하여 위치한 상기 제 1 박막 회로 또는 상기 구리 박막 기판의 각 측상의 상기 제 2 박막 회로중 하나를 상기 유전 페이스트에 전기 접속하게끔 상기 구리 박막 기판의 양측상에 전기 전도 페이스트를 코팅하는 단계, o) 상기 구리 박막 기판의 각 측상에 전기 저장 회로를 형성하게끔 상기 전기 전도 페이스트를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, p) 상기 통과홀 주위에 형성된 상기 제 1 박막회로의 부분을 제외하고 상기 구리 박막 기판의 양측상에 상기 도금 방지 저항체를 코팅하는 단계, q) 상기 도금 방지 저항체를 경화시키도록 상기 구리 박막 기판을 가열하는 단계, r) 상기 통과홀의 내측 주변부에 대한 활성화 처리를 행하는 단계, s) 상기 구리 박막 기판의 양측상의 상기 제 1 박막 회로를 전기 접속하게끔 구리 도금층을 제공하도록 상기 통과홀의 상기 내측 주변부상에 비전해 구리 도금을 행하는 단계를 포함하는 것을 특징으로 하는 기판상의 전기회로 형성방법.
  4. a) 점착성 기판을 제공하도록 상기 기판의 양측상에 접착제를 가하는 단계, b) 상기 기판의 두께 전체를 따라 연장되는 통과홀을 제공하도록 상기 점착성 기판을 처리하는 단계, c) 상기 기판의 촉매처리를 행하는 단계, d) 상기 기판의 양측상의 소정의 부분상에 도금 방지 저항체를 코팅하는 단계, e) 상기 도금 방지 저항체를 경화시키도록 상기 기판을 가열하는 단계, f) 상기 기판의 양측상에 서로 전기 접속되는 복수의 제 1 박막 회로의 형성시 구리 도금층을 제공하도록 상기 기판 양측 및 상기 통과홀의 내측 주변부상에 도금 방지 저항체가 코팅되지 않은 부분상에 비전해 구리 도금을 행하는 단계, g) 상기 도금 방지 저항체가 코팅되었던 부분 또는 상기 기판의 양측상의 상기 제 1 박막회로의 부분상에 상기 도금 방지 저항체를 코팅하는 단계, h) 상기 도금 방지 저항체를 경화시키도록 상기 기판을 가열하는 단계, i) 상기 도금 방지 저항체가 반복적으로 코팅된 상기 부분상에 전기 전도 구리 페이스트를 코팅하는 단계, j) 상기 전기 전도 구리 페이스트를 경화시키도록 상기 기판을 가열하는 단계, k) 상기 기판의 예비도금 처리를 행하는 단계, l) 상기 기판의 양측상에 복수 제 2 박막회로를 제공하도록 상기 전기 전도 구리 페이스트의 표면상에 화학적 구리 도금을 행하는 단계를 포함하는 것을 특징으로 하는 기판상의 전기회로 형성방법.
  5. a) 점착성 기판을 제공하도록 상기 기판의 양측상에 접착제를 가하는 단계, b) 상기 기판의 두께 전체를 따라 연장되는 통과홀을 제공하도록 상기 점착성 기판을 처리하는 단계, c) 상기 기판의 촉매 처리를 행하는 단계, d) 상기 기판의 양측상의 소정의 부분상에 도금 방지 저항체를 코팅하는 단계, e) 상기 도금 방지 저항체를 경화시키도록 상기 기판을 가열하는 단계, f) 상기 기판의 양측상에서 서로에 대해 전기적으로 접속되는 복수의 제 1 박막 회로의 형성시 구리 도금층을 제공하도록 도금 방지 저항체가 상기 기판의 양측 또는 상기 통과홀의 내측 주변부상에 코팅되지 않은 부분에 대하여 비전해 구리 도금을 행하는 단계, g) 상기 도금 방지 저항체가 코팅된 부분 또는 상기 기판의 양측상의 상기 제 1 박막 회로의 부분상에 상기 도금 방지 저항체를 코팅하는 단계, h) 상기 도금 방지 저항체를 경화시키도록 상기 기판을 가열하는 단계, i) 상기 도금 방지 저항체가 반복적으로 코팅된 상기 부분상에 전기 전도 구리 페이스트를 코팅하는 단계, j) 상기 전기 전도 구리 페이스트를 경화시키도록 상기 기판을 가열하는 단계, k) 상기 기판의 예비 도금 처리를 행하는 단계, l) 상기 기판의 양측상에 복수 제 2 박막 회로를 제공하도록 상기 전기 전도 구리 페이스트의 표면상에 화학적 구리 도금을 행하는 단계, m) 상기 기판의 각 측상에 상기 도금 방지 저항체가 코팅된 부분들중 적어도 하나상에 소정의 전기 저항값을 가진 저항 페이스트를 코팅하는 단계, n) 상기 저항 페이스트를 경화시키도록 상기 기판을 가열하는 단계, o) 상기 기판의 각 측상의 상기 저항 페이스트의 양측에 위치한 제 1 또는 제 2 박막 회로를 상기 저항 페이스트에 전기적으로 접속하게끔 상기 기판의 양측상에 전기 전도 페이스트를 코팅하는 단계, p) 상기 기판의 각 측상에 저항회로를 형성하게끔 상기 전기 전도 페이스트를 경화시키도록 상기 기판을 가열하는 단계를 포함하는 것을 특징으로 하는 기판상의 전기회로 형성방법.
  6. a) 점착성 기판을 제공하도록 상기 기판의 양측상에 접착제를 가하는 단계, b) 상기 기판의 두께 전체를 따라 연장되는 통과홀을 제공하도록 상기 점착성 기판을 처리하는 단계, c) 상기 기판의 촉매 처리를 행하는 단계, d) 상기 기판의 양측상의 소정의 부분상에 도금 방지 저항체를 코팅하는 단계, e) 상기 도금 방지 저항체를 경화시키도록 상기 기판을 가열하는 단계, f) 상기 기판의 양측상에서 서로에 대해 전기적으로 접속되는 복수의 제 1 회로의 형성시 구리 도금층을 제공하도록 상기 기판의 양측 및 상기 통과홀의 내측 주변부 상에서 도금 방지 저항체가 코팅되지 않은 부분에 대한 비전해 구리 도금을 행하는 단계, g) 상기 도금 방지 저항체가 코팅되지 않은 부분 또는 상기 기판의 양측상의 상기 제 1 박막 회로의 부분상에 상기 도금 방지 저항체를 코팅하는 단계, h) 상기 도금 방지 저항체를 경화시키도록 상기 기판을 가열하는 단계, i) 상기 도금 방지 저항체가 반복적으로 코팅되는 상기 부분상에 전기 전도 구리 페이스트를 코팅하는 단계, j) 상기 전기 전도 구리 페이스트를 경화시키도록 상기 기판을 가열하는 단계, k) 상기 기판의 예비도금 처리를 행하는 단계, l) 상기 기판의 양측상에 복수의 제 2 박막회로를 제공하도록 상기 전기 전도 구리 페이스트의 표면상에 화학적 구리 도금을 행하는 단계, m) 상기 기판의 각 측상의 상기 제 1 또는 제 2 박막 회로중 일부상에 전기 저장 특성을 가진 유전 페이스트를 코팅하는 단계, n) 상기 유전 페이스트를 경화시키도록 상기 기판을 가열하는 단계, o) 상기 유전 페이스트에 인접하여 위치한 적어도 하나의 상기 제 1 또는 제 2 박막 회로를 상기 유전 페이스트에 전기 접속하게끔 상기 기판의 양측상에 전기 전도 페이스트를 코팅하는 단계, p) 상기 기판의 각 측상에 전기 저장 회로를 형성하게끔 상기 전기 전도 페이스트를 경화시키도록 상기 기판을 가열하는 단계를 포함하는 것을 특징으로 하는 기판상의 전기회로 형성방법.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63141388A (ja) * 1986-12-03 1988-06-13 東芝ライテック株式会社 厚膜回路基板の製造方法
US4969979A (en) * 1989-05-08 1990-11-13 International Business Machines Corporation Direct electroplating of through holes
US5483217A (en) * 1992-07-15 1996-01-09 Nippondenso Co., Ltd. Electronic circuit device
US5284548A (en) * 1993-03-03 1994-02-08 Microelectronics And Computer Technology Corporation Process for producing electrical circuits with precision surface features
US5347258A (en) * 1993-04-07 1994-09-13 Zycon Corporation Annular resistor coupled with printed circuit board through-hole
US5603847A (en) * 1993-04-07 1997-02-18 Zycon Corporation Annular circuit components coupled with printed circuit board through-hole
US5476580A (en) * 1993-05-17 1995-12-19 Electrochemicals Inc. Processes for preparing a non-conductive substrate for electroplating
US6710259B2 (en) * 1993-05-17 2004-03-23 Electrochemicals, Inc. Printed wiring boards and methods for making them
US6303181B1 (en) 1993-05-17 2001-10-16 Electrochemicals Inc. Direct metallization process employing a cationic conditioner and a binder
US5725807A (en) * 1993-05-17 1998-03-10 Electrochemicals Inc. Carbon containing composition for electroplating
US5690805A (en) * 1993-05-17 1997-11-25 Electrochemicals Inc. Direct metallization process
US6171468B1 (en) 1993-05-17 2001-01-09 Electrochemicals Inc. Direct metallization process
US5878487A (en) * 1996-09-19 1999-03-09 Ford Motor Company Method of supporting an electrical circuit on an electrically insulative base substrate
US6100787A (en) * 1997-05-28 2000-08-08 Motorola, Inc. Multilayer ceramic package with low-variance embedded resistors
US5976391A (en) * 1998-01-13 1999-11-02 Ford Motor Company Continuous Flexible chemically-milled circuit assembly with multiple conductor layers and method of making same
DE19936198A1 (de) * 1999-07-31 2001-02-01 Mannesmann Vdo Ag Leiterplatte
DE19961683A1 (de) * 1999-12-21 2001-06-28 Philips Corp Intellectual Pty Bauteil mit Dünnschichtschaltkreis
SE523150C2 (sv) 2000-01-14 2004-03-30 Ericsson Telefon Ab L M Kretsmönsterkort och metod för tillverkning av kretsmönsterkort med tunt kopparskikt
JP2003243807A (ja) * 2002-02-14 2003-08-29 Nec Kansai Ltd 配線基板及びその製造方法
US7276453B2 (en) * 2004-08-10 2007-10-02 E.I. Du Pont De Nemours And Company Methods for forming an undercut region and electronic devices incorporating the same
US7166860B2 (en) * 2004-12-30 2007-01-23 E. I. Du Pont De Nemours And Company Electronic device and process for forming same
CN101237952B (zh) * 2005-04-20 2012-08-15 法布罗技术有限公司 微粒铜粉的制备
CN103874320B (zh) * 2012-12-17 2017-02-01 纬创资通股份有限公司 电路板及电路板的制造方法
JP7125547B2 (ja) * 2018-12-29 2022-08-24 深南電路股▲ふん▼有限公司 多様に組み立て可能なプリント基板及びその製造方法
KR102312521B1 (ko) * 2020-06-09 2021-10-15 (주)메쉬 열화상 카메라의 온도정확도 향상을 위한 외부 장착형 온도교정장치 및 이를 이용한 온도 측정 시스템

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2309196A1 (de) * 1973-02-21 1974-09-05 Matsushita Electric Ind Co Ltd Verfahren zur herstellung gedruckter schaltungen
JPS5210568A (en) * 1974-12-28 1977-01-26 Hideo Machida Method of manufacturing multilayered printed wiring substrate
US4211603A (en) * 1978-05-01 1980-07-08 Tektronix, Inc. Multilayer circuit board construction and method
JPS56103260A (en) * 1980-01-22 1981-08-18 Asahi Kagaku Kenkyusho:Kk Conductive paint containing copper powder
DE3006117C2 (de) * 1980-02-19 1981-11-26 Ruwel-Werke Spezialfabrik für Leiterplatten GmbH, 4170 Geldern Verfahren zum Herstellen von Leiterplatten mit mindestens zwei Leiterzugebenen
DE3024030A1 (de) * 1980-06-26 1982-01-14 Siemens AG, 1000 Berlin und 8000 München Rc-netzwerk in form einer folienschaltung
US4424095A (en) * 1981-01-12 1984-01-03 Kollmorgen Technologies Corporation Radiation stress relieving of polymer articles
US4444848A (en) * 1982-01-04 1984-04-24 Western Electric Co., Inc. Adherent metal coatings on rubber-modified epoxy resin surfaces
US4458295A (en) * 1982-11-09 1984-07-03 Raytheon Company Lumped passive components and method of manufacture
US4512829A (en) * 1983-04-07 1985-04-23 Satosen Co., Ltd. Process for producing printed circuit boards

Also Published As

Publication number Publication date
DE3700910C2 (ko) 1989-06-22
FR2593016A1 (fr) 1987-07-17
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DE3700910A1 (de) 1987-08-27
KR870007646A (ko) 1987-08-20
FR2593016B1 (fr) 1991-01-11
US4735676A (en) 1988-04-05

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