KR900000607B1 - Dmac 채널요구 분할회로 - Google Patents

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KR900000607B1
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유관섭
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주식회사 금성사
구자학
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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Abstract

내용 없음.

Description

DMAC 채널요구 분할회로
제1도는 본 발명의 동작설명을 위한 전체블록구성도.
제2도는 본 발명의 블록구성도.
제3도는 본 발명에서의 DMAC채널요구 데이지체인회로도.
제4도는 디바이스의 DMAC채널요구 회로도.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 3, 4-1, 4-2, 4-3, 4-4 : 디바이스
10 : DMAC 20 : 데이터 및 어드레스버스멀티플렉서
30 : DMAC 채널요구분할회로 40 : DMAC 채널요구 데이지 체인회로
60 : 메모리액세스어드레스모디파이어
71-74 : DMA채널요구회로 U1, U2 : DMA채널요구집적회로
A1-A4 :앤드게이트 I1 : 인버터
N1 : 낸드게이트
본 발명은 DMAC(직접 메모리 액세스 채널)의 채널요구 분할회로에 관한 것으로서, 특히 컴퓨터장치에 적용할 수 있게한 채널요구 분할회로에 관한 것이다.
종래의 DMAC는 DMA(직접 메모리 액세스)동작을 요구하는디바이스를 4개까지 밖에는 부착할 수가 없고, 또한 어느한 순간의 DMA동작은 단지 1채널에 대하여서만 DMA동작을 하게된다.
따라서, 4개 이상의 DMA동작을 요구하는 디바이스가 있으면, DMAC를 2개 사용해야만 하므로 이에따라 제품코스트가 상승되는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 감안하여 4채널 밖에 존재하지 아니하는 DMAC에 7채널까지의 DMA요구를 할 수 있도록 하여 DMAC의 칩을 단일로 축소하고, 또한 DMA동작를 빠른 동작으로 처리할 수 있도록 함을 목적으로 한다.
본 발명을 첨부한 도면에 따라서 상세히 설명하면 다음과 같다.
제1도는 본 발명의 동작설명을 위한 전체블록구성도로서, DMAC(10)와, 데이터 및 어드레스버스밀티플렉서(20)와, DMAC채널요구분할회로(30)와, 디바이스(1, 2, 3, 4-1, 4-2, 4-3, 4-4)로 구성된다.
제2도는 상기 제1도의 DMAC채널요구분할회로(30)의 상세블록도로서 이에 도시한 바와 같이, DMAC채널요구데이지체인(Daisy Chain)회로(40)와, 디바이스어드레스디코오더(50)와, 메모리액세스어드레스모디파이어(Memory Access Address Modifier)(60)로서 구성된다.
제3도는 제2도의 DMAC채널요구데이지체인회로(40)의 상세회로도로서 이에 도시한 바와 같이 DMAC의 1채널에 4개의 DMA동작을 요구하는 DMA채널요구회로(71-74) 및 앤드게이트(A1-A3)로 구성되어져 있다.
또한, 데이지체인을 보다 빠르게 작동시키기 위하여 앤드게이트(1)를 사용하여 록어헤드데이지체인(Look Ahead Daisy-Chain)회로를 구성하였다.
디바이스어드레스디코오더(50)는 DMAC가 할당된 채널에 대한 디바이스 어드레스를 출력하면, 이것을 각 디바이스(4-1)(4-2)(4-3)(4-4)에 대한 DMA요구의 인식신호를 참고하여 4개의 디바이스를 선택할 수 있도록 하는 칩인에이블신호(Chip Enable signal)(
Figure kpo00001
)를 발생시키는 회로이다.
메모리액세스어드레스모디파이어(60)는 각 디바이스(4-1)(4-2)(4-3)(4-4)가 각각 다른 메모리영역으로 데이터를 전송한 경우에 DMAC 에서 출력되는 메모리 액세스 어드레스를 수정하여 어드레스를 밸생시키는 회로이다.
이와 같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.
DMAC(10)의 1채널에 4개의 디바이스(4-1, 4-2, 4-3, 4-4)가 DMA동작을 요구할 경우에, 우선 각 디바이스(4-1, 4-2, 4-3, 4-4)가 DMAC 동작을 요구할 경우에, 우선 각 디바이스(4-1, 4-2, 4-3, 4-4)에서는 DMA요구신호(
Figure kpo00002
)를 로우상태로 되게한다. 그러면, 제3도에 도시된 4입력앤드게이트(A1)를 통하여 DMAC(10)에 DMA요구신호(
Figure kpo00003
)가 인가된다. 그 다음에 DMAC(10)에는 DMA요구신호(
Figure kpo00004
)에 대한 인식신호(
Figure kpo00005
)를 발생시킨다. 이때에 DMAC채널요구데이지체인회로(40)에서 순위를 결정하여 높은순위[디바이스(4-1)가 가장 높고, 디바이스(4-4)가 가장 낮음]에 해당하는 디바이스에 인식신호(
Figure kpo00006
)를 발생시키게 된다.
제4도에서 인식신호(
Figure kpo00007
)가 저전위 상태로 인가되면, 인버터(I1)를 통하여 고전위 신호로 반전되어 DMA채널요구 집적회로(U1)의 클럭단자(CLK)에 인가되므로 그 DMA채널요구 집적회로(U1)의 출력단자(
Figure kpo00008
)신호는 DMA요구신호(
Figure kpo00009
)의 상태에 따라 결정된다.
한편, 상기 인식신호(
Figure kpo00010
)에 의하여 DMA채널요구집적회로(U1)가 클럭킹된후에 지연회로(80)에 의해 30ns경과할때 다시 DMA채널요구집적회로(U2)가 클럭킹되며, 이 DMA채널요구집적회로(U2)의 출력단자(Q), (
Figure kpo00011
)신호는 상기 DMA채널요구집적회로(U1)의 출력단자(
Figure kpo00012
)신호에 의해 결정된다.
즉, DMA요구신호(
Figure kpo00013
)가 로우상태일때 인식신호(
Figure kpo00014
)가 저전위 액티브가 되면, DMA채널요구집적회로(U1)의 출력단자(
Figure kpo00015
)신호가 하이상태가 되며, 지연회로(80)를 통하여 30ns지연후에 다시 DMA채널요구집적회로(U2)가 클럭킹되어 그 DMA채널요구집적회로(U2)의 출력단자(Q)신호는 고전위 상태로 되고, 출력단자(
Figure kpo00016
)신호는 저전위 상태로 된다.
데이지체인회로(40)의 입력신호(
Figure kpo00017
) 와 출력신호(
Figure kpo00018
)가 적어도 30ns후에는 하이 또는 로우상태로 결정되어 있으므로 DMA채널요구집적회로(U2)의 출력단자(Q)신호와 입력신호(
Figure kpo00019
)에 의해 인식신호
Figure kpo00020
를 결정하게 된다. 또한 입력신호(
Figure kpo00021
)는 앞단의 입력신호(
Figure kpo00022
)의 결과에 따라 변환된다. 만일, 디바이스에서DMA의 요구가 있고, 입력신호(
Figure kpo00023
)가 하이상태이고 인식신호(
Figure kpo00024
)가 입력되었으면, 그때 해당되는 디바이스에 인식신호(
Figure kpo00025
)를 저전위 액티브로 하여 주며, 출력신호(
Figure kpo00026
)는 로우액티브로 만들어 준다.
또한, DMAC(10)가 데이터 전송을 완료시에 출력되는 신호(
Figure kpo00027
)가 저전위 액티브이면, 데이터 전송의 완료를 나타내는 신호이므로 그 신호(
Figure kpo00028
)가 저전위 상태일때 DMA채널요구집적회로(U2)가 클리어되어 인식신호(
Figure kpo00029
)를 고전위상태로 만들어주게 되고, 또한 출력신호(
Figure kpo00030
)도 고전위 상태로 된다.
한편, 디바이스(1, 2, 3)에서 요구신호(
Figure kpo00031
)가 발생된 경우에는 DMAC(10)에서 그를 인식하여 그에 대응하는 인식신호(
Figure kpo00032
)를 디바이스(1, 2, 3)에 직접 인가하여 제어하게 된다.
한편, 상기에서와 같이 DMAC채널요구분할회로(3)의 DMA요구신호(
Figure kpo00033
)에 의해 DMAC(10)에서 로칼버스를 제어하게 되는 상태에서는 그 자신의 제어상태를 나타내는 신호(
Figure kpo00034
)를 DMAC 채널요구분할회로(30)의 디바이스어드레스디코오더(50) 및 메모리액세스어드레스모디파이어(60)에 인가하게 된다.
한편, 상기에서와 같이 디바이스(4-1, 4-2, 4-3, 4-4)의 DMA요구신호(
Figure kpo00035
)에 의해 DMAC(10)의 채널을 요구할 경우에는 DMAC채널요구데이지체인회로(40)의 데이지체인에 의해 DMA요구신호(
Figure kpo00036
)를 발생하여 DMAC(10)에 인가하게 되고, 이때 DMAC(10)는 그 DMA요구신호(
Figure kpo00037
)에 대한 인식신호(
Figure kpo00038
)를 발생하여 DMAC채널요구데이지체인회로(40)에 인가하게 되므로 그 DMAC채널요구데이지체인회로(40)에서는 원래의 인식신호(
Figure kpo00039
)를 발생하여 된다. 즉, DMAC(10)입장에서는 하나의 DMA요구신호(
Figure kpo00040
)에 대한 인식신호(
Figure kpo00041
)를 발생하므로, DMAC채널요구데이지체인회로(40)에는 그 DMA요구신호(
Figure kpo00042
)를 발생할때의 원래의 DMA요구신호(
Figure kpo00043
)에 따라 분류하여 인식신호(
Figure kpo00044
)에 따라 분류하여 인식신호(
Figure kpo00045
)를 디바이스(4-1, 4-2, 4-3, 4-4)에 인가하여야 된다. 또한, 이때 디바이스어드레스디코더(50)에 의해 디바이스(4-1, 4-2, 4-3, 4-4)를 선택하기 위한 칩인에이블신호(
Figure kpo00046
)를 분류하게 되고, 메모리액세스 어드레스모디파이어(60)에 의해 메모리어드레스(MA01-MA23)를 분류하게 된다.
이상에서 상세히 설명한 바와 같이 4채널 밖에 존재하지 아니하는 DMAC에 7개의 디바이스에서 DMA요구를 할 수 있게되므로 DMAC칩을 2개 사용할 경우를 1개로 감소시킬 수 있게되고, 또한 DMA동작이 빠른속도로 이루어질때는 더욱 효과적인 이점이 있게 된다.

Claims (1)

  1. 디바이스(1,2,3)의 DMA요구신호(
    Figure kpo00047
    )에 따라 DMAC(10)에서 인식신호(
    Figure kpo00048
    )를 그 디바이스(1,2,3)에 인가하고 한 DMAC채널요구회로에 있어서, 디바이스(4-1, 4-2, 4-3, 4-4)에서 DMA요구신호(
    Figure kpo00049
    )가 하나라도 발생될 경우에 DMA요구신호(
    Figure kpo00050
    )를 발생하여 상기 DMAC(10)에 인가하고, 그 DMAC(10)에서 그 DMA요구신호(
    Figure kpo00051
    )에 따른 인식신호(
    Figure kpo00052
    )가 출력될때에 상기 원래의 DMA요구신호(
    Figure kpo00053
    )에 따른 인식신호(
    Figure kpo00054
    )로 분류하여 상기 디바이스(4-1, 4-2, 4-3, 4-4)에 인가하는 DMAC채널요구데이지체인회로(40)와, 상기 인식신호(
    Figure kpo00055
    ) 및 어드레스신호(A01-A23)에 의해 칩인에이블신호(
    Figure kpo00056
    )를 발생하여 상기 디바이스(4-1, 4-2, 4-3, 4-4)에 인가하는 디바이스어드레스디코오더(50)와, 상기 인식신호(
    Figure kpo00057
    ) 및 어드레스신호(A01-A23)에 의해 메모리어드레스신호(MA01-MA23)를 발생하여 출력하는 메모리액세스어드레스모디파이어(60)로 구성하여 된 것을 특징으로 하는 DMAC채널요구분할회로.
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