KR890702347A

KR890702347A - 반향 소거장치

Info

Publication number: KR890702347A
Application number: KR1019890700644A
Authority: KR
Inventors: 주소 데딕 아이안
Original assignee: 콜린 프랜시스 호우스트; 지이 이이 시이 플레시 텔레커뮤니케이션스 리미팃드
Priority date: 1987-08-14
Filing date: 1988-07-29
Publication date: 1989-12-23
Also published as: US4972406A; WO1989001723A1; JPH02500237A; EP0303363A3; CN1014291B; DK182789A; PT88218A; GB8719307D0; EP0303363A2; FI891802A0; FI891802A; AU2057188A; DK182789D0; GB8816069D0; GB2208779B; AU592937B2; GB2208779A; CN1031915A

Abstract

내용 없음

Description

반향 소거장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 송신기/수신기 장치에 포함되어 하이브리드 회로를 통해 전(全) 2중 디지털 데이터 통신용 2선식 회선의 한 단자에 접속된, 본 발명에 따른 반향 소거장치를 도시한 도면 ; 제2도는 제1도의 반향 소거장치의 일부분을 상세히 도시한 도면 ; 그리고 제3도는 제1도 및 제2도의 반향 소거장치의 타이밍도이다.

Claims

메모리 장치(4)에는 소정 데이터 간격의 일부를 통해 전송된 데이터 비트열에 의해 각각 번지 지정되는 메모리 세그먼트들(41-44)이 있고, 샘플주기당 한번씩 상기 데이터 간격의 상응 부분을 전송된 데이터의 가까운 단자 반향의 디지털 추정치가 각 메모리 세그먼트(41-44)로부터 직접 판독되고, 메모리 장치(4)에서 동시에 판독된 상기 디지털 추정치들이 가산되어 상기 데이터 간격을 통해 전송된 데이터의 가까운 단자 전(全)반향의 디지털 추정치를 제공하도록 하며, 상기 각 디지털 전 방향 추정치가 변환기(7)를 통해 수신 신호와 함께 아날로그 가산회로(8)에 인가되어 이 수신 신호에 있는 상기 가까운 단자 반향을 소거하도록 하고, 에러 신호회로(9)가 상기 아날로그 가산회로의 출력으로부터, 메모리 장치(4)에 인가되는 에러신호를 유도하여 샘플주기당 한번씩 에러 조정된 디지털 추정치가 각 메모리 세그먼트(41-44)로 기골되도록하는, 하이브리드 회로(2)를 통해 2선식 회선(3)의 한 단자에 접속되었을 때 송신기/수신기 장치에서 전 2중 디지털 데이터 통신을 가능하게 하는 반향 소거장치(1)에 있어서, 적어도 3개 메모리 세그먼트들(41-44)이 있고, 그 가운데 가장 최근에 전송된 데이터에 의해 번지지정되는 한 메모리 세그먼트는 적어도 3데이타 비트의 열에 의해 번지지정되고 상기 데이터 간격은 적어도 9데이터 비트 주기인것과, 메모리 세그먼트들로부터의 디지털 추정치들의 가산은 직렬 산술장치(61-63)에 의해 이루어지고, 상응 디지털 추정치들이 메모리 세그먼트들(41-44)에서 판독된때부터 캇의 샘플주기들 후에 각 전 반향 추정치가 아날로그 가산 회로(8)에 인가되는 것과, 전송된 데이터에 대한 가까운 단자 반향 경로에는 이 가까운 단자 반향을 지연시켜 각 전 반향 추정치가 소거되려하는 가까운 단자반향과 함께 아날로그 가산회로(8)에 인가되게하는 수단(D1)이 있는 것과, 수단들(D21-D24)이 메모리 세그먼트(41-44)로부터 판독된 각 디지털 추정치를 그 세그먼트에 대해 제공된 에러 가산기(64-67)로 인가하기 위해 메모리 장치에 제공되어 각 에러 신호가 조정되려하는 디지털 추정치와 함께 상기 에러 가산기(64-67)에 인가되고, 조정된 각 디지털 추정치가 각 메모리 세그먼트(41-44)로부터 판독된 때부터 정수의 샘플주기후에 추정치가 상기 세그먼트에 기록되는 것을 특징으로 하는 상기 반향 소거 장치.
제1항에 있어서, 4개 메모리 세그먼트들(41-44)이 있는 반향 소거 장치.
제2항에 있어서, 상기 메모리 세그먼트들로 부터의 디지털 추정치들을 가산하는 상기 직렬 산술장치에 3개의 1비트 가산기들(61-63)이 있는 반향 소거 장치.
제2항 또는 제3항에 있어서, 각 메모리 세그먼트가 3데이타 비트열에 의하여 번지지정되는 반향 소거 장치.
제1항 내지 제4항중 어느 한 항에 있어서, 데이터 비트 주기당 4샘플 주기들이 있고 따라서 4개의 상이한 디지털 추정치들이 데이터 비트 주기마다 각 메모리 세그먼트(41-44)로부터 판독되는 반향 소거 장치.
제1항 내지 제5항중 어느 한 항에 있어서, 각 디지털 추정치가 적어도 12비트로 구성된 워드인 반향 소거 장치.
제1항 내지 제6항중 어느 한 항에 있어서, 가까운 단자반향을 지연시키는 상기 수단(D1)에는 하이브리드 회로(2)를 통한 각 데이터 비트의 전송을, 각 데이터 비트가 메모리 세그먼트들(41-44)을 번지지정하기위해 메모리 장치에 인가된때부터 정수의 샘플주기들만큼 지연시키는 수단이 있는 반향 소거장치.
제1항 내지 제7항중 어느 한 항에 있어서, 메모리 세그먼트들(41-44)로부터 동시에 판독된 상기 디지털 추정치 들이 상기 직렬 산술장치(61-63)에 의해 1 샘플 주기 동안 가산되고, 최종 디지털 전 방향 추정치가 뒤이은 샘플주기에서 상기 D/A변환기(7)에 의해 변환되는 반향 소거 장치.
제1항 내지 제8항중 어느 한 항에 있어서, 각 디지털 추정치를 에러 가산기에 인가하도록 제공된 상기 수단들은 지연수단들(D21-D24)로 구성되고, 상기 지연수단들에는 상기 디지털 추정치의 비트들이 상기 직렬 산술장치(61-63)로 입력되는 것과 동시에 직렬형으로 입력되고 상기 지연수단들로 부터는 상기 디지털 추정치의 비트들이 정수의 샘플주기등 만큼 지연된 직렬형으로 출력되는 반향 소거장치.
제1항 내지 제9항중 어느 한 항에 있어서, 직렬/병렬 레지스터(412)가 각 메모리 세그먼트(41-44)에 대해 주어지고, 상기 메모리 세그먼트로부터 병렬형으로 판독되었던 디지털 추정치가 상기 레지스터(412)로부터 직렬형으로 직렬산술장치(61-63)에 출력되며 그동안에 상기 메모리 세그먼트(41-44)에 병렬형으로 기록될 조정된 디지털 추정치가 각 에러 가산기(64-67)로부터 직렬형으로 상기 레지스터(412)에 입력되는 반향 소거장치.
제1항 내지 제10항중 어느 한 항에 있어서, 상기 에러 신호 회로(9)가 정수의 샘플주기들을 통해 아날로그 가산회로의 샘플된 출력을 디지털 에러신호로 변환시키는 A/D변환기인 반향 소거장치.
제11항에 있어서, 디지털 에러신호와 조정되려하는 각 디지털 추정치 모두가 직렬형으로 각 에러 가산기에 인가되는 반향 소거장치.
제11항에 있어서, 디지털 에러 신호가 지수적으로 수량화되고, A/D변환기(9)에서 아날로그 가산회로(8)의 샘플된 출력(SH)이 입력전압으로서 인가되어 이 변환기의 최하위 비트 출력을 제공하기 위해 기준 전압(V_R)과 비교되는 초기전압을 캐패시터 장치(C1-C3)를 충전시키도록하며, 그후 연속단계들 각각에서 캐패시터 장치(C1-C3)상의 전압이 반분되며 이 반분된 전압이 상기 기준 전압(V_R)과 비교되어 변환기의 그다음 하위 비트 출력을 제공하도록 하는 반향 소거장치.
제13항에 있어서, 조정되려하는 각 디지털 추정치가 직렬형으로 각 에러 가산기(64-67)에 인가되며, 디지털 에러신화 1샘플주기에서 발생되고, 각 디지털 에러신호의 비트들이 상기 에러신호가 완료될 때까지 기다리지 않고 직렬형으로 발생되면서 에러 가산기에 인가되는 반향소거장치.
제13항에 있어서, 상기 A/D 변환기(9)가 단일 비교기(COMP)와 스위칭 장치(SW1-SW3)를 포함하고 상기 스위칭장치(SW1-SW2)에 의해 상기 입력 전압이 우선 비교기(COMP)에 인가되어 상기 입력 전압의 부호를 결정하고 상기 부호를 나타내는 변환기의 출력비트를 제공하도록 하며 그다음에 상기 기준 전압(V_R)과 캐패시터 장치(C1-C3)상의 상기 초기전압이 입력전압의 상기 결정된 부호에 따라 비교기(COMP)의 적절한 입력들에 인가되어 변환기의 상기 최하위 및 후속 출력 비트들을 제공하도록하며, 상기 부호비트와 상기 최하위 및 후속 비트들이 조합되어 A/D변환의 결과를 소정 2극 코드로 제공하는 반향 소거장치.
제15항에 있어서, 각 에러 가산기(64-67)는 1비트 가산기들이며, 디지털 추정치들이 2의 보수 코드화된 직렬형으로 1비트 에러 가산기들에 인가되며, 에러 신호 최하위 및 후속 비트들과 에러신호부호비트의 조합이 1비트 가산기들(64-67)에 의해 수행되어 A/D변환의 결과를 2의 보수 코드화된 형으로 제공하도록 하는 반향 소거장치.
보상장치(4)가 소정 데이터 간격을 통해 전송된 데이터 비트열에 의해 번지지정되고, 보상장치(4)가 정보를 포함하고 이 정보로부터 데이터 비트 주기당 다수의 샘플 주기들 각각에서 상기 데이터 간격을 통해 전송된 데이터의 가까운 단자반향의 디지털 추정치가 제공되며, 상기 각 디지털 추정치가 수신된 신호와 함께 D/A변환기(7)를 통해 아날로그 가산회로(8)에 인가되어 이 수신된 신호에 있는 상기 가까운 단자 방향을 소거하도록하며, 에러 신호회로(9)가 보상장치(4)에 인가되는 에러신호를 아날로그 가산회로의 출력으로부터 유도하여 샘플주기당 한번씩 보조상장치내 정보가 조정되도록 하는, 하이브리드 회로(2)를 통해 2선식 회선(3)의 한 단장에 접속되었을 때 송신기/수신기 장치에서 전 2중 디지털 데이터 통신을 가능하게하는 반향 소거 장치(1)에 있어서, 에러신호회로(9)가 아날로그 가산회로의 샘플된 출력을 지수적으로 수량화된 디지털 에러신호로 변환시키는 A/D변환기인것과, A/D변환기에서 아날로그 가산회로(8)의 샘플된 출력(SH)이 입력 전압으로서 인가되어 변환기의 최하위 비트출력을 제공하도록 기준전압(V_R)과 비교되는 초기 전압으로 캐패시터 장치(C1-C3)를 충전시키도록 하며, 그런후 연속단계들 각각에서 캐패시터 장치(C1-C3)상의 전압이 반복되고 이 반분된 전압이 상기 기준전압(V_R)과 비교되어 변환기의 그다음 하위 비트 출력을 제공하도록 하는 것을 특징으로 하는 상기 반향 소거장치.
제17항에 있어서, 상기 보상장치가 상기 가까운 단자반향의 디지털 추정치들의 세트를 포함하는 메모리 장치(41)이고, 상기 세트의 각 디지털 추정치는 상기 다수의 샘플 주기들중 하나와 가능한 상기 데이터 비트열중 하나에 상응하며, 에러신호가 메모리 장치(4)에 인가되어 샘플주기당 한번씩 에러 조정된 디지털 추정치가 메모리 장치에 기록되도록 하는 반향 소거장치.
제17항에 있어서, 상기 보상장치는 각각이 상기 데이터 간격의 일부를 통해 전송된 데이터 비트열에 의해 번지지정되는 메모리 세그먼트들(41-44)이 있는 메모리 장치(4)이며, 샘플주기당 한번씩 상기 데이터 간격의 상응부분을 통해 전송된 데이터의 가까운 단자 반향의 디지털 추정치가 각 메모리 세그먼트(41-44)로부터 즉시 판독되며, 상기 메모리 장치에서 동시에 판독된 상기 디지털 추정치들이 가산되어(61-63)상기 데이터 간격을 통해 전송된 데이터의 가까운 단자 반향의 상기 디지털 추정치를 제공하도록하며, 에러신호가 상기 메모리 장치에 인가되어 샘플주기당 한번씩 에러 조정된 디지털 추정치가 각 메로리 세그먼트(41-44)에 기록되도록 하는 반향 소거장치.
제17항 내지 제19항중 어느 한 항에 있어서, 상기 A/D변환기(9)가 단일비교기(COMP)와 스위칭장치(SW1-SW3)를 포함하고 상기 스위칭장치(SW1-SW3)에 의해 상기 입력전압이 우선 비교기(COMP)에 인가되어 상기 입력전압의 부호를 결정하고 상기 부호를 나타내는 변환기의 출력비트를 제공하도록하고 그다음에 상기 기준전압(V_R)과 캐패시터 장치(C1-C3)상의 상기 초기전압이 입력전압의 상기 결정된 부호에 따라 비교기(COMP)의 적절한 입력들에 인가되어 변환기의 상기 최하위 및 후속 출력 비트들을 제공하도록하며, 상기 부호비트와 상기 최하위 및 후속 비트들이 조합되어 A/D변환의 결과를 소정 2극 코드로 제공하도록 하는 반향 소거 장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.