CN1031915A - 回声抵消器 - Google Patents

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Abstract

一种回声抵消器(1)，用于当经过混合电路(2)连 接到双线线路(3)的一端时，可使发送/接收单元进 行全双工数字数据通信。为了在7—8公里、线路数 据速率为160Kb/s时能够充分抵消回声，至少使用 9比特的数据比特历史对至少有三个分区(41—44) 的存贮器进行寻址，第一分区(41)由至少三个数据比 特序列来寻址。这样分区存贮器的容量可以最小，小 于2Kb，对于以集成电路实现的抵消器来说，总的芯 片面积最小。通过使用把分区的输出相加的串行运 算(61—63)及流水线方式(D1、D21、—D24)保持中等 功耗的时钟速度。

Description

本发明涉及一种发送/接收单元中的回声抵消器，当将该回声抵消器经混合电路连接到双线线路的一端时，可进行全双工数字数据通信。
本发明涉及这样一种回声抵消器，其中的存贮单元是由传送的预定数据间隔中的一个数据比特的序列来进行寻址的;其中的存贮器单元含有一组通过传送来的上述数据间隔的近端回声的数字估计值，该组的每个数字估计值对应于每个数据比特期间多个取样周期中的一个周期和相应于可能的各上述数据比特序列中的一个比特;其中每个取样周期一次地从存贮单元中提供一个上述数字估计值，并经数-模变换器与所接收的信号一起送到一个模拟求和电路，以抑制接收信号中的近端回声;其中一个差错信号电路从模拟求和电路中提取一个差错信号，并将其输入到存贮器单元，这样每个取样周期一次地将一个修正了的差错数字估计值写入存贮单元。
上述回声抵消器从GB2.007，946B专利说明书（见图10和12）中已然公知。这种回声抵消器还可以从N.Holte和S.Stueflotten于1981年11月发表在IEEE    Transac-tions    on    Communications，Vol.COM-29，NO.11，Pages1573-1580的文章中公知。Holte的文章概述了用于这种回声抵消器中的以存贮器进行补偿的原理以及与公知的回声抵消中的用一个数字横向滤波器作为补偿电路所进行的对比。因此，以数据比特序列用于对存有实际数字回声估计值的存贮进行寻址的存贮器补偿方式与以数据比特序列的符号决定滤波器存贮系数的加或减以综合出数字回声估计值的横向滤波器补偿方式进行对比。
Holte的文章描述了可用于线路长度为7公里、数据速率为80Kbit/s的回声抵消器。在这种线路长度和频率时，所收到的信号的衰耗可高达30dB。发送信号的近端回声被混合电路至少衰减10dB。因此为了保证接收信号有满意的20dB的信噪比，要求回声抵消器对经混合电路接收的信号中的近端回声要衰减40dB。Holte指出，在80Kbit/S的速率时，线路的回声脉冲响应在五个数据比特的持续时间里必须有40dB的衰减。并建议对每个回声估计值来说，对于有12比特字的每个数据比特周期应补偿8个样值。因此要存贮五个数据比特寻址的回声估计值要求读/写RAM数字存贮器的容量为25×8×12＝3Kbit。
对于综合业务数字网（ISDN）现在要求用户发送/接收单元能工作在160Kb/S的线路数据速率。在R.P.Colbeck和P.B.Gillingham发表于1986年2月IEEE Transac-tions on Circuits and Systems，Vol.CAS-33，NO2，Pages 175-182的文章中描述了一种可工作于160Kb/S线路工作速度具有存贮器补偿回声抵消能力的综合电路发送/接收单元。在RAM存贮器中使用了14比特的字，由具有每波特8个样值的五个数据比特历史寻址。因此，该存贮器的容量为25×8×14＝135Kb。这就是说提供45dB的回声抵消，混合电路回声衰减10dB和要求15dB的接收信号的信噪比，它适用于40dB接收信号的电缆衰减，上述存贮器容量可以适用于线路长度为5公里、80Kb/S的接收信号或线路长度为4公里、160Kb/S的接收信号。因此对于用户线路长度达7公里的整个范围，要求的线路数速速率为160Kb/S的回声抵消，根据Colbeck的设计，即使信噪比只有15dB也差得远。要求这些用户发送/接收单元是容量大成本低，而且成本主要由集成电路芯片的面积来决定。Colbeck文章的图8表明了大约芯片面积的四分之一是存贮器。我们认为，对在线路速率为160Kb/S，线路长度为7公里的情况下，要得到所希望的20dB的信噪比，至少需要有9比特的数据历史。根据Colbeck的设计，这要使存贮器的容量增加到16倍，因此芯片总面积约增加到4倍，这显然是不能接受的。
T.Svensson于1984年5月在Ericsson Review NO.ISDN，Vol61，发表一篇文章，介绍了一种称为双RAM滤波器的用于160Kb/S速率的回声抵消器。这种存贮器补偿是通过把RAM存贮器专为两个分区来实现的。存贮器由7比特的数据历史来寻址，3比特送到一个分区，而4比特送到另一个分区。在送到一个数一模变换器之前，将这两个RAM的输出相加。据说，双RAM结构与单RAM结构相比，其优点是RAM的总容量要小得多。在RAM中字的比特长度和每个数据比特周期样值的数目没有说明，但是如上面讨论的Colbeck的文章中，如果它们是14比特和8个样值的话，那么可以得到存贮器的容量为（23+24）×8×14＝2688比特。用于把两个RAM的输出相加的电路的性质没有说明。但是，如Holte和Colbeck所指出的那样，假定使用了并行总线和并行加法器，这个用于相加的电路将承担芯片面积的不利后果，部分地抵消了由于存贮器分区所得到的减少存贮器面积的优点。另外，如上所述，我们认为至少需要9比特的数据历史。根据SVensson的设计，分别用4比特和5比特寻址的两个RAM使存贮器容量加倍到约5Kb。我们还考虑了把Svensson的设计进行推理的可能性，进一步把存贮器分为三个分区，每个分区都由三个数据比特进行寻址。这样就使得9比特的数据历史可用和Svensson所公开的双存贮器相同的存贮器容量进行存贮，但是这将大大地增加加法器电路的面积，因此仍然是不可取的。
本发明的一个目的是提供一种改进的回声抵消器，它克服了上述有关在整个用户线路长度范围内，高达160Kb/S工作时所有的问题。
根据本发明的第一个方面，提供在发送/接收单元中的一种回声抵消器，用于当通过一个混合电路连接到双线线路的一端时，可进行全双工数字数据通信，其中的存贮器单元具有多个存贮器分区，每个分区通过分为预定的数据间隔进行传送的数据序列比特来寻址，其中每个取样周期一次地从每个存贮器分区直接读出对应于上述数据间隔所传送的数据的近端回声数字估计值。其中在存贮器单元中，将同时读出的各上述数字估计值进行相加，以提供在上述数据间隔传送的数据的全近端回声的数字估计值，其中每个上述数字全回声估计值经过一个数-模变换器与所接收的信号一起送到一个模拟求和电路，以抑制接收信号中的上述近端回声;以及一个差错信号电路从模拟求和电路的输出取出一个差错信号，该信号被送到存贮单元，这样在每个取样周期一次地把修正的差错数字估计值写入每个存贮器分区，其特征在于：至少有三个存贮器分区，由最近传输的数据寻址的分区由至少三个数据比特序到进行寻址，上述数据间隔至少是9个数据比特周期;从存贮器分区来的各数字估计值的相加是由一个串行运算装置进行的，在相应的数字估计值从存贮器分区读出以后，在一个整数取样周期内，每个全回声估计值被送到模拟求和电路;传送数据的近端回声通路包括延迟近端回声的装置，使得每个全回声估计值和所要抑制的近端回声一起送到模拟求和电路，以便对回声进行抑制;在存贮器单元中提供用于把从存贮器分区读出的每个数字估计值送到有关那个分区的一个差错加法器的装置，这样每个差错信号都要和修正的数字估计值一起送到上述差错加法器，在一个整数取样周期读出之后的一个周期把每一个修正的数字估计值写入其相应的存贮器分区。
在根据刚才叙述的本发明的回声抵消器中，使用了分区的存贮器与串行运算及流水线方式操作，这些技术实质上在全数字***中都是公知的。但是，我们认为它们在存贮器补偿回声抵消器的部分数字与部分摸拟的***中的组合，使用的实现分区存贮器的全部潜力之中包含有发明高度。用于把各存贮器分区的输出相加的串行运算的优点是使这种加法器所要求的芯片面积减到最小。串行运算的缺点是它固有的比用于这种目的的并行运算操作速度慢。如果串行运算用一个足够高的时钟速度来补偿其固有的操作速度慢，但在功率消耗的增加是不能接收的。这个问题是用流水线操作方式来克服，也就是说不是修正存贮器分区的输出及在一个取样周期内写回，而是在一个整数取样周期之后，进行模拟求和并写回，并且为了使回声估计值的模拟求和同该回声同步，采用了时延来使差错信号与用于相加的回声估计值同步，并将修正的回声估计值写回到正确的存贮器的存贮单元。
在本发明的回声抵消器中，分区方式优先地分为四个存贮器分区，在这种情况下，为了相加其输出，需要三个一位加法器。四个存贮器分区中的每个分区可以用三个数据比特来寻址。在这种情况下，使用了12比特的数据历史，在要求的最长线路上和160Kb/S速率时，取得了极为满意的抵消结果。每个数据比特期间四个样值认为是足够的，而每个数字估计值至少应是12比特字。如果使用16比特字，那么存贮器总容量只有23×4×4×16＝2Kb。
在近端回声通路中，用于延迟近端回声及发送数据的装置，最方便地是包括一个这样的装置，该装置经由混合电路对传输的每一个数据比特延迟一个整数取样周期，此后该数据比特被送到存贮单元以便寻址各存贮器分区。
同时从存贮器分区读出的数字估计值通过上述串行运算装置在下一个取样周期内进行相加，产生的数字全回声估计值由上述数字-模拟变换器在下一个取样周期中进行变换。
用于给差错加法器提供每个数字估计值的装置可以包括延迟装置，在该数字估计值比特输入到上述串行运算装置的同时，它们以串的形式输入到该延迟装置，并且延迟一个整数取样周期后，以串行形式从该延迟装置输出该数字估计值的比特。这样很方便地避免了为在正确的时间把数字估计值送到差错加法器而要再从分区中读出该数字估计值。
每个存贮器分区可以有各自相应的串行/并行寄存器，数字估计值已从那个存贮器分区的并行形式读出，从那个寄存器以串行形式输出到串行运算装置，同时一个将以并行形式写入那个存贮器分区的修正的数字估计值，将从各自的差错加法器以串行的形式输入到那个寄存器。这就启动一个序列，在每个取样周期中以方便的方式转换各个地址，用以并行的形式进行读和写数字估计值。
差错信号电路可以是一个模拟-数字变换器，它在一个整数取样中把模拟求和电路的取样输出变换为数字差错信号。在这种情情下，数字差错信号和要修正的各个数字估计值都可以串行形式输入到各自的差错加法器。
在上面讨论的Holte和Colbeck的两篇现有技术文章中已经知道，通过随机重复运算可以加速修正存贮的数字回声估计值，也就是说，差错信号可作为与模拟求和电路输出的幅度成比例的一个正值或负值，由一个模-数变换器提供。但是在Holte和Colbeck的两篇文章中，用较慢的而较简单的信号运算的电路组成和为这种配合方式所要求的芯片面积已被否定。也就是说，简单地提供一个比较器以给出正的或负的差错信号，每次一步地增加或减少存贮的数字估计值。
根据本发明的回声抵消器，作为一个任选的特点，我们建议一种简单的模-数变换器，它是在完全成比例的随机配合与符号配合之间提供一种有益的折衷方法。因此，如在倒数第二段描述的回声抵消器中，数字差错信号被进行指数型量化，这是这样得到的，在模-数变换器中，模拟求和电路的取样输出作为一个输入电压将电容器装置充电到一个初始电压，该电压与一个参考电压进行比较，以提供该变换器的最低有效位输出，此后，在以后的每一步中，该电容器装置上的电压分为两半，一半的电压再与上述参考电压比较，以提供该变换器的下一个有效位输出。
在刚才描述的回声抵消器中，要修正的每个数字估计值可以串行形式输入到各自的差错加法器，该数字差错信号可以在一个取样周期中产生，每个数字差错信号的所有比特输入到该差错加法器，因为它们是串行形式产生的，不要等待该信号的完成。
特别是在倒数第二段叙述的回声抵消器中，模-数变换器可以包括一个比较器和一个转换装置，用这装置上述输入电压首先加到比较器以确定该输入电压的符号，而后提供表示该符号的变换器的一个输出比特，上述参考电压和电容器装置上的初始电压根据上述输入电压确定的符号，输入到比较器相应的输入端，提供变换器的上述最低有效位和该变换器以后的输出比特，上述符号和上述最低有效位及以后的各比特组合起来，以预定的双极性码形式提供模-数变换器的结果。该模-数变换器只包括一个比较器，所需的芯片面积特别经济。
通用的双极性码是2的补码。如果在刚才所述的回声抵消器中使用这种码，那末差错加法器需要的芯片面积可以同装置一起减小到最小，在该装置中每个差错加法器是一位的加法器，数字估计值以2的补码的串行形式输入到一位的差错加法器中，而且差错信号最低有效位和以后的带有差错信号符号的比特的组合是由一位加法器进行的，以2的补码的形式提供模-数变换的结果。
上面已经建议模-数变换器在完全成比例的随机配合与符号配合之间提供一个折衷的方法，不管怎样，该变换器具有上述的单一的比较器和转换装置，它可以有效地在回声抵消器中使用，而不限于根据本发明上述的第一方面中用串行运算和流水线方式的特定的分区存贮器补偿的回声抵消器中。因此，它可以用于上述Holte和Colbeck型的存贮器补偿回声抵消器中，也就是说，在其中有一个存贮器单元，该单元中包含有一组近端回声的数字估计值，该组的每个数字估计值对应于每个数据比特周期的许多取样周期的一个周期和对应于所发送的数据间隔中一个可能的完全的数据比特序列;并且差错信号送到存贮器单元，这样每个取样周期一次地把一个差错修正数字估计值写入存贮器单元。另外，我们认为，这样的模-数变换器不仅可用在存贮器补偿型的回声抵消器中，也可以用在横向滤波器回声抵消器中。在所有的情况下，差错信号的模-数变换器加快了回声抵消器的修正速度，当发送/接收单元只需相应地占用线路的时间很短时，在160/Kb/S的高速线路数据速率的情况下，这是特别重要的。
因此根据本发明的第二个方面，提供一个回声抵消器，当它经过一个混合电路连接到双线线路的一端时，可在发送/接收单元中进行全双工数字数据通信，其中在预定的数据间隔上发送的数据比特序列对补偿单元进行寻址;其中补偿单元含有信息，在每个数据比特周期的许多取样周期中提供在上述数据间隔发送的数据的近端回声数字估计值;其中每个上述数字估计值经数-模变换器与接收的信号一起输入到一个模拟求和电路，以抑制该接收信号中的上述近端回声;以及其中差错信号，电路从模拟求和电路的输出取出一个差错信号，该信号输入到补偿单元，这样每个取样周期一次地修正补偿单元中的信息，其特征在于：差错信号电路是一个模拟-数字变换器，它把摸拟求和电路的取样输出变换为指数型量化的数字差错信号，而且在该模拟-数字变换器中，模拟求和电路的取样输出作为一个输入电压将电容器装置充电到一个初始电压，该电压与一参考电压进行比较，以提供变换器的最低有效比特输出，在以后的每一步中，电容器装置上的电压分成两半，一半的电压与上述参考电压比较以提供变换器的下一个有效位输出。
下面参照附图详细描述本发明，其中;
图1表示根据本发明的回声抵消器，它包括在发送/接收单元之中，经过混合电路连接到双线线路的一端，用于全双工数字数据通信;
图2更为详细地表示图1中的回声抵消器部分的情况;
图3表示图1和图2的回声抵消器的时间关系图。
现在参照图1，它表示了一个用户发送/接收单元，适用于用单片集成电路来实现，该单元包括发送器TX，接收器RX和回声抵消器1，当经混合电路2接到双线线路3的一端时，可以在该单元中进行全双工数字数据通信。
该发送/接收单元适用于综合业务数字网（ISDN）中，而且可以在线路数据速率为160Kb/S时工作，例如，包括两条64Kb/S数字话音通路，一条16Kb/S数据信息通路和16Kb/S帧信息。发送数据比特是用二进制线路码如双相WALI码。
在最长的用户线路7-8公里上以160Kb/S传输的信号的电缆衰耗可达45dB。接收器RX接收的信号基本上包括从双线线路3的近端发送的电缆衰减的信号和发送器TX发送的信号的近端回声，近端回声被混合电路衰减至少10dB。因此对于在接收器RX信噪比为20dB时，要求该回声抵消器1把近端回声衰减55dB。在这些频率的各用户线路的脉冲响应是这样的：对于这种程度的回声抵消，回声抵消器应提供在至少9比特期间内发送的数据的近端回声估计值。该回声抵消器使用12比特的数据历史，因此用于该目的是绰绰有余的。
在回声抵消器1中，存贮单元4有四个存贮器分区41-44，每个分区由在12比特数据期间传输的三个数据比特序列经寄位寄存器5进行寻址，存贮器分区41由三个最近传输的数据比特寻址，以此类推。接收器RX对接收的信号每个数据比特期间取样四次，而且每个取样周期每次直接从存贮器分区41-44的各分区读出一个14比特字的数据近端回声的数字估计值，该数据是在相应的12比特数据间隔中的一部分中进行传送的。因此每个存贮器分区41-44存贮23×4×14＝488比特，该存贮器单元4的存贮器总容量为1792比特。每个数字回声估计值字可以多于14比特，如16比特。为了更精确地抵消回声，数字回声估计值字至少应包括12比特。存贮器容量小于2Kb对于小的集成电路芯片面积和成本低的回声抵消器是重要的。
同时从存贮器分区41-44读出的每组四个数字估计值由包括三个一位加法器61-63的串行运算装置进行相加，提供在12比特数据间隔上传输的数据的全近端回声的14比特数字估计值，每个全回声数字估计值经数-模变换器7与接收的信号一起输入到一个摸拟求和电路，以抑制接收信号中的近端回声。在相应的数字估计值从存贮器分区41-44读出以后，在一个整数取样周期内，每个全回声估计值输入到模拟求和电路8。用于传输数据的近端回声通路包括使近端回声延迟的装置，以便使每个全回声估计值和要抑制的近端回声一起输入到模拟求和电路8。差错信号电路9从模拟求和电路8的输出取出一个差错信号，该差错信号输入到存贮器单元4，这样每个取样周期一次地把一个差错修正数字估计值写入各个存贮分区41-44，在各个整数取样周期中，在每个修正正的数字估计值读出之后，就写入它相应的存贮器分区，把到接收器RX的信号作为差错信号是由于发送和接收信号是非相关的，这是具有合适的扰码器和反扰码器（这里没有画出）的发送/接收单元中的回声抵消器的公知特点。
与相应的数据序列中的每一比特的系数都需要一种综合的横向滤波器补偿方式的回声抵消器相比较，实际上全数字回声估计值直接存贮的存贮式补偿方式的回声抵消器的优点是在数-模变换器中的任何非线性都可以由误差信号的修正这一正常操作而自动全面地予以补偿。在这方面分区的存贮器补偿方法是一种折衷方法，因为数-模变换器的非线性只是在各个分区内被补偿了。但是，最需要进行非线性补偿的是第一个分区，它提供最近传送的数据比特的回声估计值的最大分量。我们认为，第一个存贮器分区是由最近传送的数据进行寻址的，如果由至少三个数据比特序列来寻址，那末减少在数-模变换器中非线性补偿是可以接受的。在线路长度为7-8公里，线路数据速率为160Kb/S时可提供足够的回声抵消的一种可能选择的分区的安排可以有四个分区，前两个分区各由3个数据比特寻址，而后两个分区各由两个数据比特寻址。对于每个数据比特期间4个样值和14比特字的估计值的情况，使用10比特数据历史时，可得出存贮器容量为2×4×14×（23+22）＝1344比特。另一种可能满意的分区安排有三个分区，第一个分区由4个数据比特寻址，而第二和第三分区各由3个数据比特寻址。而且对于每个数据比特期间4个样值和14比特的估计值时，可得到存贮器容量为4×4×（24+（2×23）＝1792比特。这和图1使用的较短的数据比特历史的安排的存贮器容量相同，但是对数-模变换器中的非线性提供更好的补偿。
回到图1，数-模变换器7是一个串行变换器，由加法器61-63进行的串行加法运算和由变换器进行变换都在一个取样周期中完成的。但是最好是，同时从存贮器分区41-44读出的数字估计值由加法器61-63相加，并在一个取样周期中输入到用于变换器7的串行一并行寄存器，在以后的取样周期中，数字全回声估计值从该寄存器输入锁存器，并且该锁存的数字估计值由数-模变换器7进行变换。最方便地是延迟近端回声的装置包括一个数字延迟器D1，在该数据比特输入到存贮器单元4用于寻址存贮器分区41-44以后，数字延迟器把从发送器TX经混合电路2传送来的每个数据比特都延迟一个整数取样周期。因此，由变换器7进行的数-模变换和模拟求和电路8的计算是在从存贮器分区41-44读出数字估计值后两个取样周期完成的，那么数字延迟器D1延迟了两个取样周期。
在存贮单元4中有四个一位差错加法器64-67，相应每个存贮器分区一个。在存贮器单元4中存装置D21-D24，把从存贮器分区读出的每个数字估计值输入到其相应的差错加法器，这样，每个差错信号与要修正的各个数字估计值一起输入到每个差错加法器64-67。为了在正确的时间把数字估计值输入到差错加法器64-67，这将可以重新从分区中读出该数字估计值。但是通过D21-D24避免这样做，上述装置由用于每个分区的单独的延迟装置所组成，以串行形式输入到每个延迟装置D21-D24的各自的数字估计值的各比特同时还输入到串行运算装置61-63，并且来自上述串行运算装置61-63的数字估计值的各比特延迟取样周期整数倍后被以串行形式予以输出。
下面将参照图2和图3，详细讨论把从存贮器分区读出的数字估计值以串行形式提供给串行运算装置61-63和延迟装置D21-D24的优选装置，以及把从差错加法器64-67取出的修正的数字估计值写入存贮器分区中的正确的存贮单元的优选装置。差错信号电路9可以包括一个比较器，简单地用来给出一个正或负的差错信号，该差错信号每次使数字估计值加1或减1。但是，差错信号电路9的优选形式是一个模-数变换器。下面将参照图2进行详细的介绍。在一个整数取样周期中，它把模拟求和电路8的取样输出变换为数字差错信号。在这种情况下，要修正的数字估计值以串行形式从延迟装置D21-D24输入到各自的差错加法器64-67，数字差错信号也以串形形式输入到每个差错加法器64-67。
前面已经提到，小的分区41-44存贮器容量对于减小集成电路芯片面积是重要的。由于只需要7个一位加法器61-67，并且是以串行总线工作的，四个存贮器分区需要的运算电路所占用的芯片面积是小的。
现在参照图2和图3详细描述图1中所示的回声抵消器的工作情况。通过未画出但是公知的装置，混合电路2收到的160Kb/S的数据信号中有一个10.24MHZ的时钟信号，从这个时钟信号中取出定时信号用于控制该回声抵消器。图3表示一个信号T，其周期为6μS，相应于线路数据速率为160Kb/S时的数据比特的周期，和信号T/2及T/4，周期分别为T周期的二分之一及四分之一。因此信号T/4的周期为1.5μS，在每个取样周期中有16个时钟信号周期。图3中的DB线表示从图1的发送器TX来的现行数据比特（CDB），它和信号T对准，其前面是前数据比特PDB，后面接下一个数据比特NDB。控制信号确保现行数据比特进入移位寄存器5的第一级ENTER（CDB），在现行数据比特周期开始之后八分之一数据比特周期移位寄存器中的内容相应地被改变了。同样，下一个数据比特在它开始后的八分之一数据周期进入移位寄存器5的第一级ENTER（NDB）。信号T和T/2提供一个两比特取样状态码，以确定在每个数据比特周期从各个分区41-44读出的四个数字估计值序列的存贮单元。信号T/4确定在每个取样周期内的读出状态R和写入状态W。寄存器5的三个数据比特是用于各个分区41-44的读与写寻址的，由信号DBA控制该信号输入到寄存器5和分区41-44的数据比特寻址控制电路。图2表示用于分区41这种数据比特寻址控制电路51。
在现行数据比特输入ENTER（CDB）之后，从各分区41-44读出的第一个比特数字估计值在时间R1C被读出，R1C设置在现行数据比特周期开始以后第二个取样周期的第一个时钟信号周期中的。在时间R1C的信号DBA中有状态CA，也就是说，由寄存器5中的最初三个数据比特确定的现行地址经控制电路51提供给分区41，由数据比特4至6确定的现行地址提供给分区42，以此类推。在时间R1C，这些最初的数字估计值从个分区的存贮器中以并行形式读出，输入到该分区的并行/串行寄存器。图2表示分区41的存贮器411和并行/串行寄存器412。在以后的14个时钟信号周期的每个周期中，每个第一数字估计值的一个比特从并行/串行寄存器412和其他分区42-44的相应的并行/串行寄存器输出，这四个比特由串行运算装置相加，该装置包括三个一位加法器61-63和相连的各串行总线，第一个全数字回声估计值的结果信号比特输入到数字-模拟变换器7中的串行/并行寄存器71。同样在这14个时钟信号周期的每个周期中，从并行/串行寄存器412及其他分区42-44相应的并行/串行寄存器输出的比特输入到各个延迟装置D21-D24，每个延迟装置包括能保持两个数字估计值的移位寄存器。这14个时钟信号周期在图3中以IC（61-63）表示。
在现行数据比特周期中，从各分区41-44读出的第二个14比特数字估计值在时间R2C被读出，这时间是在现行数据比特周期开始以后的第三取样周期的第一时钟信号周期中，在以后的14个时钟信号周期中，这些第二个数字估计值从寄存器412等经加法器61-63传送到寄存器D21-D24中。同样在第三取样周期中，第一个全数字回声估计值从寄存器71转移到数-模变换器7中的锁存器72，再由变换电路73变换为模拟形式，并输出到摸拟求和电路8。这第三个取样周期在图3中以IC（7和8）表示。
在现行数据比特周期期间从各个分区41-44读出的第三个14比特数字估计值在时间R3C被读出，这时间是在现行数据比特周期开始之后的第四个取样周期的第一个时钟信号周期中，在以后的14个时钟信号周期中，这些第三数字估计值经过加法器61-63从寄存器412等传送到寄存器71和寄存器D21-D24。同样在这第四个取样周期中，第二个全数字回声估计值从寄存器71转移到数-模变换器7中的锁存器72，由变换电路73变换为模拟形式并输出模拟求和电路8。同样在第四取样周期中，如图3中的IC（9和64-67）表示，模拟求和电路8的取样输出由差错信号电路9变换为数字差错信号。在后面将详细介绍的方法中，数字差错信号比特以串行形式产生，并输入到各个一位差错加法器64-67，因为它们不要等待该差错信号完成后再产生。由电路9在第四取样周期产生的数字差错信号是从模拟求和电路8的取样输出得到的，该取样输出是已设定的模拟变换的第一个全数字回声估计值所产生的。在第四取样周期内，第一数字估计值已输入到移位寄存器D21-D24，由在这个取样周期内产生的差错信号修正，并从那些移位寄存器D21-D24输出到各个一位差错加法器64-67。因此在这第四取样周期中，从各个差错加法器64-67产生了串行形式的修正的第一数字估计值，并以串行形式输入到各个并行/串行寄存器412等，同时作为第三数字估计值从寄存器412等读出。在现行数据比特周期的第四取样周期最后的时钟信号周期的开始，寄存器412等保持完整的修正的第一数字估计值，在这最后的时钟信号周期的时间W1C，这些修正的第一数字估计值从寄存器412等写入存贮器分区41-44的存贮器411等。
从分区41-44读出的仍然使用与寄存器5相同的数据比特的第四个14比特数字估计值是在下一个取样周期的开始及下一个数据比特输入寄存器5（ENTER    NDB）之前的时间R4C时刻被读出的。
正如将要说明的那样，在时间W1C得到了写回修正的第一数字估计值的正确的存贮器分区的地址。在第四取样周期和在信号T/4的读状态下取样状态的地址是由信号T和T/2在时间W3C提供的，用于读第三数字估计值。在信号T/4以后的写状态W，由信号T和T/2提供的取样状态地址由逻辑电路（未画出）改变为在时间R1C上，也就是说，在时间W3C的前两个取样周期。信号DBA在时间W1C上具有状态CA，也就是说由寄存器5经控制电路51等确定的地址是与时间R1C相一致。
在时间W4P、W3P和W2P的每个时间上，也就是说，分别在现行数据比特CDB开始以后的第三、第二和第一取样周期的最后时钟信号周期内，修正的数字估计值也写回到存贮器分区41-44中的正确的存贮单元中。在这些情况下，用于写入的取样状态地址在用于下一个读操作前进一级之前又被返回两级。但是，在这三种情况的每种情况中，信号DBA都具有PA状态，也就是说，为了把用于写的全地址返回两级，由寄存器5经控制电路51等确定的地址必须返回一级。因此在这三种情况的每一情况中，由寄存器5中的第二、第三和第四比特提供的前地址经控制电路51提供给分区41，由数据比特5至7确定的前地址提供给分区42，以此类推。
一种可以代替该特定的装置和如参照图2和图3所描述的分区41-44的操作方式是每一分区具有作为移位寄存器的部件的存贮器，例如在每一分区中具有与上面所描述的同样容量的存贮器容量为32个寄存器。这可具有独立读与写的优点，也就是说，一个数字估计值可以从一个寄存器串行读出，而同时一个修正的数字估计值串行写回另一个寄存器中。
下面详细介绍模-数变换器差错信号电路9。正如已经描述过的那样，模拟求和电路8的取样输出每次都在一个取样周期中被变换为数字差错信号，数字差错信号比特以串行形式产生，并被输入到各个一位差错加法器64-67，因为它们的产生不需要等待差错信号的完成。差错信号电路9主要包括装置SH，它在每个取样周期对模拟求和电路8的输出取样一次;一个三个电容器C1、C2、C3的装置;转换装置SW1、SW2、SW3和具有参考电压VR的单个比较器COMP。数字差错信号根据以参考电压VR的倍数表示的输入信号进行指数型量化，舍入最接近2的幂次。
由装置SH取样的输入电压首先在取样的瞬间以差分输入送到比较器COMP，以确定输入电压的符号，并提供一个指示该符号的变换器的输出比特。输入信号还用于对电容器C1充电。根据取样输入电压确定的符号，参考电压VR和电容器C1上的初始电压经转换电路SW3输入到比较器COMP相应的输入端。在符号比特确定后的第一个时钟周期的末尾，电容器C1上的电压与参考电压相比较，以提供变换器的最低有效位比特输出。在下一个时钟周期，电容器C1上的电荷被相等的电容器C2平分，一半的输入电压再和VR比较，提供变换器的下一个有效位比特输出。在下一个时钟周期，经转换装置SW1和SW2，电容器C2对地放电，而电容器C3与电容器C1并联再平分取样输入电压，该电压再与参考电压VR比较。在下一个时钟周期，电容器C3接地，电容器C2与电容器C1并联，以此类推。参考电压VR大约定在最长线路的峰值信号电压的一半。变换器的最低有效位输出对应于电容器C1上的大于VR的输入电压的幅度。在连续时钟周期，由于输入电压被分为两半，比较器COMP提供的输出比特保持一样，直至输出比特变化，输入电压变得小于VR时为止。
在图2中所示的电容器C1、C2和C3的特别装置、转换装置SW1、SW2、SW3和参考电压VR在实际实施中可以改变。例如，可以很方便地用两组的三个电容器，根据其所确定的符号，输入电压被接到其中一组。可以用具有电容器装置的单个参考电压，或者相等但符号相反的参考电压，根据所确定的输入电压的符号输入到比较器。不用三个相等的电容器，电容器装置可包括两个电容器，一个电容器是另一个电容器容量的三分之一，有一个合适的转换装置，这样两个电容器都进行初始充电，然后每次小的电容器放电并再接通，以得到起始电压。在所有的情况下，使用单个比较器，在有效的零变换时间的一个取样周期内以串行形产生输出。
差错信号电路9的第一输出符号比特在一位加法器64-67中与以后的输出比特进行组合，以2最高位在先的补码形式提供模-数变换的结果。从分区41-44来的数字估计值的串形数据格式经延迟移位寄存器D21-D24输入到差错加法器64-67，分别也是最低有效位在先的2的补码。正如上面所描述的，数字差错信号被指数型量化为最接近的2的幂次，也就是说，相应于±1、±2、±4、±8等结果。如果需要不同的回声抵消器装置，变换器的最低有效位和以后的各比特可以从正或负差错信号的比较器产生，并用这样的方法与符号比较输出进行组合，用其他已知的双极性码提供模-数变换，每次进行指数型量化。

Claims (20)

1、一种回声抵消器(1)，用于当将其经过混合电路(2)连接在双线线路(3)的一端时，可使发送/接收单元进行全双工数字数据通信，其中存贮单元(4)具有存贮器分区(41-44)，每个分区由传送来的预定的数据间隔中的部分比特序列进行寻址；其中每个取样周期一次地从每个存贮器分区(41-44)直接读出传送过来的对应于上述数据间隔部分的数据的近端回声的数据估计值；其中在存贮器单元(4)中，对同时读出的上述各数字估计值进行相加，提供传送来的在上述数据间隔中的数据的全近端回声的数字估计值；其中上述各数字全回声估计值经数字一模拟变换器(7)与接收的信号一起输入到一个模拟求和电路(8)，以抑制接收信号中的上述近端回声；以及其中差错信号电路(9)从模拟求和电路的输出取出一个差错信号，输入到存贮单元(4)，这样每个取样周期一次地把一个修正的差错数字估计值写入各存贮器分区(41-44)中，其特征在于：至少有三个存贮器分区(41-44)，其中每一分区均由最近传输的由一个至少三个数据比特序列寻址的数据来进行寻址，上述数据间隔至少是9个数据比特；上述存贮器分区的数字估计值的相加是由串行运算装置(61-63)进行的，在相应的数字估计值从存贮器分区(41-44)读出之后，在一个整数取样周期中各个全回声估计值输入到模拟求和电路(8)；传送数据的近端回声通路包括延迟近端回声的装置(D1)，使各个全回声估计值与要抑制的近端回声一起输入到模拟求和电路(8)；在存贮器单元中具有装置(D21-D24)，它把从存贮器分区(41-44)读出的各个数字估计值送到该分区的差错加法器(64-67)，这样各个差错信号与要修正的数字估计值一起送到上述差错加法器(64-67)，在各个修正的数字估计值读出以后，在一个整数周期中被写入相应的存贮器分区(41-44)。
2、如权利要求1的回声抵消器，其中有四个存贮器分区（41-44）。
3、如权利要求2的回声抵消器，其中用于把存贮器分区的数字估计值相加的上述串行运算装置包括三个一位加法器（61-63）。
4、如权利要求2或权利要求3的回声抵消器，其中各个存贮器分区是由三个数据比特序列进行寻址。
5、如权利要求1至4中任一个权利要求的回声抵消器，其中每个数据比特间有四个取样周期，每个数据比特期间从各个存贮器分区（41-44）相应地读出四个不同的数字估计值。
6、如权利要求1至5中任一权利要求的回声抵消器，其中每个数字估计值是包括至少12比特的字。
7、如权利要求1至6中任一个权利要求的回声抵消器，其中延迟近端回声的装置（D1）包括这样一种装置，在该数据比特输入存贮单元用来寻址存贮器分区（41-44）以后，经混合电路（2）把传输的每个数据比特延迟一个整数取样周期。
8、如权利要求1至7中任一个权利要求的回声抵消器，其中同时从存贮器分区（41-44）读出的上述数字估计值在一个取样周期中由上述串行运算装置（61-63）进行相加，以及在继之的取样周期中由上述数一模变换器（7）变换所得到的数字全回声估计值。
9、如权利要求1至8中的任一个权利要求的回声抵消器，其中把各个数字估计值输入到差错加法器的装置包括延迟装置（D21-D24），数据估计比特在输入上述串行运算装置（61-63）的同时，也以串行形式输入该装置，数据估计值比特以串行形式延迟一个整数取样周期后，从该装置输出。
10、如权利要求1至9的任一个权利要求的回声抵消器，其中各个存贮器分区（41-44）中有串行/并行寄存器（412），已从该存贮器分区以并行形式读出的数字估计值从该寄存器（412）以串行形式输出到串行运算装置（61-63），而把以并行形式写入该存贮分区（41-44）的一个修正的数字估计值以串行形式从各个差错加法器（64-67）输入到该寄存器（412）。
11、如权利要求1至10中的任一权利要求的回声抵消器，其中差错信号电路（9）是一个模拟一数字变换器，在一个整数取样周期内，它把摸拟求和电路的取样输出变换为数字差错信号。
12、如权利要求11的回声抵消器，其中数字差错信号和要修正的每个数字估计值都以串行形式输入到各个差错加法器。
13、如权利要求11的回声抵消器，其中数字差错信号是按指数型量化的，其中在模-数变换器（9）中，摸拟求和电路（8）的取样输出（SH）作为一个输入电压送到电容器装置（C1-C3），将其充电到一个初始电压，该电压用于同参考电压（VR）比较，以提供变换器的最低有效位输出，此后，在以后的每一操作步中，电容器装置（C1-C3）上的电压被分为两半，而且一半的电压与上述参考电压（VR）比较，提供变换器的下一个有效位的比特输出。
14、如权利要求13的回声抵消器，其中要修正的每个数字估计值以串行形式输入到各个差错加法器（64-67），并且数字差错信号是在一个取样周期中产生的，每个数字差错信号的各比特输入到差错加法器，因为它们是以串行形式产生的无须等待数字估计值信号的完成。
15、如权利要求13的回声抵消器，其中摸一数变换器（9）包括单个比较器（COMP）和一个转换装置（SW1-SW3），上述输入电压通过该装置首先输入到比较器（COMP），以决定该输入电压的符号并提供指示该符号的变换器的输出比特，而后根据上述确定的输入电压的符号，上述参考电压（VR）和电容器装置（C1-C3）上的上述初始电压输入到比较器（COMP）的适当的输入端，以提供变换器的上述最低有效位以及继之的各输出位，以及将上述符号位和上述最低有效位和继之的各个位组合起来，以预定的双极性码提供摸一数变换的输出。
16、如权利要求15中的回声抵消器，其中每个差错加法器（64-67）是一位加法器，其中数字估计值以2的补码串行形式输入到该一位差错加法器;其中差错信号的最低有效位以及后继的各位与差错信号符号位的组合是由一位加法器（64-67）进行的，并以2的补码形式提供模一数变换的结果。
17、一种回声抵消器（1），当经过混合电路（2）连接到双线线路（3）的一端时，可用于发送/接收单元中进行全双工数字数据通信，其中补偿单元（4）由在预定的数据间隔上传送的数据比特序列寻址;其中补偿单元（4）含有信息，在每个数据比特期间的许多取样周期的每个周期中，从上述单元的信息中提供上述数据间隔传送的数据的近端回声的数字估计值;其中每个上述数字估计值经过数一模变换器（7）与接收的信号一起输入到摸拟求和电路（8），以抑制接收信号中的上述近端回声;以及差错信号电路（9）从模拟求和电路的输出中取出一个差错信号，该信号输入到补偿单元（4），这样每个取样周期一次地修正补偿单元中的信息，其特征在于：差错信号电路（9）是一个模一数变换器，它把模拟求和电路的取样输出变换为指数型量化的数字差错信号;在模-数变换器中，模拟求和电路（8）的取样输出（SH）作为一个输入电压用于将电容器装置（C1-C3）充电到一个初始电压，该电压与参考电压（VR）比较，提供变换器的最低有效位输出，此后，在后继的每一操作步中电容器装置（C1-C3）上的电压平分为两半，一半的电压与上述参考电压（VR）比较，提供下一个有效位输出。
18、如权利要求17中的回声抵消器，其中补偿单元是一个存贮器单元（41），它含有一组上述近端回声数字估计值，该组的各个数字估计值相对应于上述多个取样周期中的一个周期和一个可能的上述数据比特序列，以及上述差错信号输入到存贮器单元（4），这样每个取样周期一次地把一个修正的差错数字估计值写入该存贮器单元。
19、如权利要求17中的回声抵消器，其中补偿单元是具有存贮器分区（41-44）的存贮器单元（4），每个存贮器分区是由传送来的上述数据间隔的一部分数据比特序列寻址，其中每个取样周期一次地直接从各存贮器分区（41-44）读出在上述数据间隔传送的相应的数据的近端回声数字估计值;其中在存贮器单元中，同时读出的上述数字估计值进行相加（61-63），提供在上述数据间隔传送的数据的近端回声的上述数字估计值;以及差错信号输入到该存贮器单元，这样每个取样周期一次地把一个修正的差错数字估计值写入各存贮器分区（41-44）中。
20、如权利要求17至19中的任一权利要求的回声抵消器，其中模-数变换器（9）包括一个比较器（COMP）和转换装置（SW1-SW3），上述输入电压通过该转换装置首先输入到比较器（COMP），确定该输入电压的符号，并提供指示该符号的变换器的一个输出比特，而后根据输入电压的上述确定的符号、上述参考电压（VR）和电容器装置（C1-C3）上的初始电压输入到比较器（COMP）的适当的输入端，提供变换器的上述最低有效位及后继输出的各个位;以及上述符号位和上述最低有效位以及后继的各个位组合起来，以预定的双极性的形式，提供模-数变换的结果。
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