KR890002188B1 - 정전 검출 회로 - Google Patents

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허찬
송병준
진태훈
이병준
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삼성전자 주식회사
김광호
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/24—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to undervoltage or no-voltage

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Abstract

내용 없음.

Description

정전 검출 회로
제1도는 본 발명의 실시예에 따르는 순간 정전에 대한 전원 보상부의 회로도.
제2도는 본 발명의 실시예에 따르는 정전 검출 및 래치부의 회로도.
제3도는 본 발명에 의한 전체적인 정전 검출회로를 나타내는 도면.
제4도는 본 발명의 정전 검출 회로의 동작을 설명하기 위한 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
Co : 콘덴서 N1-N6: N채널 FET
P1-P5: P채널FET
본 발명은 정전검출회로(Power Fail Detecting Gircuit)에 관한 것으로, 특히 에기치 않은 순간적인 정전에 기인한 컴퓨터나 기타 관련 전자시스템의 오동작을 방지하기 위하여, 순간적인 정전발생시 이를 검출하여 상기의 시스템에 "순간적인 정전 발생 사실"을 지속적으로 통보하여줄 수 있는 정전검출회로에 관한 것이다.
종래의 정전검출회로는 통상적으로 시스템과는 별도로 외부회로로 구성되어 있는데, 1칩의 집적회로로 구성하는경우에 있어서는 회로의 복잡성으로 인하여 이 정전검출회로를 포함한 젖체 칩 크기가 커지게 되는 문제점이 있다.
따라서, 본 발명의 목적은 보다 간단한 구조로된 정전검출회로를 제공함으로써, 종래에 비해 제작이 보다 용이하며, 1칩으로 구성되는 경우에 있어서는 칩내의 점유면적을 작게하여 더욱 경제적인 시스템을 실현하는데 있다.
다음은 첨부도면을 참고하여 본 발명의 실시예를 상세히 설명한 것이다.
본 발명에 의한 정전검출회로는 대체로 3개의 부분으로 구성되는 바, 즉 순간적인 정전이 발생되는 때에도 일정한 전원전압을 유지하여 출력하는 정전보상부와 , 시스템을 리세트시킬 정도는 되지 않으면서 시스템의 동작을 유발할 수 있는 레벨의 정전을 검출해 내는 정전검출부와, 상기한 정전검출부에 의한 정전검출 상태를 정전회복후에도 지속적으로 존유지하는 정전검출상태 래치부 등으로 구성된다.
제1도에는 N채널 전기효과 트랜지스터(이하 N채널 FET라 칭함)(N1)과 콘데서(C0)로 이루어진 정전보 상부가 도시되어 있는데, 이는 DC 5볼트(하이레벨)의 전원(VDD)을 N채널 FET(N1)의 드레인과 게이트에 연결하고, 또 DC 0볼트(하이레벨)의 전원(VSS)과 N채널 FET(N1)의 소오스 사이를 콘덴서(C0)를 통해 연결하는 한편, FET(N1)의 소오스와 콘덴서(C0) 사이의 접속점을 출력 A로 설정하여 이루어진다.
이와같은 구성에서, 정격전원(VDD)가 공급되면, FET(N1)이 도통되어 A점의 전위는 VDD-VTN을 유지한다. 여기서 VTN은 N채널 FET의 훈턱 전압으로서 이 값을 1볼트이하로 가정하면 VDD-VTN의 4볼트 이상의 되어 논리적으로는 하일레벨을 나타낸다. 한편, 콘덴서(C0)는 A점이 VDD-VTN의 전위를 유지하는데 필요한 전하를 충전유지하는 역할을 담당한다. 이러한 상태에서, 전원(VDD)에 순간적인 전위강하가 발생하였을 때, 예컨대, 교류입력전원의 변동에 의한 극히 짧은 시간의 정전 혹은 시스템의 전원단의 접촉불량에 의한 정전이 발생하였을때에는, FET(N1)은 즉시 부도통되어 콘덴서(C0)에 충전된 전하의 유출통로를 차단함으로써 A점의 전위를 장시간동안 VDD-VTN의 레질로 유지시킨다. 시스템의 오동작을 유발할 수 있는 순간 정전을 검출해내기 위한 정전검출부는, 본 실시예에서는 P채널 전계효과 트랜지스터(이하 P채널 FET라 칭함)(P1)와 N채널 FET(N2)로 구성된 CMOS형 인버터회로(G0)로 이루어져 있으며 전원전압(VDD)에 순간적인 전위 강하가 발생됨에 따라 정극성 펄스를 출력하도록 되어있다.
상기한 정전검출부에 의한 정전검출상태를 정전회복후에도 지속적으로 보존유지하기 위한 래치부는 P채널 FET(P2, P3) 및 N채널 FET(N3, N4)로 구성되는 제1NOR 회로(G1)와 P채널FET(P4, P5) 및 N채널 FET(N5, N6)로 구성되는 제2NOR회로(G2)를 포함하여 이루어지는 것으로서, 컴퓨터나 그를 응용한 관련시스템에 전원을 투입할 시 전체시스템을 리세트시키는 신호(Power On Reset 신호 이하 POR신호라 칭함)와 상기한 정전 검출부를 구성하는 인버터회로(G0)의 출력신호를 입력하여 일단 상기한 정전검출부에서 "정전"이 검출되었을 때 그 정전검출상태를 정전 회복후에도 지속적으로 보존유지하도록 되어있다.
참고적으로 상기한 POR신호에 관하여 설명하면, POR신호는 시스템의 내부 외부에 설치되어있는 긍지의 전원 투입 리세트회로(Power On Reset Circuit)에서 발생되는 신호로서, 시스템에 전원이 투입되면, 제4도에 도시한 바와같이 POR신호가 일정시간(T1)동안 하이상태가 되어 시스템을 리세트 시킴으로써 초기상태로 만든후 POR신호가 로우로 떨어지는 시점부터 시스템은 정상동작에 돌입하게 된다.
제2도에서 POR신호가 하이일때, 래치부의 출력단자로서 작용하는 단자(G)는 로우상태가 되며, 시스템에 일정한 전원전압(VDD)가 유지되는 한 POR신호가 로우로 떨어지는 때에도 단자(G)는 계속 로우상태를 유지하게 된다. 이러한 상황에서 전원(VDD)가 유지되는 한 POR신호가 로우로 떨어질 때에도 단자(G)는 계속 로우상태를 유지하게 된다. 이러한 상황에서 전원(VDD)상에 순간적인 정전이 생겨 그 정도가 전원투입 리새트 회로에는 감지못할 정도이면서 시스템의 동작(VDD전원상의 정전이 논리게이트이 논리상태를 변화시키고, 이것이 곧 시스템내의 레지스터등의 데이터 값을 변화시킴)을 일으킬 정도의 정전일때, 본 발명의 정전검출회로가 유용하게 된다. 즉, 전원(VDD)의 정전이 단위 논릭이트의 출력을 변화시킬 정도가 되며, 정전 검출부인 인버터회로(G±)의 출력 단자(D)는 정전기간(T3)동안 하이상태가되며, 이에 따라 재치부를 구성하는 제1NOR회로(G2)의 출력 단자(B)는 하이상태에서 로우상태로 변하는 동시에 제2NOR회로(G2)의 출력단자(C)는 로우상태에서 하이상태로변하게 되며, 정전이 회복된 후에 있어서도 출력단자(C)의 상태는 하이상태를 계속 유지하게 된다. 따라서, 이 출력상태를 체크 함으로써 정전의 유무를 확일 할 수 있다.
제3도는 제1도 및 제2도의 구성을 포함한 정전검출회로를 FET로서 구성한 실시예를 나타내는 도면이다. 이하에, 제3도의 구성에 대한 동작을 설명한다. 맨처음, 시스템에 전원(VDD)이 들어오면, N채널 FET(N1)이 도통됨에 따라서 콘덴서(C0)에 충분한 전하가 충전되어 단자(A)는 VDD-VTN의 하이전위가 된다. 한편, POR신호는 초기에 일정시간 동안 하이가 되므로, N채널 FET(N')가 도통되고 P채널 FET P=가 부도통되어 단자(C)의 전위로 로우가된다. 이때, 단자(C)의 상태의 의해 P채널 FET(P2)가 도통되고, N채널 FET(N4)은 부도통된다.
한편, 전원(VDD)에 의한 P채널 FET(P1)가 부도통되고 N채널 FET(N2)가 도통되어 단자(D)의 전위는 VSQ가 된다. 또한, 단자(D)의 전위가 P채널 FET(P3)를 도통시키고 N채널 FET(N3)를 부도통시켜단자(B)는 단자(A)의 전위VDD-VTN의 전위가 된다.
이로 인해 단자(B)의 전위가 N채널FET(N5)를 도통, P채널FET(P4)를 부도통시킴에 따라 계속 단자(C)는 로우 상태를 유지하므로 결국 전원(VDD)상에 이상이 없는 한 POR 신호는 로우전위(VSS)로 떨어진다 하여도 단자(C)는 로우상태를 유지하게 된다.
이러한 상태에서, 전원(VDD)상에 순간 정전에 의한 전압강하가 생겨 시스템의 오동작을 일으킬 정도가 되면, N채널 FET(N1)는 부도통되어 단자(A)의 전위는 장시간 동안 VDD-VTN의 전위를 유지한다. 이때 전압 강하된 전원은 로우레벨이 되므로, P채널 FET(P1)는 도통, N채널 FET(N2)는 부도통되어 단자(D)는 하이 상태가 되고, 이것은 또한 N채널 FET(N3)를 도통, P채널FET(P3)를 부도통시켜 단자(B)를 로우상태로 변화시킨다. 단자(B)의 로우상태는 P 채널 FET(P4)는 도통, N채널 FET(N5)를 부도통시킨다.
현재 이 시점은 시스템 정상동작중(T2)의 정전이 생긴 시점이므로, POR 신호는 이미 로우상태로 되어 있다. 따라서, P채널 FET(P5)는 도통, N채널 FET(N6)는 부도통 상태에 있다. 그리하여, 결국 출력단자(C)는 하이상태가 된다. 그 이후 전원이 복원되더라도, 즉 전원(VDD)의 DC 5볼트로 다시 복원되더라도 출력단자(C)의 하이상태는 계속 유지되어 순간적인 정전발생도 충분히 검출 해 낼 수 가 있다.
이상과 같이, 본 발명은 간단한 회로구성으로서 정전을 검출할 수 있으며, 종래방식보다 집적회로의 가격 및 부피를 절감할 수 있는 이점이 있고, 본 발명의 실시예에 의한 정전검출회로는 CMOS 회로로 구성되므로 소비전력이 작은 장점이 있다.

Claims (4)

  1. 순간적인 정전에 대하여 일정한 전원전압을 유지하여 출력하는 정전 보상부와, 시스템을 리세트시킬 정도는 되지 않으면서 시스템의 오동작을 유발할 수 있는 순간정전을 검출 해내는 정전 검출부와, 상기한 정전검출부에 의한 정전 검출상태를 정전회복후에도 지속적으로 보전유지하는 정전검출상태 래치부등을 포함하여 이루어진 것을 특징으로 하는 정전검출회로.
  2. 제1항에 있어서, 상기한 정전보 상부는 N채널 FET(N1)와 콘덴서(C0)로 이루어짐을 특징으로 하는 정전검출회로.
  3. 제1항에 있어서, 상기한 정전검출부는 P채널 FET(P1)와 N채널 FET전원(N2)로 구성된 인버터회로(G0)로 이루어지며, 전압(VDD)에 순간적인 전압강하가 발생됨에 따라 정극성 펄스를 출력하는 것을 특징으로 하는 정전검출회로.
  4. 제1항에 있어서, 상기한 정전검출 상태 래치부는 P채널 FET(P2, P3) 및 N채널FET(N3, N4)로 구성되는 제1NOR회로(G1)와 P채널 FET(P4, P5) 및 N채널 FET(N5, N6)로 구성되는 제2NOR회로(G2)를 포함하며, 전원투입리세트신호(POR)와 상기한 정전 검출부의 출력신호를 입력하여 정전 검출 상태를 정전회복후에도 지속적으로 보존유지하는 것을 특징으로 하는 정전검출회로.
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