KR880001797B1 - 디지탈 볼륨 조절 회로 - Google Patents

Abstract

내용 없음.

Description

디지탈 볼륨 조절 회로

제1도는 본 발명의 블럭도.

제2도는 제1도의 블럭도를 구체화한 일실시예의 구체회로도.

제3도는 제2도의 디지탈 아나로그 변환기의 상세회로도.

제4(a)도는 디지탈 아나로그 변환기의 외부저항 LRO에 따른 중간전압 선택도. 제4(b)도는 디지탈 아나로그 변환기의 외부저항 R_D에 따른 동작 선택도.

제5도는 업다운카운터 출력 변동에 따른 디지탈 아나로그 변환기의 출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 논리회로 2 : 업다운카운터

3 : 디지탈아나로그변환기

4 : 비교기 5 : 래치회로

6 : 클럭발생기 7 : 클리어회로

본 발명은 디지탈 볼륨 조절회로에 관한 것으로 특히 논리회로와 업다운카운터 및 디지탈 아나로그 변환기를 사용하여 버튼 스위치의 압압에 의해 사용자가 원하는 볼륨으로 조절할 수 있는 디지탈 볼륨 조절 집적회로에 관한 것이다.

종래의 디지탈 볼륨조절 회로에 있어서는 마이컴과 디지탈 아나로그 변환기를 사용하여 마이컴에서 출력하는 제어 디지탈 신호를 디지탈 아나로그 변환기에 입력시킴으로서 볼륨을 조절할 수 있는 소정의 전압을 디지탈 아나로그 변환기 출력으로 얻는 방식을 사용하여 왔다. 그러나 이와같은 마이컴을 사용하는 방식에 있어서는 마이컴이 볼륨조절용 디지탈 신호를 출력할 수 있게 하기 위해 소프트웨어와 하드웨어의 수립이라는 복잡한 설계를 하여야 하므로 원가상승의 요인이 되어 있었다. 또한 마이컴을 사용하지 않고 볼륨을 조절할 수 있는 텔레비죤수 상기 또는 오디오제품에 있어서는 단지 볼륨을 조절하기 위한 목적으로 마이컴을 사용해야 한다는 문제점이 있게 된다. 따라서 본 발명의 목적은 버튼 스위치의 압압에 의해 볼륨조절을 임의로 할 수 있는 집적회로를 제공함에 있다.

본 발명의 또다른 목적은 사용자의 사용목적에 따라 볼륨조절용 전압을 변화시킴으로써 출력 전압의 동적 범위를 원하는 대로 조정할 수 있는 전압 조절 볼륨의 직류 드라이브회로를 제공함에 있다.

이하 본 발명을 첨부도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 디지탈 볼륨 조절회로의 블럭도로써 업스위치(SW1) 또는 다운스위치(SW2)의 조작에 의한 논리신호와 클럭발생기(6)에서 출력하는 클럭펄스와 래치회로(5)에서 출력하는 논리신호를 입력하여 업다운카운터(2)에 필요한 클럭펄스 및 업다운제어신호를 출력하는 논리회로(1)와 순차적으로 병렬 디지탈 데이터 PDD를 출력하는 업다운카운터(2)와 상기 병렬 디지탈 데이터 PDD의 신호에 따라서 소정의 직류전압을 출력하는 디지탈 아나로그 변환기(3)와 상기 디지탈 아나로그 변환기(3)에서 출력한 직류전압과 기준전압을 비교하여 비교논리 상태를 출력하는 비교기(4)와 전원이 공급되면 하이상태로 출력하고 있다가 상기 비교기(4)에서 출력하는 비교논리를 입력하면 로우상태를 출력하는 래치회로(5)와 자체적으로 클럭펄스를 발생시키는 클럭펄스발생회로(6)와 전원 인가시 상기 클럭펄스 발생 회로(6)에서 출력한 클럭펄스를 입력하여 업다운카운터(2)를 클리어시킬 수 있는 소정시간만큼 펄스를 출력하는 클리어회로(7)로 구성된다.

지금 상기와 같은 회로에 전원이 공급이 되면 논리회로(1)는 래치회로(5)에서 출력한 하이상태의 논리와 클럭펄스 발생회로(6)에서 출력한 클럭펄스를 입력하여 카운터(2)가 업카운터할 수 있도록 업제어신호와 클럭펄스를 카운터(2)의 업카운트 입력단자(UP)와 클럭펄스 입력단자(CK)에 각각 입력하는 동시에 클리어회로(7)는 카운터(2)를 클리어시킬 수 있는 소정시간의 펄스를 카운터(2)의 클리어단자(CL)에 입력한다. 따라서 상기 카운터(2)는 상기 클리어신호 입력후 상기 클럭펄스를 업카운트하여 병렬데이터 PDD를 순차적으로 출력하게 된다.

또한 디지탈 아나로그 변환기(3)는 상기 카운터(2)에서 출력한 병렬디지탈 데이터 PDD를 입력하여 상기 디지탈데이터에 대응하는 직류전압을 출력하므로서 볼륨을 조절하 수 있는 직류 출력전압을 출력단자(9)로 출력하게 된다.

한편 비교기(4)는 상기 디지탈아나로그 변환기(3)의 출력전압을 비교전압으로 입력하고 기준전압과 비교하여 비교 논리 신호를 출력하게 된다.

또한 하이상태로 출력하고 있었던 래치회로(5)는 상기 디지탈아나로그 변환기(3)의 출력전압이 상기 기준전압에 도달하면 비교기(4)에서 출력한 비교논리 신호를 입력하여 로우상태로 출력하게 된다.

따라서 논리회로(1)는 클럭펄스발생기(6)에서 발생하는 클럭펄스를 출력하지 못하게 되므로 상기 카운터(2)는 카운트를 중단하고 이때 상기 카운터(2)에서 출력하는 병렬디지탈 데이터 PDD는 상기 기준전압에 도달한 디지탈 아나로그 변환기(3)의 출력전압에서의 디지탈아나로그 변환기(3) 입력 디지탈 데이터의 상태를 유지하게된다.

또한 상기와 같은 상태에서 다운스위치(SW1)를 온하게 되면 논리회로(1)의 출력신호는 클럭펄스와 다운제어신호가 각각 카운터(2)의 클럭펄스 입력단자(CL) 및 다운카운트 입력단자(down)로 입력하여 다운카운트를 행하여 병렬디지탈 데이터 PDD를 출럭함으로써 디지탈아나로그 변환기(3)의 입력은 이전의 입력상태에서 다운카운트되는 병렬디지탈 데이터 PDD를 입력하게 된다.

따라서 디지탈 아나로그 변환기(3)는 이전의 출력상태보다 적어진 출력전압을 출력단자(9)로 출력하여 볼륨을 조절할 수 있게 된다. 한편 비교기(4)는 상기 디지탈아나로그변환기(3)에서 출력할 전압을 비교전압으로 입력하여 기준전압과 비교하여 논리신호를 출력하며 래치회로(5)에 입력하므로 상기 래치회로(5)의 출력은 "로우"신호로 논리회로(1)에 입력한다.

이때 다운스위치(SW1)를 오프하면 논리회로(1)의 출력은 클럭펄스발생회로(6)에서 출력하는 클럭펄스를 출력하지 못하게 중단하고 이때 상기 카운터(2)에서 출력하는 병렬디지탈 데이터 PDD는 상기 디지탈아나로그변환기(3)의 이전의 출력전압어서의 디지탈아나로그 변환기(3)의 입력디지탈 데이터의 상태를 유지하게 된다.

따라서 디지탈 아나로그 변환기(3)의 출력전압도 이전의 출력상태보다 떨어진 출력전압을 출력단자(9)로 출력하게 된다. 또한 상기와 같은 동작에서 업스위치(SW2)를 압압하게 되면 논리회로(1)의 출력은 클럭펄스 발생회로(6)에서 출력하는 클럭펄스와 업스위치(SW2)의 조작으로 인한 업제어신호가 각각 카운터(2)의 클럭단자(CL) 및 업카운트 입력단자(up)로 입력하여 카운터(2)는 상기 클럭펄스를 업카운트를 행한다.

따라서 상기카운터(2)의 출력은 이전의 출력상태에서 업 카운트된 병렬디지탈데이터 PDD를 출력하에 되며 디지탈 아나로그 변환기(3)에 입력하게 된다.

따라서 상기 디지탈아나로그변환기(3)의 출력전압은 이전의 출력 상태보다 높아진 출력전압을 출력단자(9)로 출력하게 하는 동시에 비교기(4)의 비교전압으로 입력하게 된다.

한편 비교기(4)는 상기 비교전압과 기준전압과 비교한 논리 신호를 래치회로(5)로 입력하므로 래치회로(5)의 출력은 로우로되며 논리호로(1)에 입력된다.

따라서 업스위치(SW2)를 오프하면 논리회로(1)의 출력은 로우로서 카운터(2)의 클럭펄스단자에 입력함으로 상기 카운터(2)의 출력은 디지탈데이터 PDD는 디지탈아나로그 변환기(3)의 출력 전압에서의 디지탈아나로그변환기(3)의 입력디지탈 데이터의 상태를 유지하게 된다.

제2도는 본 발명에 따른 제1도의 블럭도를 구체화한 일실시예의 구체회로도로서 오아게이트(14)와 낸드게이트(11)(13)와 앤드게이트(12)와 인버어터(15)로 구성된 논리회로(1)와 업다운카운터(2)와 디지탈아나로그변환기(3)와 비교기(4)와 래치회로(5)와 클럭발생회로(6)와 클리어회로(7)로 구성된다.

한편 제3도는 제2도의 디지탈아나로그 변환기(3)의 상세회로도로써 R-2R 래더(Ladder)형의 회로를 사용하였고 출력단 증폭기에는 외부저항 R₀을 조절하여 오프셋(off Set)기준전압을 변동시키여 출력전압의 사용범위를 변동시킬 수 있도록 하였으며 상기 출력전압의 동작범위도 외부저항 R_D에 의해서 사용자가 편의대로 선택할 수 있게 하였다.

또한 제4(a)도와 제4(b)도는 제2도에서 전술한 바와같이 디지탈아나로그 변환기(3)의 외부저항 R₀와R_D에 따라서 상기 디지탈아나로그 변환기(3)의 출력전압의 변화를 보인 것이다. 즉 제4도(a)는 외부저항 R₁을 R₁에서 R₂(R₂>R₁)로 변화하면 출력전압은 V_B에서 V_A로 상승함을 보인 것이다.

따라서 디지탈 아나로그변환기(3)의 중간전압

을 외부저항 R₀를 변환시킴으로써 선택할 수 있다.

또 한편 제4(b)도는 외부저항 R_D을 R_D1에서 R_D3(R_D3>R_D2>R_D1)로 변화시키면 출력전압의 동작범위가 변화하는 것을 도시하였다. 그러므로 출력전압의 동작범위가 변화하는 것을 도시하였다. 그러므로 출력전압의 중간전압

와 동작범위를 외부저항 R₀와 R_D의 변화에 의해서 얻을 수 있다. 그리고 제5도는 업다운카운터의 출력변동에 따른 디지탈 아나로그변환기(3)의 출력파형도로써 전술한 바와같이 외부저항 R₀와 R_D을 조절하여 중간전압

을 a점으로 하였을 경우 카운터(11)가 업카운트를 행하고 있을 때에는 전압은 중간전압 a 에서부터 상승전압점 b 로 상승하고 상기 카운터(11)가 다운카트를 행하고 있을때에는 중간전압 a 에서 하강전압점 c 로 하강한다.

이하 제2도의 본 발명에 따른 실시예를 제3도 및 제4도에서 상술한 원리와 제5도의 동작파형도를 참조하여 상세히 설명한다.

지금 전원이 공급되면 클럭펄스발생회로(6)는 자체적으로 클럭펄스 발생시키여 앤드게이트(12)로 입력하는 동시에 클리어회로(7)에 펄스를 입력한다. 또한 클리어회로(7)는 상기 클럭펄스발생회로(6)에서 출력하는 펄스신호를 받아 카운터(2)를 클리어시킬 수 있는 소정시간의 펄스를 카운터(2)의 클리어단자(CL)로 입력한다.

또 한편 래치회로(5)에 전원이 공급되면 하이상태의 논리가 출력하여 오아게이트(14)에 입력하므로서 상기 오아게이트(14)는 하이상태를 출력하여 앤드게이트(12)로 입력하게 되며 앤드게이트(11)(13)의 입력은 "로우"이므로 "하이"상태의 논리를 앤드게이트(12)로 입력하게 된다. 따라서 상기 앤드게이트의 출력은 클럭펄스 발생회로(6)에서 출력한 클럭펄스로서 카운터(2)의 클럭단자(CL)에 입력되며 인버어터(15)에서 출력한 "하이"상태의 논리가 카운터(2)의 업제어신호로써 상기 카운터(2)의 업카운트단자(up)으로 입력하게 된다.

그러므로 카운터(2)는 클럭펄스를 업카운트하여 순차적으로 병렬디지탈 데이터 PDD를 출력하게 된다. 따라서 디지탈아나로그변환기(3)는 상기 카운터(2)에서 출력한 병렬디지탈데이터 PDD를 입력한다. 그러므로 디지탈아나로그변환기(3)의 출력전압은 제3도와 제4도에서 상술한 원리에 의해서 제5도의 a 전압점의 전압을 출력단자(9)로 출력하게 된다.

한편 비교기(4)는 상기 디지탈아나로그 변환기(3)에서 출력한 출력전압을 비교전압으로 입력하고 기준전압과 비교한 논리신호를 래치회로(5)에 입력하여 래치회로(5)의 초기의 출력상태 "하이"를 "로우"로 하여 출력하게 한다.

따라서 오아게이트(14)의 출력은 "로우"가 되여 앤드게이트(12)의 출력도 로우가 되므로써 카운터(2)에서 출력하는 병렬데이터 PDD는 상기 기준전압에 도달한 디지탈아나로그변환기(3)의 출력 전압에서의 디지탈아나로그 변환기(3) 입력디지탈데이터의 상태를 유지하게 된다.

그러므로 디지탈 아나로그 변환기(3)의 출력전압도 이전의 상태 즉 제5도 a 점 같은 전압상태를 유지하게 된다.

상기와 같은 동작상태에서 다운스위치(SW1)를 압압하면 다운스위치(SW1)에 의한 논리회로가 오아게이트(14)에 입력하는 동시에 카운터(2)의 다운입력단자(down)다운제어신호로 입력한다. 또한 앤드게이트(12)의 입력은 상기 오아게이트(14)에서 출발한 하이상태의 논리와 낸드게이트(11)(13)에서 출력한 하이상태 (앤드게이트(11)(13)의 또다른 입력단자에 카운터(2)에서 순차적으로 출력한 병렬디지탈 데이터 PDD가 입력하며 이중 1비트만 로우이면 하이상태의 논리를 출력함)와 클럭발생회로(6)에서 출력한 클럭펄스가 입력함으로 상기 앤드게이트(12)의 출력은 클럭펄스가 출력하여 카운터(2)의 클럭단자(CK)로 입력한다.

따라서 카운터(2)의 출력은 클럭단자(CK)로 입력하는 클럭펄스를 다운카운트하여 순차적으로 병렬디지탈데이터 PDD를 디지탈 아나로그변환기(3)의 입력신호로 출력한다.

한편 카운터(2)의 이전의 출력상태에서 다운카운트한 병렬디지탈 데이터 PDD를 입력한 디지탈 아나로그 변환기(3)의 출력은 제5도의 중간전압 a 점에서 하강전압 c 점의 전압으로 하강하게 된다.

또한편 상기 디지탈 아나로그변환기(3)에서 출력한 제5도의 하강전압 c 점의 전압은 비교기(4)의 비교전압으로 입력하여 기준전압과 비교 출력한 비교논리를 래치회로(5)에 입력하므로 상기 래치회로(5)의 출력은 로우상태로 오아게이트에 입력한다.

따라서 다운스위치(SW1)를 오프하면 오아게이트(14)의 출력은 로우가 되므로 앤드게이트(12)의 출력도 로우가 된다.

그러므로 카운터(2)에서 출력하는 병렬디지탈 데이터 PDD는 상기 디지탈아나로그변환기(3) 출력전압 즉 제5도에서 나타낸 바와같이 하강전압점 c 에서의 디지탈아나로그변환기(3) 입력디지탈 데이터의 상태를 유지하게 된다.

지금 상기와 같은 동작상태에서 볼륨을 높이고자하여 업스위치(SW2)를 "온,"하였을 경우 인버어터(15)의 하이상태의 출력신호는 카운터(2)의 업 카운트단자(up)에 업제어신호로 입력한다.

한편 앤드게이트(12)의 입력은 오아게이트(14)에서 출력한 하이상태의 논리와 낸드게이트(11)(13)에서 출력한 하이상태의 논리와 클럭발생회로(6)에서 출력하는 클럭펄스를 입력함으로써 상기 앤드게이트(12)는 클럭펄스만을 출력하게 되며 카운터(2)의 클럭단자(CK)에 클럭펄스로 입력하게 된다. 따라서 카운터(2)는 출력이전의 상태에서 클럭펄스를 업카운트한 병렬디지탈데이터 PDD를 순차적으로 출력하게 된다.

또한 상기 카운터(2)에서 압 카운트하여 출력한 병렬디지탈데이터 PDD를 입력한 디지탈아나로그변환기(3)의 출력은 제5도 하강 전압 c 점의 전압에서 상승전압 b점의 전압으로 상승하게 된다. 이때 비교기(4)는 상기 디지탈아나로그변한기(3)에서 출력한 출력전압을 비교전압으로 입력하며 기준전압과 비교 출력한 논리신호를 래치회로(5)에 출력한다. 한편 비교기(4)에서 출력한 논리신호를 입력한 래치회로(5)의 출력은 로우상태로 오아게이트(14)에 입력된다.

따라서 업스위치(SW2)를 오프하면 오아게이트(14)의 출력은 로우상태로 되므로써 앤드게이트(12)의 출력은 로우상태로 되여 카운터(2)의 출력은 출력이전의 상태를 유지하게 된다.

그러므로 디지탈 아나로그변환기(3)의 출력도 출력이전의 상태를 유지하게 된다. 즉 제5도의 상승전압 b 점을 유지하게 된다. 상술한 바와같이 본 발명은 전원의 입력과 동시에 소정의 볼륨조절용 직류전압을 자동적으로 출력함과 동시에 사용자가 원하는 볼륨조절용 직류전압의 사용범위를 임의로 설정할 수 있음과 동시에 업스위치 또는 다운스위치를 압압한 상태에서 볼륨조절용 직류전압을 상승 또는 하강시키고 상기 스위치의 압압을 풀면 원하는 볼륨을 조절됨과 동시에 종래의 저항 조절에 의한 볼륨 조절에서 발생되는 잡음을 방지할 수 있을 뿐만 아니라 종래 마이컴을 사용한 디지탈 볼륨조절보다 저렴한 가격으로 공급할 수 있을 뿐만 아니라 마이컴을 사용하지 않는 장치에서도 고품질로 볼륨을 조절할 수 있는 이점이 있게 된다.

Claims (2)

1. 디지탈 신호로 아나로그 신호를 조절하는 디지탈 볼륨 조절회로에 있어서 전원이 인가도면 클럭펄스를 발생하는 클럭펄스 발생회로(6)와, 전원이 인가되면 상기 클럭펄스를 입력하여 소정시간의 펄스를 발생하는 클리어회로(7)와, 상기 클럭펄스와 업다운스위치(SW2)(SW1)의 압압에 의한 논리회로와 래치회로(5)의 출력 논리신호를 입력하여 전원인가시에는 클럭펄스와 업카운트 제어신호를 출력하며 볼륨조절용 출력전압이 소정의 기준전압에 도달하였을시에는 클럭펄스를 출력하지 않으며 다운스위치(SW1)압압시에는 클럭펄스와 다운카운트제어신호를 출력하며 업스위치(SW2) 압압시에는 클럭펄스와 업카운트 제어신호를 출력하는 논리회로(1)와, 상기 논리회로(1)의 출력신호를 입력하여 업 또는 다운카운트를 행하며 클럭펄스가 입력하지 않을시에는 입력되기 직전의 병렬디지탈데이터값을 출력하는 업다운카운터(2)와, 상기 업다운카운터(2)의 병렬디지탈 데이터값에 따라 소정의 직류전압레벨을 출력하여 출력 직류전압의 사용범위를 조정할 수 있는 디지탈아나로그 변환기(3)와, 상기 디지탈 아나로그 변환기(3)의 출력전압과 기준전압과를 비교하여 논리신호를 출력하는 비교기(4)와 상기 비교기(4)의 출력 논리신호의 변화에 따라 출력 논리신호를 래치시키는 래치회로(5)로 구성됨을 특징으로 하는 회로.
2. 제1항에 있어서 논리회로(1)가 업 및 다운스위치(SW2)(SW1)의 압압에 의한 논리신호와 래치회로(5)의 출력신호를 입력하는 오아게이트(14)와, 업스위치(SW2)의 압압에 의한 논리신호와 업다운카운터(2)의 출력신호를 입력으로 하는 낸드게이트(13)와 상기 오아게이트(14) 및 낸드게이트(11)(13)의 출력 및 클럭 발생회로(6)의 출력을 입력하는 앤드게이트(12)와 업스위치(SW2) 압압시 다운스위치(SW1)의 로우 논리신호가 입력하여 업다운 카운터(2)의 업제어신호 입력단자(up)에 업제어신호를 입력하는 인버어터(15)로 구성됨을 특징으로 하는 회로.

Images