DE3343192C2 - Schaltungsanordnung zum Wiederauffrischen der in einem dynamischen Speicher enthaltenen Informationen - Google Patents

Description

zyklen in einem anderen Teil des Speichers eine Wiederauffrischung durchgeführt wird (siehe z. B. DE-AS 22 47 835 und IBM Technical Disclosure Bulletin, August 1973, S. 934/935).

Es ist Aufgabe der Erfindung, eine Möglichkeit zum Wiederauffrischen dynamischer Speicher anzugeben, die ohne Beeinträchtigung der Arbeitsgeschwindigkeit eines aus Prozessor und Speicher bestehenden Systems weitestgehende Unabhängigkeit von dem jeweils eingesetzten Prozessor gewährleistet und dadurch mit einer möglichst einfachen Steuerungstechnik arbeitet.

Diese Aufgabe wird für eine Schaltungsanordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß bei einem über eine Mehrfachleitungsanordnung mit einem Prozessor verbundenen Speicher jeder Speicherblock über eine Koppeleinrichtung an die Mehrfachleitungsanordnung anschaltbar ist, die jeweils durch ein Freigabesignal einer den Speicherblöcken gemeinsamen Steuerschaltung durchschaltbar ist, daß die Steuerschaltung ferner jeweils ein Freigabesignal für die Wiederauffrischungsschaltungen erzeugt und daß die Steuerschaltung durch über die Mehrfachleitungsanordnung übertragene Steuer- und Adressensignale angesteuert wird, die mindestens eine Speicherzugriffsanforderung und das niedrigstwertige Bit der Zugriffsadresse angeben.

Eine Schaltungsanordnung dieser Art arbeitet mit Wiederauffrischungsschaltungen, die beliebig aufgebaut sein können und keiner besonderen Anpassung an die Arbeitsweise des mit dem Speicher verbundenen Prozessors bedürfen. Jedem in beschriebener Weise definierten Speicherblock ist eine Wiederauffrischungsschaltung zugeordnet, jedoch ist nur eine gemeinsame Steuerschaltung vorgesehen, die im wesentlichen durch die Kriterien des Speicherzugriffs und der Auswertung der Zugriffsadresse angesteuert wird und daraufhin entscheidet, welche Wiederauffrischungsschaltung aktiviert bzw. gesperrt wird.

Eine solche Steuerschaltung hat, wie noch gezeigt wird, einen äußerst einfachen Aufbau und ist nicht vergleichbar mit solchen logischen Steuerschaltungen, wie sie zur Auswertung der Zeitcharakteristik einer Prozessoreinheit bei Wiederauffrischungsverfahren der bisher bekannten Art erforderlich sind.

Die Erfindung wird im folgenden anhand der Figuren weiter erläutert. Es zeigt

F i g. 1 die Organisation eines dynamischen Speichers in einem mit einem Prozessor über eine Mehrfachleitungsanordnung verbundenen System gemäß einem Ausführungsbeispiel der Erfindung,

F i g. 2 ein Ausführungsbeispiel einer Steuerschaltung für das Wiederauffrischen in einem System nach F i g. 1 und

F i g. 3 Signaldarstellungen an bzw. in der Steuerschaltung nach Fig. 2.

In F i g. 1 ist ein Prozessor 10 dargestellt, der über eine Mehrfachleitungsanordnung 11, die im folgenden als Bus bezeichnet wird, mit einem dynamischen Speicher kommunizieren kann, welcher aus zwei Speicherblöcken 12 und 13 besteht. Die beiden mit MBA und MBB bezeichneten Speicherblöcke 12 und 13 haben im dargestellten Ausführungsbeispiel jeweils eine Speicherkapazität von 16 KByte und sind aus jeweils acht Bausteinen einer Kapazität von 16 KBit aufgebaut. Insgesamt ergibt sich somit eine Speicherkapazität von 32 KByte.

Beide Speicherblöcke 12 und 13 können über jeweils einen Buskoppler 14 bzw. 15 mit dem Bus 11 verbunden werden. Hierfür sind jeweils drei Verbindungswege 16, 17 und 18 bzw. 16', 17' und 18' vorgesehen, die zu einzelnen Abschnitten des Bus 11 führen» nämlich zu dem Steuerbus 19, dem Datenbus 20 und dem Adreßbus 21, die mit CB. DB und AB bezeichnet sind. Die Buskoppler 14 und 15 sind entsprechend ihrer Zuordnung zu den Speicherblöcken 12 und 13 mit BCA und BCB bezeichnet

Es ist ferner eine^Steuerechaltung 22 vorgesehen, die Freigabesignale BA und BB für die Buskoppler_14 und 15_abgibt und außerdem mit Freigabesignalen RA und ~RB zwei Wiederauffrischungsschaltungen 23 und 24 ansteuert, die den Speicherblöcken 12 und 13 zugeordnet sind. Die Steuerschaltung 22 wird ihrerseits durch vier Signale angesteuert, von denen die beiden Signale MRQ und IQRQ von dem Steuerbus 19 abgeleitet sind. Das Signal MRQ ist ein Speicheranforderungssignal und kennzeichnet das Auftreten eines Speicherzugriffs. Das Signal IORQ ist ein Anforderungssignal für eine Eingabe-Ausgabevorrichtung und kennzeichnet einen entsprechenden Zugriff des Prozessors 10 zu einer in F i g. 1 nicht dargestellten Vorrichtung dieser Art, was bedeutet, daß der Prozessor 10 dann zu keinem der Speicherblöcke 12 und 13 zugreift. Zwei weitere die Steuerschaltung 22 ansteuernde Signale sind ein Signal A 15 und ein Signal ΑΦ, die von dem Adreßbus 21 abgeleitet sind und jeweils das höchstwertige bzw. niedrigstwertige Bit der über den Adreßbus 21 übermittelten Adressensignale führen.

Diese vier Steuersignale sind die einzigen Kriterien zur Auswahl der jeweiligen Wiederauffrischungsschaltung 23 und 24 mittels der Steuerschaltung 22, womit wiederum einerseits die Unabhängigkeit von weiteren für den Prozessor 10 spezifischen Steuersignalen, andererseits die weitestgehende Einfachheit dieses Steuerprinzips erkennbar wird.

F i g. 1 zeigt ferner die Verbindung der beiden Buskoppler 14 und 15 mit dem jeweiligen Speicherblock 12 bzw. 13 über drei Signalwege 25,26,27 bzw. 25', 26', 27', die den bereits beschriebenen Signalwegen 16, 17, 18 bzw. 16', 17', 18' entsprechen. Die Signaiwege 25 und 27 bzw. 25' und 27' für Steuersignale und Adressensignale führen auch jeweils zu der Wiederauffrischungsschaltung 23 bzw. 24, um deren Betrieb in an sich bekannter Weise zu ermöglichen.

Bei dem in F i g. 1 gezeigten System ist also zu erkennen, daß der über den Bus 11 mit dem Prozessor 10 zu verbindende dynamische Speicher in zwei Speicherblöcke 12 und 13 (MBA und MBB) aufgeteilt ist, die jeweils über einen eigenen Buskoppler 14 bzw. 15 (BCA bzw. BCB) mit dem Bus 11 verbunden werden können. Beiden Speicherblöcken 12 und 13 ist jeweils eine Wiederauffrischungsschaltung 23 bzw. 24 zugeordnet, die durch Freigabesignale der Steuerschaltung 22 (CC)zum Wiederauffrischen freigegeben bzw. gesperrt wird.

Fig.2 zeigt ein Ausführungsbeispiel einer Steuerschaltung, die mit den bereits erläuterten Signalen IORQ, MRQ, A 15, ΑΦangesteuert wird und die bereits erläuterten Signale ~BÄ, ~RÄ, SS und R~B abgibt.

Die Steuerschaltung enthält mehrere logische Verknüpfungsglieder, die zwischen den Signaleingängen und den Signalausgängen in vorbestimmter Weise angeordnet sind. Es ist zu erkennen, daß die Signale IORQ und 'JRQ jeweils dem ersten bzw. zweiten Eingang zweier UND-Glieder 30 und 31 zugeführt werden. Ferner sind zwei zweite UND-Glieder 32 und 33 vorgesehen, die jeweils drei Eingänge besitzen und denen die Signale IORQ und das über einen Inverter 34 geführte

10

15

20

25

30

Adressensignal A 15 jeweils an einem ersten und einem zweiten Eingang zugeführt werden. Der dritte Eingang des UND-Gliedes 33 wird durch das Adressensignal ΑΦ angesteuert, während der dritte Eingang des UND-Gliedes 32 durch das über einen Invertierer 35 geführte Adressensignal A Φ angesteuert wird. Es sind ferner vier ODER-Glieder 36^37^38,39 vorgesehen, deren Ausgänge die Signale ~BÄ, ~RÄ, B~B und WB abgeben. Die ODER-Glieder 36 und 37 werden an zwei ersten Eingängen jeweils durch die Signale MRQ und A 15 angesteuert. Dem dritten Eingang des ODER-Gliedes 36 wird das Adressensignal ΑΦ zugeführt, dem dritten Eingang des ODER-Gliedes 37 wird das invertierte Adressensignal ΑΦ zugeführt. Die ODER-Glieder 38 und 39 werden durch die Ausgangssignale der UND-Glieder 30 und 32 bzw.3i und 33 angesteuert.

F i g. 3 zeigt die Arbeitsweise der in F i g. 2 dargestellten Steuerschaltung anhand des zeitlichen Verlaufs der Eingangssignale und der daraufhin erzeugten Ausgangssignale. Es ist daraufhin hinzuweisen, daß in dem Ausführungsbeispiel gemäß Fig.2 Signale verwendet sind, die im Oben-Zustand inaktiv und im Unten-Zustand aktiv sind. Das Signal IORQ kennzeichnet, wie bereits erläutert, einen Zugriff des Prozessors 10 (Fig. 1) zu einer Eingabe-Ausgabevorrichtung. Ein solcher Zugriff kommt für die in F i g. 3 gezeigte Darstellung der Wiederauffrischungssteuerung nicht in Betracht, weshalb das Signal IORQ für die Betrachtung gemäß Fig.3 kontinuierlich den Oben-Zustand einnimmt. Das Speicheranforderungssignal MRQ hat gemäß der Darstellung in F i g. 3 zwei Abschnitte mit einem Unten-Zustand, wodurch jeweils ein Speicherzugriff veranlaßt wird. Gleichzeitig tritt die Zugriffsadresse auf, bei der das Adressensignal A 15 jeweils einen Unten-Zustand hat, was bedeutet, daß dieses höchstwertige Adreßbit nicht besetzt ist und somit der in F i g. 1 gezeigte dynamische Speicher mit der Speicherkapazität von insgesamt 32 KByte angesprochen wird.

Für den Signalverlauf des Adressensignals ΑΦ ist in F i g. 3 während des ersten Speicherzugriffs ein Unten-Zustand und während des zweiten Speicherzugriffs ein Oben-Zustand angezeigt. Dies bedeutet, daß beim ersten Speicherzugriff eine gerade Zugriffsadresse, beim zweiten Speicherzugriff eine ungerade Zugriffsadresse verwendet wird. Somit ist eine Auswahl des jeweiligen Speicherblocks möglich, wenn vorausgesetzt wird, daß der eine Speicherblock nur mit geraden Zugriffsadressen, der andere nur mit ungeraden Zugriffsadressen adressierbar ist. Für das in F i g. 3 gezeigte Beispiel sei vorausgesetzt, daß der Speicherblock 12 (MBA) nach F i g. 1 mit geraden Adressen adressierbar ist.

Für den in Fig.3 gezeigten ersten Speicherzugriff erzeugt die Steuerschaltung nach F i g. 2 die entsprechend dargestellten_Signale ~BÄ, ~RÄ, BB und ~RB. Die Signale BA und RB haben einen Unten-Zustand, die Signale ~RÄ und B~B einen Oben-Zustand. Dies bedeutet, daß der Speicherblock 12 adressiert wird und die Wiederauffrischungsschaltung 24 (RCB) freigegeben ist Bei dem zweiten Speicherzugriff wird der Speicherblock 13 adressiert und die Wiederauffrischungsschaltung 23 (RCA) freigegeben.

Die möglichen Zustandskombinationen der Eingangssignale der Steuerschaltung 22 führen zu folgenden Betriebszuständen:

zessor-Speichersysteme ausgeschlossen, da sie gleichzeitigen Zugriff des Prozessors zu einem Eingabe-Ausgabegerät und zum Speicher bedeuten würde.

2. TURQ = 0, JTRQ = 1

Beide Wiederauffrischungsschaltungen' werden freigegeben, be'de Buskoppler sind gesperrt. Das Wiederauffrischen kann also gleichzeitig für beide Speicherblöcke durchgeführt werden.

3. TORO= 1.

Beide Buskoppler und beide Wiederauffrischungsschaltungen sind gesperrt. Dies entspricht z. B. einem Prozessorbetrieb, bei dem intern Informationen verarbeitet werden oder einer Pause zwischen zwei Befehlszyklen.

4. TURQ = 1,

Diese Zustandskombination ist in F i g. 3 dargestellt. Hier muß unterschieden werden zwischen Λ 15= 1 und A 15 = 0.

35

a) Λ 15=1

Dies bedeutet, da ein Speicherbereich adressiert wird, der nicht innerhalb des im vorstehenden Ausführungsbeispiel vorausgesetzten Bereichs von 32 KByte liegt Es werden dann beide Wiederauffrischungsschaltungen freigegeben und beide Buskoppler gesperrt

b) Abhängig vom Zustand des Signals ΑΦ werden die Wiederauffrischungsschaltungen wie in F i g. 3 dargestellt freigegeben.

Hierzu 2 Blatt Zeichnungen

50

60

1. TUrD = O, JiRQ =

65

Diese Zustandskombination ist für die meisten Pro-

Claims (4)

1. Patentansprüche:

   !. Schaltungsanordnung zum Wiederauffrischen der in einem dynamischen Speicher enthaltenen Informationen, wobei die Informationen aus zugriffsfreien Speicherzellen ausgelesen, verstärkt und in die Speicherzellen neu eingeschrieben werden, der Speicher blockweise mit einer jedem Speicherblock zugordneten Wiederauffrischungsschaltung organisiert ist und abhängig vom Auftreten eines Speicherzugriffs und von einer Auswertung der Zugriffsadresse die Wiederauffrischungsschaltung desjenigen Speicherblocks gesperrt wird, in dem die adressierte Speicherzelle liegt, dadurch gekennzeichnet, daß bei einem über eine Mehrfachleitungsanordnung mit einem Prozessor verbundenen Speicher jeder Speicherblock (12, 13) über eine Koppeleinrichtung (14,15) an die Mehrfachleitungsanordnung (11) anschaltbar ist, die jeweils durch ein Freigabesignal (BA, BB) einer den Speicherblöcken (12, 13) gemeinsamen Steuerschaltung (22) durchschaltbar ist, daß die Steuerschaltung (22) ferner jeweils ein Freigabesignal (RA, RB) für die Wiederauffrischungsschaltungen (23, 24) erzeugt und daß die Steuerschaltung (22) durch über die Mehrfachschaitungsanordnung (11) übertragene Steuer- und Adressensignale (MRQ, ΑΦ) angesteuert wird, die mindestens eine Speicherzugriffsanforderung und das niedrigstwertige Bit der Zugriffsadresse angeben.
2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet daß die die Speicherzugriffsanforderung und das niedrigstwertige Bit der Zugriffsadresse angebenden Signale (MRQ, ΑΦ) zwei abhängig vom Zustand des niedrigstwertigen Bits unterschiedlich wirksamen ersten disjunktiven Verknüpfungen (36, 37) zugeführt sind, die jeweils das Freigabesignal (BA, BB) für die eine bzw. die andere Koppeleinrichtung (14,15) abgeben.
3. 3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung (22) ferner durch ein das Ansprechen eines Eingabe-/Ausgabegeräts angebendes, über die Mehrfachleitungsanordnung (11) übertragenes Steuersignal JIURQ) angesteuert wird, welches zusammen mit dem die Speicherzugriffsanforderung angebenden Steuersignal (MRQ) zwei ersten konjunktiven Verknüpfungen (30, 31) und zusammen mit dem das niedrigstwertige Bit der Zugriffsadresse angebenden Signal (ΑΦ) zwei zweiten konjunktiven Verknüpfungen (32,33) zugeführt ist, die abhängig vom Zustand des niedrigstwertigen Bits unterschiedlich wirksam sind, und daß die Ausgangssignale jeweils einer ersten und einer zweiten konjunktiven Verknüpfung (30, 32; 31, 33) über jeweils eine zweite disjunktive Verknüpfung (38,39) das Freigabesignal (RA, RB) für die eine bzw. die andere Wiederauffrischungsschaltung (23.24) erzeugen.
4. 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die ersten disjunktiven Verknüpfungen (36, 37) zusätzlich durch ein das Überschreiten des Adreßvolumens des Speichers angebendes Adressensignal (A 15) und die zweiten konjunktiven Verknüpfungen (32, 33) durch dessen Inversion angesteuert sind.

   Die Erfindung betrifft eine Schaltungsanordnung zum Wiederauffrischen der in einem dynamischen Speicher enthaltenen Informationen, wobei die Informationen aus zugriffsfreien Speicherzellen ausgelesen, verstärkt und in die Speicherzellen neu eingeschrieben werden, der Speicher blockweise mit einer jedem Speicherblock zugeordneten Wiederauffrischungsschaltung organisiert ist und abhängig vom Auftreten eines Speicherzugriffs und von einer Auswertung der Zugriffsadresse die Wiederauffrischungsschaltung desjenigen Speicherblocks gesperrt wird, in dem die adressierte Speicherzelle liegt.

   In einem dynamischen Speicher werden die digitalen Werte 0 und 1 durch unterschiedlich hohe Ladespannungen einer Kapazität dargestellt. Eine Speicherzelle besteht hierzu aus einem Kondensator und einem Transistor, der über die Wort-Leitung des dynamischen Speichers bei einem Lesezugriff leitend gesteuert wird, um dadurch über die Datenleitung des dynamischen Speichers festzustellen, ob der Kondensator eine Ladung enthält oder nicht. Der Schreibvorgang erfolgt in umgekehrter Richtung, d. h. über die Datenleitung wird der Kondensator durch entsprechende Ansteuerung des Transistors geladen.

   Durch Ladungsverlust der Speicherkapazitäten eines dynamischen Speichers können gespeicherte Daten verlorengehen. Um solche Ladungsverluste zu vermeiden, müssen die gespeicherten Daten laufend gelesen, verstärkt und wieder neu eingeschrieben werden. Dieser Vorgang wird als Wiederauffrischen bezeichnet. Gleiches gilt für den Lesevorgang selbst, denn durch das Lesen geht die in der jeweiligen Speicherzelle gespeicherte Ladung verloren, da sie auf einen Leseverstärker übertragen wird. Durch ein nachfolgendes Wiedereinschreiben bleiben jedoch die in einem dynamischen Speicher gespeicherten Daten gesichert.

   Zum Wiederauffrischen dynamischer Speicher wurden bereits mehrere Verfahren entwickelt. Den einen ist gemeinsam, daß zum Wiederauffrischen Zeiten geschaffen bzw. ausgenutzt werden, in denen kein Speicherzugriff erfolgt. Solche Zeiten können beispielsweise dadurch bereitgestellt werden, daß der Betrieb eines mit dem dynamischen Speicher verbundenen Prozessors unterbrochen wird, was aber mit dem Nachteil einer Verringerung der Arbeitsgeschwindigkeit des Prozessors verbunden ist. Es ist ferner möglich, durch Verlängerung der Taktsignale eines mit dem Speicher verbundenen Prozessors die zum Wiederauffrischen benötigte Zeit bereitzustellen. Hiermit ist gleichfalls der Nachteil einer Verringerung der Arbeitsgeschwindigkeit des Prozessors verbunden. Es ist außerdem möglich, zum Wiederauffrischen solche zugriffsfreien Zeiten auszunutzen, in denen der Prozessor eine interne Informationsverwaltung durchführt. Durch Ausnutzung solcher zugriffsfreier Zeiten wird zwar die Arbeitsgeschwindigkeit des Prozessors nicht verringert, jedoch sind aufwendige Steuerschaltungen für das Wiederauffrischen erforderlich, die die relativ kurzen zugriffsfreien Zeiten des Prozessors feststellen und den dynamischen Speieher während dieser Perioden zuverlässig wiederauffrischen. Insbesondere müssen die einzelnen Zeitabläufe des mit dem dynamischen Speicher verbundenen Prozessors genau auf die Arbeitsweise des Speichers abgestimmt sein, wozu es erforderlich ist, die von dem Prozessor gelieferten Steuersignale in ihrem Aufbau und ihrer zeitlichen Erscheinungsweise genau zu kennen.

   Anderen Verfahren ist gemeinsam, daß gleichzeitig mit in einem Teil des Speichers ausgeführten Speicher-