KR860003611A - 반도체 메모리 장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 의한 반도체 메모리장치의 개통도.
제2도는 제1도에 보인 장치내의 쉬프트 레지스터들의 회로도.
제3도는 제2도에 보인 쉬프트 레지스터들의 동작을 설명하기 위한 타이밍 도표.
Claims (11)
- 다수의 메모리셀들을 포함하는 랜돔억세스 메모리 셀에레이(1)과, 상기 메모리셀어레이에 동작 가능하게 연결되며, 상기 메모리셀들로부터 다수의 데이타를 일련으로 판독하기 위한 데이타출력회로(10,12,13,15; 20a,21a,26a,22a,23a,24a; 20-1, 21-1, 26, 22-1, 23-1, 24; 31,32,33,34,24a)와 상기 메모리셀들내로 또는 그로부터 다수의 데이타를 동시에 기억 또는 판독시키기 위한 데이타입력 및 출력회로(11,14,16; 20a,21a,26a; 20-1, 21-1, 26; 31,32)를 각각 갖고있는 하나 이상의 레지스터회로 어레이들을 포함하는 데이타억세스수단(10,11,12,13,14,16; 20a,21a,22a,23a,24a,25a; 20-1, 21-1, 22-1, 23-1, 24,26; 31,32,33,34,24)와, 그리고, 상기 데이타억세스 수단의 상기 대응레지스터 회로어레이에 동작가능하게 각각 연결되며 또한 상기 데이타 출력회로로부터 다수의 데이타를 수신하여, 상기 수신된 데이타를 예정된 논리시그날링에서 변형하여 상기 변형된 데이타를 상기 데이타입력 및 출력회로에 전송시키는 하나이상의 데이타변형회로(15,25, 25-1, 25a)를 포함하는 것이 특징인 반도체 메모리 장치.
- 제1항에서, 상기 데이타입력 및 출력회로는 상기 메모리 셀들내로 또는 그로부터 상기 다수의 데이타를 동시에 기억 또는 판독하도록 서로 병렬로 연결된 다수의 제1게이트들(11,20a, 20-1, 31)및 대응 메모리셀 선택라인(BL)에 동작가능하게, 연결되는 각 게이트(11ㅡ20a, 20-1, 31)의 단자와, 서로 병렬로 연결되며 또한 대응게이트의 다른 단자에 각각 연결되는 다수의 제1레지스터들(14,21a, 21-1,32)와, 그리고 상기 다수의 제1게이트들(11ㅡ21a, 21-1, 31)을 동시에 구동시키는 게이트구동회로(16a,26a,26)를 포함하는 것이 특징인 반도체 메모리 장치.
- 제2항에서, 상기 데이타출력회로는 서로 병렬로 연결된 다수의 제2게이트들(10,20a, 20-1, 31)과, 다수의 제2레지스터들(12,21a, 21-1,32)와, 출력증폭기(13)와 그리고 게이트구동회로(16,26a,26)와, 대응메모리셀 선택라인(BL)에 동작가능하게 연결되는 상기 제2게이트들(10,20a 20-1, 31) 각각의 단자 및 상기 제2레지스터들(12,21a,21-1,32)의 대응레지스터에 연결되는 다른 단자를 포함하되, 데이타전송모드에서, 상기 제2레지스터들(12,21a,21-1,32) 각각은 상호 독립하여 동작되며, 상기 게이트 구동회로는 상기 레2지스터들(12,21a,21-1,32)내로 상기 메모리셀들의 다수의 데이타를 동시에 기억시키도록 상기 다수의 제2게이트들(10,20a, 20-1, 31)을 동시에 구동시키며, 데이타출력모드에서, 상기 제2레지스터들(12,21a,21-1,32)는 상기 출력증폭기(13)에 그내에 기억된 데이타를 연속적으로 출력시키도록 일련으로 동작되는 것이 특징인 반도체 메모리 장치.
- 제3항에서, 상기 데이타변형회로는 상기 데이타출력 회로로부터 한 비트데이타를 논리 동작시키기 위한 논리동작회로를 포함하는 것이 특징인 반도체 메모리 장치.
- 제2항에서, 상기 다수의 제1레지스터들(11,20a, 20-1, 31)은 다수 쉬프트레지스터들(14,21a, 21-1)을 포함하는 것이 특징인 반도체 메모리 장치.
- 제2항에서 상기 다수의 제1레지스터들(11,20a, 20-1, 31)은 다수의 플립플롭들(32)를 포함하는 것이 특징인 반도체 메모리 장치.
- 제3항에서, 상기 다수의 제1레지스터들(11,20a, 20-1, 31)은 다수의 쉬프트레지스터들(14,21a, 21-1)을 포함하는 것이 특징인 반도체 메모리 장치.
- 제3항에서, 상기 다수의 레1지스터들(11,20a, 20-1, 31)은 다수의 플립플롭들(32)를 포함하는 것이 특징인 반도체 메모리 장치.
- 제1항에서, 상기 데이타억세스 수단은 데이타변형의 예정된 범위를 수행하도록 상기 데이타 출력회로로부터 출력된 데이타와 상기 데이타 입력 및 출력회로 내에 재기억된 데이타의 예정된 범위를 지정하기 위한 회로(22a,23a,24a; 22-1, 23-1, 24; 33,34,24a,33,35,34,24a) 를 더 포함하는 것이 특징인 반도체 메모리 장치.
- 제9항에서, 상기 지정회로는, 서로 병렬로 연결되는 다수의 제3게이트들 (22a, 22-1, 33,35)와, 다수의 제3레지스터들(23a, 23-1, 34)와, 그리고 디코어더(24a,24)와, 상기 데이타 변형회로에 상기 출력회로내의 데이타를 인가하기 위한 상기 데이타 출력회로의 대응레지스터에 연결되는 상기 제3게이트들 각각의 단자 및 상기 변형회로에서 변형된 데이타를 재기억시키기 위해 상기 데이타입력 및 출력회로의 대응레지스터에 연결되는 또 다른 단자를 포함하되, 상기 제3레지스터들(23a, 23-a, 34)는 상기 디코오더에 디코오드된 명령에 반응하여 상기 제3게이트들(22a, 22-1, 33,35)를 연속적으로 작동시키는 것이 특징인 반도체 메모리 장치.
- 제10항에서, 상기 제3레지스터들(23a, 23-1, 34)는 쉬프트레지스터들을 포함하는 것이 특징인 반도체 메모리 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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