KR20240092564A - 픽셀 회로와 이를 포함한 표시장치 - Google Patents

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Abstract

픽셀 회로와 이를 포함한 표시장치가 개시된다. 본 발명의 픽셀 회로는 픽셀 구동 전압이 인가되는 제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제3 노드에 연결된 제2 전극을 포함한 구동 소자; 상기 제2 노드와 제4 노드 사이에 연결된 제1 커패시터; 상기 제3 노드와 상기 제4 노드 사이에 연결된 제2 커패시터; 상기 구동 소자를 통해 흐르는 전류에 의해 구동되는 발광 소자; 제1 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 초기화 전압을 상기 제4 노드에 공급하는 제1 스위치 소자; 제2 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 초기화 전압을 상기 제2 노드에 공급하는 제2 스위치 소자; 제3 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 데이터 전압을 상기 제2 노드에 공급하는 제3 스위치 소자; 및 제4 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 기준 전압을 상기 제3 노드 또는, 상기 발광 소자의 애노드 전극에 연결된 제5 노드에 공급하는 제4 스위치 소자를 포함한다.

Description

픽셀 회로와 이를 포함한 표시장치{PIXEL CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 픽셀 회로와 이를 포함한 표시장치에 관한 것이다.
전계 발광 표시장치(Electroluminescence Display)는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어질 수 있다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
유기 발광 표시장치의 픽셀들은 OLED를 구동하기 위한 구동 소자와, 구동 소자에 연결된 커패시터를 포함한 픽셀 회로를 포함한다.
표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있다. 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 픽셀 회로에 내부 보상 회로가 추가될 수 있다. 내부 보상 회로는 구동 소자의 문턱 전압을 샘플링하고, 그 구동 소자의 문턱 전압만큼 구동 소자의 게이트 전압을 보상할 수 있다. 그런데, 내부 보상 회로로 구동되는 픽셀들이 저휘도로 구동될 때, 표시패널의 화면 내에서 휘도 불균일이 초래될 수 있다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 내부 보상 회로를 이용하여 구동 소자의 문턱 전압을 실시간 보상하고 화면의 휘도 균일도를 향상시킬 수 있는 픽셀 회로와 이를 포함한 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 픽셀 회로는 픽셀 구동 전압이 인가되는 제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제3 노드에 연결된 제2 전극을 포함한 구동 소자; 상기 제2 노드와 제4 노드 사이에 연결된 제1 커패시터; 상기 제3 노드와 상기 제4 노드 사이에 연결된 제2 커패시터; 상기 구동 소자를 통해 흐르는 전류에 의해 구동되는 발광 소자; 제1 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 초기화 전압을 상기 제4 노드에 공급하는 제1 스위치 소자; 제2 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 초기화 전압을 상기 제2 노드에 공급하는 제2 스위치 소자; 제3 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 데이터 전압을 상기 제2 노드에 공급하는 제3 스위치 소자; 및 제4 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 기준 전압을 상기 제3 노드 또는, 상기 발광 소자의 애노드 전극에 연결된 제5 노드에 공급하는 제4 스위치 소자를 포함한다.
상기 제2 커패시터에 상기 구동 소자의 문턱 전압이 저장된 후에, 상기 제1 커패시터에 상기 데이터 전압이 저장될 수 있다.
상기 발광 소자의 캐소드 전극에 캐소드 전압이 인가된다. 상기 제1 내지 제4 게이트 신호들은 상기 게이트 온 전압과 게이트 오프 전압 사이에서 스윙한다. 상기 제1 내지 제4 스위치 소자들은 상기 게이트 오프 전압에 응답하여 턴-오프된다. 상기 픽셀 구동 전압은 상기 데이터 전압의 최대 전압 보다 높고, 상기 캐소드 전압은 상기 데이터 전압의 최소 전압 보다 낮을 수 있다. 상기 기준 전압은 상기 초기화 전압 보다 낮고 상기 캐소드 전압 보다 높고, 상기 게이트 온 전압은 상기 픽셀 구동 전압 보다 높을 수 있다. 상기 게이트 오프 전압은 상기 캐소드 전압 보다 낮을 수 있다.
상기 픽셀 회로의 구동 기간은 상기 픽셀 회로가 초기화되는 제1 기간; 상기 구동 소자의 문턱 전압이 상기 제2 커패시터에 저장되는 제2 기간; 상기 데이터 전압이 상기 제1 커패시터에 저장되는 제3 기간; 상기 기준 전압이 상기 발광 소자의 애노드 전극에 인가되는 제4 기간; 및 상기 구동 소자로부터의 전류에 의해 상기 발광 소자가 구동되는 제5 기간을 포함한다.
상기 제1 스위치 소자는 상기 초기화 전압이 인가되는 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함한다. 상기 제2 스위치 소자는 상기 초기화 전압이 인가되는 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함한다. 상기 제3 스위치 소자는 상기 데이터 전압이 인가되는 제1 전극, 상기 제3 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함한다. 상기 제4 스위치 소자는 상기 발광 소자의 애노드 전극에 연결된 제1 전극, 상기 제4 게이트 신호가 인가되는 게이트 전극, 및 상기 기준 전압이 인가되는 제2 전극을 포함한다.
상기 제1 게이트 신호의 전압은 상기 제1 내지 제3 기간 동안 상기 게이트 온 전압이고, 상기 제4 및 제5 기간 동안 상기 게이트 오프 전압일 수 있다. 상기 제2 게이트 신호의 전압은 상기 제1 및 제2 기간 동안 상기 게이트 온 전압이고, 성기 제3 내지 제5 기간 동안 상기 게이트 오프 전압일 수 있다. 상기 제3 게이트 신호의 전압은 상기 제3 기간 동안 상기 데이터 전압과 동기되는 상기 게이트 온 전압이고, 상기 제1 기간, 상기 제2 기간, 상기 제4 기간, 및 상기 제5 기간 동안 상기 게이트 오프 전압일 수 있다. 상기 제4 게이트 신호의 전압이 상기 제1 및 제4 기간 동안 상기 게이트 온 전압이고, 상기 제2 기간, 상기 제3 기간, 및 상기 제5 기간 동안 상기 게이트 오프 전압일 수 있다.
상기 픽셀 회로는 제5 스위치 소자와 제6 스위치 소자 중 하나 이상을 더 포함할 수 있다. 상기 제5 스위치 소자는 제5 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 픽셀 구동 전압을 상기 제1 노드에 공급한다. 상기 제6 스위치 소자는 제6 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 제3 노드를 상기 발광 소자의 애노드 전극에 연결한다. 상기 제5 게이트 신호의 전압은 상기 제2 기간, 상기 제3 기간, 및 상기 제5 기간 동안 상기 게이트 온 전압이고, 상기 제1 기간과 상기 제4 기간 동안 상기 게이트 오프 전압일 수 있다. 상기 제6 게이트 신호의 전압은 상기 제1 기간, 상기 제4 기간, 및 상기 제5 기간 동안 상기 게이트 온 전압이고, 상기 제2 기간과 상기 제3 기간 동안 상기 게이트 오프 전압일 수 있다.
상기 제5 스위치 소자는 상기 픽셀 구동 전압이 인가되는 제1 전극, 상기 제5 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함한다. 상기 제6 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제6 게이트 신호가 인가되는 게이트 전극, 및 상기 발광 소자의 애노드 전극에 연결된 제2 전극을 포함한다.
상기 픽셀 회로는 제5 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 픽셀 구동 전압을 상기 제1 노드에 공급하는 제5 스위치 소자; 제6 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 제3 노드를 상기 제5 노드에 연결하는 제6 스위치 소자; 및 상기 제4 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 애노드 리셋 전압을 상기 발광 소자의 애노드 전극에 공급하는 제7 스위치 소자를 더 포함할 수 있다. 상기 제4 스위치 소자는 상기 제4 게이트 신호의 게이트 온 전압에 응답하여 상기 기준 전압을 상기 제3 노드에 공급할 수 있다.
상기 발광 소자의 캐소드 전극에 캐소드 전압이 인가될 수 있다. 상기 애노드 리셋 전압이 상기 캐소드 전압 보다 0[V]~1.5[V] 사이의 전압 만큼 높은 정전압일 수 있다.
상기 제1 내지 제4 게이트 신호들은 상기 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하고, 상기 제1 내지 제7 스위치 소자들 각각은 상기 게이트 오프 전압에 응답하여 턴-오프될 수 있다.
상기 픽셀 회로의 구동 기간은 제1 기간, 제2 기간, 제3 기간, 제4 기간, 및 제5 기간을 포함한다. 상기 제1 게이트 신호의 전압은 상기 제1 내지 제3 기간 동안 상기 게이트 온 전압이고, 상기 제4 및 제5 기간 동안 상기 게이트 오프 전압일 수 있다. 상기 제2 게이트 신호의 전압은 상기 제1 및 제2 기간 동안 상기 게이트 온 전압이고, 성기 제3 내지 제5 기간 동안 상기 게이트 오프 전압일 수 있다. 상기 제3 게이트 신호의 전압은 상기 제3 기간 동안 상기 데이터 전압과 동기되는 상기 게이트 온 전압이고, 상기 제1 기간, 상기 제2 기간, 상기 제4 기간, 및 상기 제5 기간 동안 상기 게이트 오프 전압일 수 있다. 상기 제4 게이트 신호의 전압은 상기 제1 및 제4 기간 동안 상기 게이트 온 전압이고, 상기 제2 기간, 상기 제3 기간, 및 상기 제5 기간 동안 상기 게이트 오프 전압일 수 있다. 상기 제5 게이트 신호의 전압은 상기 제2 기간, 상기 제3 기간 및 상기 제5 기간 동안 상기 게이트 온 전압이고, 상기 제1 기간 및 상기 제4 기간 동안 상기 게이트 오프 전압일 수 있다. 상기 제6 게이트 신호의 전압이 상기 제5 기간 동안 상기 게이트 온 전압이고, 상기 제1 내지 제4 기간 기간 동안 상기 게이트 오프 전압일 수 있다.
본 발명의 다른 실시예에 따른 픽셀 회로는 제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제3 노드에 연결된 제2 전극을 포함한 구동 소자; 상기 제2 노드와 제4 노드 사이에 연결된 제1 커패시터; 상기 제3 노드와 상기 제4 노드 사이에 연결된 제2 커패시터; 상기 구동 소자를 통해 흐르는 전류에 의해 구동되는 발광 소자; 제1 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 데이터 전압을 상기 제4 노드에 공급하는 제1 스위치 소자; 제2 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 초기화 전압을 상기 제4 노드에 공급하는 제2 스위치 소자; 제3 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 초기화 전압을 상기 제2 노드에 공급하는 제3 스위치 소자; 상기 제3 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 기준 전압을 제5 노드에 공급하는 제4 스위치 소자; 제5 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 픽셀 구동 전압을 상기 제1 노드에 공급하는 제5 스위치 소자; 및 제6 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 제3 노드를 상기 제5 노드에 전기적으로 연결하는 제6 스위치 소자를 포함한다. 상기 발광 소자의 애노드 전극이 상기 제5 노드에 연결된다.
본 발명의 표시장치는 상기 픽셀 회로를 포함한다.
본 발명은 구동 소자의 문턱 전압을 센싱하는 단계와 픽셀 데이터가 픽셀들에 기입되는 단계가 시간적으로 분리되어 문턱 전압 센싱 시간을 충분히 확보할 수 있어 표시패널의 픽셀들을 고속으로 구동할 때 구동 소자의 문턱 전압을 정확하게 보상하고 화면 전체에서 휘도 균일도를 향상할 수 있다.
본 발명은 구동 소자의 문턱 전압이 저장되는 커패시터와 데이터 전압이 저장되는 커패시터를 분리하여 픽셀 회로의 주요 노드에 충전되는 오차 성분을 방지할 수 있다.
본 발명은 기준 전압과는 별도의 애노드 리셋 전압을 설정하여 리프레쉬 레이트(Refresh rate)가 가변함에 따라 픽셀들의 구동 주파수가 변할 때 픽셀들의 휘도 차이를 최소할 수 있다.
본 발명은 기준 전압과는 별도의 애노드 리셋 전압을 설정하여 캐소드 전압을 0[V]로 설정 가능하게 하여 표시장치의 저전력 구동을 구현할 수 있다.
본 발명은 서로 다른 픽셀들이 설계된 표시패널의 구동 회로에서 게이트 구동부와 레벨 시프터를 공유할 수 있다. 예를 들어, 하나의 시프트 레지스터와 네 개의 에지 트리거들은 본 발명에서 제1 내지 제5 게이트 신호의 펄스를 출력하는데 이용될 수 있고, 다른 픽셀 회로에도 공용화 가능하다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 2는 도 1에 도시된 픽셀 회로에 인가되는 게이트 신호의 파형을 보여 주는 파형도이다.
도 3a 내지 도 6b는 도 1에 도시된 픽셀 회로의 구동 기간을 단계적으로 보여 주는 도면들이다.
도 7은 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 8은 도 7에 도시된 픽셀 회로에 인가되는 게이트 신호의 파형을 보여 주는 파형도이다.
도 9 내지 도 12는 도 7에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 회로도들이다.
도 13은 본 발명의 제3 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 14는 도 13에 도시된 픽셀 회로에 인가되는 게이트 신호의 파형을 보여 주는 파형도이다.
도 15 내지 도 18은 도 13에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 회로도들이다.
도 19는 본 발명의 제4 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 20은 도 19에 도시된 픽셀 회로에 인가되는 게이트 신호의 파형을 보여 주는 파형도이다.
도 21 내지 도 24는 도 19에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 회로도들이다.
도 25는 본 발명의 제5 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 26은 도 15에 도시된 픽셀 회로에 인가되는 게이트 신호의 파형을 보여 주는 파형도이다.
도 27a 내지 도 31b는 도 25에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 회로도들이다.
도 32는 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 33은 도 32에 도시된 표시패널의 단면 구조를 보여 주는 단면도이다.
도 34는 픽셀 회로의 트랜지스터와 커패시터들의 단면 구조를 상세히 보여 주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 “구비한다”, “포함한다”, “갖는다”, “이루어진다” 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
'~ 상에', '~ 상부에', '~ 하부에', '~ 옆에', '~ 연결 또는 결합(connect, couple)', 교차(crossing, intersecting) 등과 같이 두 구성요소들 간에 위치 관계와 상호 연결 관계가 설명되는 경우, '바로' 또는 '직접'과 같은 언급이 없는 한 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
'~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 시간축 상에서 연속적이지 않을 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 표시장치에서 픽셀 회로와 게이트 구동 회로는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터는 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor) 또는 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT일 수 있다. 이하에서, 픽셀 회로와 게이트 구동 회로를 구성하는 트랜지스터들은 Oxide TFT로 구현된 n 채널 Oxide TFT로 구현된 예를 중심으로 설명되나 본 발명은 이에 한정되지 않는다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)할 수 있다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정된다. 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다.
트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage)일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 2는 도 1에 도시된 픽셀 회로에 인가되는 게이트 신호의 파형을 보여 주는 파형도이다.
도 1 및 도 2를 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(T1~T6), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함한다. 구동 소자(DT)와 스위치 소자들(T1~T6)은 n 채널 Oxide TFT로 구현될 수 있다.
픽셀 회로는 데이터 전압(VDATA)이 인가되는 데이터 라인(DL)과, 게이트 신호들(INIT1, INIT2, SCAN, EM1, EM2)이 인가되는 게이트 라인들(GL1~GL6)에 연결된다. 픽셀 회로는 픽셀 구동 전압(EVDD)이 인가되는 제1 정전압 노드(PL1), 캐소드 전압(EVSS)이 인가되는 제2 정전압 노드(PL2), 초기화 전압(VINIT)이 인가되는 제3 정전압 노드(PL3), 기준 전압(VREF)이 인가되는 제4 정전압 노드(PL4) 등 직류 전압(또는 정전압)이 인가되는 전원 노드들에 연결된다. 표시패널 상에서 정전압 노드들이 연결된 전원 라인들은 모든 픽셀들에 공통으로 연결될 수 있다.
픽셀 구동 전압(EVDD)은 데이터 전압(VDATA)의 최대 전압 보다 높고, 구동 소자(DT)가 포화(Saturation) 영역에서 동작할 수 있는 전압으로 설정된다. 초기화 전압(VINIT)은 데이터 전압(VDATA)의 최대 전압과 최소 전압 사이의 전압 범위 내에서 구동 소자(DT)가 턴-온될 수 있는 전압으로 설정될 수 있다. 캐소드 전압(EVSS)은 데이터 전압(VDATA)의 최소 전압 보다 낮은 전압으로 설정된다. 기준 전압(VREF)은 초기화 전압(VINIT) 보다 낮고 캐소드 전압(EVSS) 보다 높은 전압으로 설정될 수 있다. 게이트 온 전압(VGH)은 픽셀 구동 전압(EVDD) 보다 높은 전압으로, 게이트 오프 전압(VGL)은 캐소드 전압(EVSS) 보다 낮은 전압으로 설정될 수 있다. EVDD=12[V], EVSS=-6[V], VGH=20[V], VGL=-14[V], VINIT=1[V], VREF=-4[V]로 설정될 수 있으나, 이에 한정되지 않는다. 예를 들어, 정전압은 표시패널의 구조 및 구동 특성, 사용 환경 등에 따라 EVDD는 8[V]~20[V]의 전압 범위 내에서 선택된 전압, EVSS는 -8[V]~-0.5[V]의 전압 범위 내에서 선택된 전압, VGH는 0.5[V]~24[V]의 전압 범위 내에서 선택된 전압, VGL은 -20[V]~-0.5[V]의 전압 범위 내에서 선택된 전압, VINIT은 0.5[V]~3[V]의 전압 범위 내에서 선택된 전압, 그리고 VREF는 -6[V]~-0.5[V]의 전압 범위 내에서 선택된 전압일 수 있다.
게이트 신호들(INIT1, INIT2, SCAN, SENSE, EM1, EM2)은 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙(Swing)하는 펄스를 포함한다. 게이트 신호들(INIT1, INIT2, SCAN, SENSE, EM1, EM2)은 제1 게이트 신호(INIT1), 제2 게이트 신호(INIT2), 제3 게이트 신호(SCAN), 제4 게이트 신호(SENSE), 제5 게이트 신호(EM1), 및 제6 게이트 신호(EM2)를 포함한다.
픽셀 회로의 구동 기간은 게이트 신호들(INIT1, INIT2, SCAN, SENSE, EM1, EM2)의 파형에 의해 결정되고, 조정 가능한 제1 내지 제5 기간(I1~I5)으로 나뉘어질 수 있다.
제1 게이트 신호(INIT1)의 전압은 제1 내지 제3 기간(I1~I3) 동안 게이트 온 전압(VGH)이고, 제4 및 제5 기간(I4, I5) 동안 게이트 오프 전압(VGL)의 펄스로 발생된다. 제2 게이트 신호(INIT2)의 전압은 제1 및 제2 기간(I1, I2) 동안 게이트 온 전압(VGH)의 펄스로 발생되고, 제3 내지 제5 기간(I3~I5) 동안 게이트 오프 전압(VGL)이다.
제3 게이트 신호(SCAN)의 전압은 제1 및 제2 기간(I1, I2) 동안 게이트 오프 전압(VGL)이고, 제3 기간(I3) 동안 픽셀 데이터의 데이터 전압(VDATA)과 동기되는 게이트 온 전압(VGH)의 펄스로 발생된다. 제3 게이트 신호(SCAN)의 전압은 제4 및 제5 기간(I4, I5) 동안 게이트 오프 전압(VGL)이다.
제4 게이트 신호(SENSE)의 전압은 제1 기간(I1) 동안 게이트 온 전압(VGH)의 펄스로 발생되고, 제2 및 제3 기간(I2, I3) 동안 게이트 오프 전압(VGL)이다. 제4 게이트 신호(SENSE)의 전압은 제4 기간(I4) 동안 게이트 온 전압(VGH)의 펄스로 발생되고, 제5 기간(I5) 동안 게이트 오프 전압(VGL)이다. 제2 기간(I2)은 제2-1 기간(a)과 제2-2 기간(b)으로 나뉘어질 수 있다. 이 경우, 제4 게이트 신호(SENSE)의 제1 펄스가 길어져 제2-1 기간(a) 동안 제4 게이트 신호(SENSE)의 전압이 게이트 온 전압(VGH)이고, 제2-2 기간(b) 동안 게이트 오프 전압(VGL)일 수 있다.
제5 게이트 신호(EM1)의 전압은 제1 기간(I1) 동안 게이트 오프 전압(VGL)이고, 제2 및 제3 기간(I2, I3) 동안 게이트 온 전압(VGH)의 펄스로 발생될 수 있다. 제5 게이트 신호(EM1)의 전압은 제4 기간(I4) 동안 게이트 오프 전압(VGL)이고, 제5 기간(I5) 동안 게이트 온 전압(VGH)이다. 제2 기간(I2)은 제2-1 기간(a)과 제2-2 기간(b)으로 나뉘어질 수 있다. 이 경우, 제5 게이트 신호(EM1)의 전압은 제2-1 기간(a) 동안 게이트 오프 전압(VGL)이고, 제2-2 기간(b) 동안 게이트 온 전압(VGH)일 수 있다.
제6 게이트 신호(EM2)의 전압은 제1 기간(I1) 동안 게이트 온 전압(VGH)이고, 제2 및 제3 기간(I2, I3) 동안 게이트 오프 전압(VGL)일 수 있다. 제6 게이트 신호(EM2)의 전압은 제4 및 제5 기간(I4, I5) 동안 게이트 온 전압(VGH)이다.
제3 기간(I3)과 제4 기간(I4) 사이의 프리 애노드 리셋 기간(I34)이 설정될 수 있다. 프리 애노드 리셋 기간(I34) 내에서 발광 소자(EL)의 애노드 리셋이 시작되어 애노드 전압의 초기화 시간이 길어질 수 있다. 프리 애노드 리셋 기간(I34)은 저속 구동 모드에서 애노드 리셋 효과를 향상시킬 수 있다. 프리 애노드 리셋 기간(I34) 내에서, 제1 게이트 신호(INIT1)가 게이트 오프 전압(VGL)으로 반전된 후에 제4 게이트 신호(SENSE)가 게이트 온 전압(VGH)으로 반전될 수 있다. 프리 애노드 리셋 기간(I34) 내에서, 제4 게이트 신호(SENSE)가 게이트 온 전압(VGH)으로 반전될 때, 제5 게이트 신호(EM1)가 게이트 오프 전압(VGL)으로 반전될 수 있다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 전류를 발생하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제1 노드(D)에 연결된 제1 전극, 제2 노드(G)에 연결된 게이트 전극, 및 제3 노드(S)에 연결된 제2 전극을 포함한다. 제1 노드(D)는 픽셀 구동 전압(EVDD)이 인가되는 제1 정전압 노드(PL1)에 연결될 수 있다.
발광 소자(EL)는 OLED로 구현될 수 있다. 발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 이 전극들 사이에 형성된 유기 화합물층을 포함한다. 발광 소자(EL)의 애노드 전극은 제5 노드(n5)에 연결되고, 캐소드 전극은 캐소드 전압(EVSS)이 인가되는 제2 정전압 노드(PL2)에 연결된다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Light emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(EL)의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동하여 여기자가 형성된다. 이 때, 발광층(EML)으로부터 가시광이 방출된다. 발광 소자(EL)는 복수의 발광층들이 적층된 텐덤(Tandem) 구조로 구현될 수 있다. 텐덤 구조의 발광 소자(EL)는 픽셀의 휘도와 수명을 향상시킬 수 있다.
제2 커패시터(C2)에 구동 소자(DT)의 문턱 전압(Vth)이 저장된 다음, 제1 커패시터(C1)에 픽셀 데이터의 데이터 전압(VDATA)이 저장된다. 제1 커패시터(C1)는 제2 노드(G)와 제4 노드(n4) 사이에 연결되어 제3 기간(I3) 동안 데이터 전압(VDATA)을 저장한다. 제2 커패시터(C2)는 제3 노드(S)와 제4 노드(n4) 사이에 연결되어 제2 기간(I2) 동안 센싱된 구동 소자(DT)의 문턱 전압(Vth)을 저장한다. 구동 소자(DT)는 제5 기간(I5) 동안 직렬로 연결된 제1 및 제2 커패시터들(C1, C2)에 저장된 게이트-소스간 전압(Vgs)으로 구동되어 발광 소자(EL)를 구동하는 전류를 발생한다. 제1 및 제2 커패시터(C1, C2)의 용량은 동일한 용량으로 설계될 수 있으나, 이에 한정되지 않는다.
픽셀 회로의 스위치 소자들(T1~T6)은 제1 게이트 신호(INIT1)에 응답하여 초기화 전압(VINIT)을 제4 노드(n4)에 공급하는 제1 스위치 소자(T1), 제2 게이트 신호(INIT2)에 응답하여 초기화 전압(VINIT)을 제2 노드(G)에 공급하는 제2 스위치 소자(T2), 제3 게이트 신호(SCAN)에 응답하여 픽셀 데이터의 데이터 전압(VDATA)을 제2 노드(G)에 공급하는 제3 스위치 소자(T3), 제4 게이트 신호(SENSE)에 응답하여 기준 전압(VREF)을 제5 노드(n5)에 공급하는 제4 스위치 소자(T4), 제5 게이트 신호(EM1)에 응답하여 픽셀 구동 전압(EVDD)을 제1 노드(D)에 공급하는 제5 스위치 소자(T5), 및 제6 게이트 신호(EM2)에 응답하여 제3 노드(S)를 제5 노드(n5)에 연결하는 제6 스위치 소자(T6)를 포함한다.
제1 스위치 소자(T1)는 제1 내지 제3 기간(I1~I3) 동안 게이트 온 전압(VGH)으로 발생되는 제1 게이트 신호(INIT1)의 펄스에 응답하여 턴-온된다. 제1 스위치 소자(T1)가 턴-온될 때, 초기화 전압(VINIT)이 제4 노드(n4)에 인가된다. 제1 스위치 소자(T1)는 제4 및 제5 기간(I4, I5) 동안 턴-오프된다. 제1 스위치 소자(T1)는 프리 애노드 리셋 기간(I34) 동안 오프 상태를 유지할 수 있다. 제1 스위치 소자(T1)는 초기화 전압(VINIT)이 인가되는 제3 정전압 노드(PL3)에 연결된 제1 전극, 제1 게이트 신호(INIT1)가 인가되는 제1 게이트 라인(GL1)에 연결된 게이트 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.
제2 스위치 소자(T2)는 제1 및 제2 기간(I1, I2) 동안 게이트 온 전압(VGH)으로 발생되는 제2 게이트 신호(INIT2)의 펄스에 응답하여 턴-온된다. 제2 스위치 소자(T2)가 턴-온될 때, 초기화 전압(VINIT)이 제2 노드(G)에 인가된다. 제2 스위치 소자(T2)는 제3 내지 제5 기간(I3-I5) 동안 턴-오프된다. 제2 스위치 소자(T2)는 프리 애노드 리셋 기간(I34) 동안 오프 상태를 유지할 수 있다. 제2 스위치 소자(T2)는 초기화 전압(VINIT)이 인가되는 제3 정전압 노드(PL3)에 연결된 제1 전극, 제2 게이트 신호(INIT2)가 인가되는 제2 게이트 라인(GL2)에 연결된 게이트 전극, 및 제2 노드(G)에 연결된 제2 전극을 포함한다.
제3 스위치 소자(T3)는 제3 기간(I3) 동안 픽셀 데이터의 데이터 전압(VDATA)에 동기되는 제3 게이트 신호(SCAN)의 펄스에 응답하여 턴-온된다. 제3 스위치 소자(T3)는 제1 기간(I1), 제2 기간(I2), 제4 기간(I4), 및 제5 기간(I5) 동안 턴-오프된다. 제3 스위치 소자(T3)가 턴-온될 때 데이터 라인(DL)이 제2 노드(G)에 전기적으로 연결되어 데이터 전압(VDATA)이 제2 노드(G)에 인가된다. 제3 스위치 소자(T3)는 프리 애노드 리셋 기간(I34) 동안 오프 상태를 유지할 수 있다. 제3 스위치 소자(T3)는 데이터 전압(VDATA)이 인가되는 데이터 라인(DL)에 연결된 제1 전극, 제3 게이트 신호(SCAN)가 인가되는 제3 게이트 라인(GL3)에 연결된 게이트 전극, 및 제2 노드(G)에 연결된 제2 전극을 포함한다.
제4 스위치 소자(T4)는 제1 및 제4 기간(I1, I4) 동안 게이트 온 전압(VGH)으로 발생되는 제4 게이트 신호(SENSE)의 펄스에 응답하여 턴-온된다. 제4 스위치 소자(T4)는 제2 기간(I2), 제3 기간(I3), 및 제5 기간(I5) 동안 턴-오프된다. 제2 기간(I2)는 제2-1 기간(a)과 제2-2 기간(b)으로 나뉘어질 수 있다. 이 경우, 제4 스위치 소자(T4)는 제2-1 기간(a)에 게이트 온 전압(VGH)으로 발생되는 제4 게이트 신호(SENSE)에 의해 제2-1 기간(a)에 턴-온된 후, 제2-2 기간(b)에 턴-오프될 수 있다. 제4 스위치 소자(T4)는 프리 애노드 리셋 기간(I34) 동안 오프 상태를 유지한 후에 제4 기간(I4)에 앞서 턴-온될 수 있다. 제4 스위치 소자(T4)는 제5 노드(n5)에 연결된 제1 전극, 제4 게이트 신호(SENSE)가 인가되는 제4 게이트 라인(GL4)에 연결된 게이트 전극, 및 기준 전압(VREF)이 인가되는 제4 정전압 노드(PL4)에 연결된 제2 전극을 포함한다.
제5 스위치 소자(T5)는 제2 기간(I2), 제3 기간(I3), 및 제5 기간(I5) 동안 게이트 온 전압(VGH)으로 발생되는 제5 게이트 신호(EM1)의 펄스에 응답하여 턴-온되어 픽셀 구동 전압(EVDD)을 제1 노드(D)에 공급한다. 제5 스위치 소자(T5)는 제1 기간(I1)와 제4 기간(I4) 동안 턴-오프된다. 제2 기간(I2)는 제2-1 기간(a)과 제2-2 기간(b)으로 나뉘어질 수 있다. 이 경우, 제5 스위치 소자(T5)는 제2-1 기간(a)에 턴-오프된 후에 제2-2 기간(b)에 턴-온될 수 있다. 제5 스위치 소자(T5)는 프리 애노드 리셋 기간(I34) 동안 온 상태를 더 유지한 후에 제4 기간(I4) 앞에서 턴-오프될 수 있다. 제5 스위치 소자(T5)는 픽셀 구동 전압(EVDD)이 인가되는 제1 정전압 노드(PL1)에 연결된 제1 전극, 제5 게이트 신호(EM1)가 인가되는 제5 게이트 라인(GL5)에 연결된 게이트 전극, 및 제1 노드(D)에 연결된 제2 전극을 포함한다.
제6 스위치 소자(T6)는 제1 기간(I1), 제4 기간(I4), 및 제5 기간(I5) 동안 게이트 온 전압(VGH)으로 발생되는 제6 게이트 신호(EM2)의 펄스에 응답하여 턴-온된다. 제6 스위치 소자(T6)가 턴-온될 때, 제3 노드(S)가 제5 노드(n5)에 전기적으로 연결되어 구동 소자(DT)로부터의 전류가 발광 소자(EL)로 흐를 수 있다. 제6 스위치 소자(T6)는 제2 및 제3 기간(I2, I3) 동안 턴-오프된다. 제6 스위치 소자(T6)는 제3 노드(S)에 연결된 제1 전극, 제6 게이트 신호(EM2)가 인가되는 제6 게이트 라인(GL6)에 연결된 게이트 전극, 및 제5 노드(n5)에 연결된 제2 전극을 포함한다.
도 3a 내지 도 6b는 도 1에 도시된 픽셀 회로의 구동 기간을 단계적으로 보여 주는 도면들이다.
도 3a는 제1 기간(I1) 동안 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 3a 및 도 3b를 참조하면, 제1 기간(I1) 동안 픽셀 회로의 주요 노드들이 초기화된다. 제1 기간(I1) 동안, 제1 게이트 신호(INIT1), 제2 게이트 신호(INIT2), 제4 게이트 신호(SENSE), 및 제6 게이트 신호(EM2)의 전압은 게이트 온 전압(VGH)이다. 제1 기간(I1) 동안, 제3 게이트 신호(SCAN)와 제5 게이트 신호(EM1)의 전압은 게이트 오프 전압(VGL)이다. 따라서, 제1 기간(I1) 동안 제1, 제2, 제4 및 제6 스위치 소자들(T1, T2, T4, T6)이 턴-온되고, 제3 및 제5 스위치 소자들(T3, T5)이 턴-오프된다. 그 결과, 제1 기간(I1) 동안 제2 노드(G)의 전압은 초기화 전압(VINIT)으로, 제3 노드(S)의 전압은 기준 전압(VREF)으로 각각 초기화된다. 제1 기간(I1)이 끝날 때, 구동 소자(DT)의 게이트-소스간 전압(Vgs)과 제2 커패시터(C2)의 전압은 VINIT-VREF이다. 제1 기간(I1) 동안 구동 소자(DT)가 턴-온될 수 있다. 발광 소자(EL)는 애노드 전압이 발광 소자(EL)의 문턱 전압 보다 낮은 기준 전압(VREF)이기 때문에 제1 기간(I1) 동안 발광되지 않는다. 제1 기간(I1) 동안 제1 커패시터(C1)의 전압은 0[V]이다.
도 4a는 제2 기간(I2) 동안 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 4a 및 도 4b를 참조하면, 제2 기간(I2) 동안 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 제2 커패시터(C2)에 저장된다. 제2 기간(I2) 동안 제1 게이트 신호(INIT1), 제2 게이트 신호(INIT2), 및 제5 게이트 신호(EM1)의 전압은 게이트 온 전압(VGH)이다. 제2 기간(I2) 동안, 제3 게이트 신호(SCAN), 제4 게이트 신호(SENSE), 제6 게이트 신호(EM2)의 전압은 게이트 오프 전압(VGL)이다. 발광 소자(EL)의 애노드 전압 초기화 시간을 더 길게 확보하기 위하여, 제4 게이트 신호(SENSE)의 전압이 제2-1 기간(a) 동안 게이트 온 전압(VGH)을 유지한 후에 반전하여 제2-2 기간(b) 동안 게이트 오프 전압(VGL)일 수 있다. 제5 게이트 신호(EM1)의 전압이 제2-1 기간(a) 동안 게이트 오프 전압(VGL)을 유지한 후에 반전하여 제2-2 기간(b) 동안 게이트 온 전압(VGL)일 수 있다. 제2 기간(I2) 동안 제1, 제2 및 제5 스위치 소자들(T1, T2, T5)이 턴-온되고, 제3, 제4 및 제6 스위치 소자들(T3, T4, T6)이 턴-오프된다. 제2 기간(I2) 동안 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 저장되는 제2 커패시터(C2)의 전압이 구동 소자(DT)의 문턱 전압(Vth)에 도달할 때 구동 소자(DT)가 턴-오프된다.
제2 기간(I2)가 끝날 때, 제2 노드(G)의 전압은 초기화 전압(VINIT)이고, 제3 노드(S)의 전압은 VINIT-Vth이다. 제5 노드(n5)가 제2 기간(I2) 동안 플로팅(Floating)되어 발광 소자(EL)는 애노드 전압이 기준 전압(VREF)이기 때문에 제2 기간(I2) 동안 발광되지 않는다. 제2 기간(I2) 동안 제1 커패시터(C1)의 전압은 0[V]이다.
도 5a는 제3 기간(I3) 동안 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 5a 및 도 5b를 참조하면, 제3 기간(I3) 동안 픽셀 데이터의 데이터 전압(VDATA)이 제1 커패시터(C1)에 저장된다. 제3 기간(I3) 동안, 제1 게이트 신호(INIT1), 제3 게이트 신호(SCAN) 및 제5 게이트 신호(EM1)의 전압은 게이트 온 전압(VGH)이다. 제3 기간(I3) 동안, 제2 게이트 신호(INIT2), 제4 게이트 신호(SENSE), 및 제6 게이트 신호(EM2)의 전압은 게이트 오프 전압(VGL)이다. 제3 기간(I3) 동안 제1, 제3 및 제5 스위치 소자들(T1, T3, T5)이 턴-온되고, 제2, 제4 및 제6 스위치 소자들(T2, T4, T6)이 턴-오프된다. 제3 기간(I3) 동안 데이터 전압(VDATA)이 제2 노드(G)에 인가되고, 초기화 전압(VINIT)이 제4 노드(n4)에 인가된다. 따라서, 제3 기간(I3)가 끝날 때, 제1 커패시터(C1)의 전압은 VDATA-VINIT이다. 제3 기간(I3) 동안 제3 노드(S)의 전압은 VINIT-Vth이고, 제2 커패시터(C2)의 전압은 구동 소자(DT)의 문턱 전압(Vth)이다. 제3 기간(I3)가 끝날 때, 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 VDATA-VINIT+Vth이다.
입력 영상의 프레임 주파수가 저속 구동 모드 조건의 주파수로 낮아질 수 있다. 저속 구동 모드에서 제3 노드(S)의 전압이 방전되어 구동 소자(DT)의 게이트-소스간 전압이 변할 수 있다. 제4 기간(I4)에 발광 소자(EL)의 애노드 전압을 기준 전압(VREF)으로 초기화하고 제3 노드(S)에 기준 전압(VREF)을 공급하여 저속 구동 모드에서 구동 소자(DT)의 게이트-소스간 전압(Vgs)의 변동을 억제할 수 있다.
제4 기간(I4) 동안, 제4 게이트 신호(SENSE)와 제6 게이트 신호(EM2)의 전압은 게이트 온 전압(VGH)이다. 제4 기간(I4) 동안, 제1 게이트 신호(INIT1), 제2 게이트 신호(INIT2), 제3 게이트 신호(SCAN), 및 제5 게이트 신호(EM1)의 전압은 게이트 오프 전압(VGL)이다. 제4 기간(I4) 동안 제4 및 제6 스위치 소자들(T4, T6)이 턴-온되고, 제1, 제2, 제3 및 제5 스위치 소자들(T1, T2, T3, T5)이 턴-오프된다.
프리 애노드 리셋 기간(I34)은 제4 기간(I4)의 기준 전압 인가를 위한 시간을 연장하여 애노드 리셋 효과를 높일 수 있다. 제4 기간(I4)에 앞서 프리 애노드 리셋 기간(I34) 동안, 제4 게이트 신호(SENSE)가 게이트 온 전압(VGH)으로 반전될 수 있다. 한편, 저속 구동 모드 없이 노멀 구동 모드(Normal driving mode)의 프레임 주파수 예를 들어, 120Hz로 구동되는 표시장치의 경우에 프리 애노드 리셋 기간(I34)과 제4 기간(I4)는 생략될 수 있다.
도 6a는 제5 기간(I5) 동안 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 6a 및 도 6b를 참조하면, 제5 기간(I5) 동안 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 전류를 발생하여 발광 소자(EL)를 구동한다. 발광 소자(EL)는 구동 소자(DT)를 통해 흐르는 전류에 의해 픽셀 데이터의 계조값에 대응하는 휘도로 발광될 수 있다.
제5 기간(I5) 동안, 제5 및 제6 게이트 신호들(EM1, EM2)의 전압은 게이트 온 전압(VGH)이고, 다른 게이트 신호들(INIT1, INIT2, SCAN, SENSE)의 전압은 게이트 오프 전압(VGL)이다. 제5 기간(I5) 동안 제5 및 제6 스위치 소자들(T5, T6)이 턴-온되고, 제1 내지 제4 스위치 소자들(T1~T4)이 턴-오프된다. 제5 기간(I5) 동안 제2 노드(G)의 전압은 VDATA+Voled이고, 제3 노드(S)의 전압은 VINIT-Vth+Voled이다. 여기서, Voled는 발광 소자(EL)가 발광될 때의 애노드 전압이다. 따라서, 제5 기간(I5) 동안, 구동 소자(DT)의 게이트 소스간 전압(Vgs)은 VDATA-VINIT+Vth 이다. 제5 기간(I5) 동안 제1 커패시터(C1)의 전압은 VDATA-VINIT이고, 제2 커패시터(C2)의 전압은 구동 소자(DT)의 문턱 전압(Vth)이다.
도 7은 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 8은 도 7에 도시된 픽셀 회로에 인가되는 게이트 신호의 파형을 보여 주는 파형도이다. 제2 실시예에서, 전술한 제1 실시예와 실질적으로 동일한 구성 요소와 그에 대한 상세한 설명은 생략된다. 제2 실시예에서, 픽셀 회로는 제6 스위치 소자(T6) 없이 구동된다.
도 7 및 도 8을 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(T1~T5), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함한다. 구동 소자(DT)와 스위치 소자들(T1~T5)은 n 채널 Oxide TFT로 구현될 수 있다.
게이트 신호들(INIT1, INIT2, SCAN, SENSE, EM1)은 제1 게이트 신호(INIT1), 제2 게이트 신호(INIT2), 제3 게이트 신호(SCAN), 제4 게이트 신호(SENSE), 및 제5 게이트 신호(EM1)를 포함한다. 게이트 신호들(INIT1, INIT2, SCAN, SENSE, EM1)의 파형은 전술한 제1 실시예와 실질적으로 동일하다. 제1 내지 제5 스위치 소자들(T1~T5)과, 제1 커패시터(C1)는 전술한 제1 실시예와 실질적으로 동일하다.
구동 소자(DT)는 제1 노드(D)에 연결된 제1 전극, 제2 노드(G)에 연결된 게이트 전극, 및 제3 노드(S)에 연결된 제2 전극을 포함한다. 제1 노드(D)는 픽셀 구동 전압(EVDD)이 인가되는 제1 정전압 노드(PL1)에 연결될 수 있다. 발광 소자(EL)의 애노드 전극은 제3 노드(S)에 연결되고, 그 캐소드 전극은 캐소드 전압(EVSS)이 인가되는 제2 정전압 노드(PL2)에 연결된다.
제1 커패시터(C1)는 제2 노드(G)와 제4 노드(n4) 사이에 연결되고, 제2 커패시터(C2)는 제3 노드(S)와 제4 노드(n4) 사이에 연결된다.
제4 스위치 소자(T4)는 제3 노드(S)에 연결된 제1 전극, 제4 게이트 신호(SENSE)가 인가되는 제4 게이트 라인(GL4)에 연결된 게이트 전극, 및 기준 전압(VREF)이 인가되는 제4 정전압 노드(PL4)에 연결된 제2 전극을 포함한다.
도 9는 제1 기간(I1) 동안 도 7에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다. 도 10은 제2 기간(I2) 동안 도 7에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다. 도 11은 제3 기간(I3) 동안 도 7에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다. 도 12는 제5 기간(I5) 동안 도 7에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 9를 참조하면, 제1 기간(I1) 동안 픽셀 회로의 주요 노드들이 초기화된다. 제1 기간(I1) 동안, 제1 게이트 신호(INIT1), 제2 게이트 신호(INIT2), 및 제4 게이트 신호(SENSE)의 전압은 게이트 온 전압(VGH)이다. 제1 기간(I1) 동안, 제3 게이트 신호(SCAN)와 제5 게이트 신호(EM1)의 전압은 게이트 오프 전압(VGL)이다. 따라서, 제1 기간(I1) 동안 제1, 제2, 및 제4 스위치 소자들(T1, T2, T4)이 턴-온되고, 제3 및 제5 스위치 소자들(T3, T5)이 턴-오프된다. 그 결과, 제1 기간(I1) 동안 제2 노드(G)의 전압은 초기화 전압(VINIT)으로, 제3 노드(S)의 전압은 기준 전압(VREF)으로 각각 초기화된다. 제1 기간(I1)이 끝날 때, 구동 소자(DT)의 게이트-소스간 전압(Vgs)과 제2 커패시터(C2)의 전압은 VINIT-VREF이다. 제1 기간(I1) 동안 구동 소자(DT)가 턴-온될 수 있다. 발광 소자(EL)는 제1 기간(I1) 동안 발광되지 않는다. 제1 기간(I1) 동안 제1 커패시터(C1)의 전압은 0[V]이다.
도 10을 참조하면, 제2 기간(I2) 동안 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 제2 커패시터(C2)에 저장된다. 제2 기간(I2) 동안, 제1 게이트 신호(INIT1), 제2 게이트 신호(INIT2), 및 제5 게이트 신호(EM1)의 전압은 게이트 온 전압(VGH)이다. 제2 기간(I2) 동안, 제3 게이트 신호(SCAN)와 제4 게이트 신호(SENSE)의 전압은 게이트 오프 전압(VGL)이다. 따라서, 제2 기간(I2) 동안 제1, 제2 및 제5 스위치 소자들(T1, T2, T5)이 턴-온되고, 제3 및 제4 스위치 소자들(T3, T4)이 턴-오프된다. 제2 기간(I2) 동안 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 저장되는 제2 커패시터(C2)의 전압이 구동 소자(DT)의 문턱 전압(Vth)에 도달할 때 구동 소자(DT)가 턴-오프된다.
제2 기간(I2)가 끝날 때, 제2 노드(G)의 전압은 초기화 전압(VINIT)이고, 제3 노드(S)의 전압은 VINIT-Vth이다. 제2 기간(I2) 동안 발광 소자(EL)는 발광되지 않는다. 제2 기간(I2) 동안 제1 커패시터(C1)의 전압은 0[V]이다.
도 11을 참조하면, 제3 기간(I3) 동안 픽셀 데이터의 데이터 전압(VDATA)이 제1 커패시터(C1)에 저장된다. 제3 기간(I3) 동안, 제1 게이트 신호(INIT1), 제3 게이트 신호(SCAN) 및 제5 게이트 신호(EM1)의 전압은 게이트 온 전압(VGH)이다. 제3 기간(I3) 동안, 제2 게이트 신호(INIT2)와 제4 게이트 신호(SENSE)의 전압은 게이트 오프 전압(VGL)이다. 제3 기간(I3) 동안 제1, 제3 및 제5 스위치 소자들(T1, T3, T5)이 턴-온되고, 제2 및 제4 스위치 소자들(T2, T4)이 턴-오프된다. 제3 기간(I3) 동안 데이터 전압(VDATA)이 제2 노드(G)에 인가되고, 초기화 전압(VINIT)이 제4 노드(n4)에 인가된다. 따라서, 제3 기간(I3)가 끝날 때, 제1 커패시터(C1)의 전압은 VDATA-VINIT이다. 제3 기간(I3) 동안 제3 노드(S)의 전압은 VINIT-Vth이고, 제2 커패시터(C2)의 전압은 구동 소자(DT)의 문턱 전압(Vth)이다. 제3 기간(I3)가 끝날 때, 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 VDATA-VINIT+Vth이다.
제4 기간(I4) 동안, 제4 게이트 신호(SENSE)의 전압은 게이트 온 전압(VGH)이고, 제1 게이트 신호(INIT1), 제2 게이트 신호(INIT2), 제3 게이트 신호(SCAN), 및 제5 게이트 신호(EM1)의 전압은 게이트 오프 전압(VGL)이다. 제4 기간(I4) 동안 제4 스위치 소자(T4)가 턴-온되고, 제1, 제2, 제3 및 제5 스위치 소자들(T1, T2, T3, T5)이 턴-오프된다.
도 12를 참조하면, 제5 기간(I5) 동안 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 전류를 발생한다. 발광 소자(EL)는 구동 소자(DT)를 통해 흐르는 전류에 의해 픽셀 데이터의 계조값에 대응하는 휘도로 발광될 수 있다.
제5 기간(I5) 동안, 제5 게이트 신호(EM1)의 전압은 게이트 온 전압(VGH)이고, 다른 게이트 신호들(INIT1, INIT2, SCAN, SENSE)의 전압은 게이트 오프 전압(VGL)이다. 제5 기간(I5) 동안 제5 스위치 소자(T5)가 턴-온되고, 제1 내지 제4 스위치 소자들(T1~T4)이 턴-오프된다. 제5 기간(I5) 동안 제2 노드(G)의 전압은 VDATA+Voled이고, 제3 노드(S)의 전압은 VINIT-Vth+Voled이다. 따라서, 제5 기간(I5) 동안, 구동 소자(DT)의 게이트 소스간 전압(Vgs)은 VDATA-VINIT+Vth 이다. 제5 기간(I5) 동안 제1 커패시터(C1)의 전압은 VDATA-VINIT이고, 제2 커패시터(C2)의 전압은 구동 소자(DT)의 문턱 전압(Vth)이다.
도 13은 본 발명의 제3 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 14는 도 13에 도시된 픽셀 회로에 인가되는 게이트 신호의 파형을 보여 주는 파형도이다. 제3 실시예에서, 전술한 제1 및 제2 실시예와 실질적으로 동일한 구성 요소와 그에 대한 상세한 설명은 생략된다. 제3 실시예에서, 픽셀 회로는 제5 및 제6 스위치 소자(T5, T6) 없이 구동된다.
도 13 및 도 14를 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(T1~T4), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함한다. 구동 소자(DT)와 스위치 소자들(T1~T4)은 n 채널 Oxide TFT로 구현될 수 있다.
게이트 신호들(INIT1, INIT2, SCAN, SENSE)은 제1 게이트 신호(INIT1), 제2 게이트 신호(INIT2), 제3 게이트 신호(SCAN), 및 제4 게이트 신호(SENSE)를 포함한다. 게이트 신호들(INIT1, INIT2, SCAN, SENSE)의 파형은 전술한 제1 실시예와 실질적으로 동일하다. 제1 내지 제4 스위치 소자들(T1~T4)과, 제1 커패시터(C1)는 전술한 제2 실시예와 실질적으로 동일하다.
구동 소자(DT)는 픽셀 구동 전압이 인가되는 제1 정전압 노드(PL1)에 연결된 제1 전극, 제2 노드(G)에 연결된 게이트 전극, 및 제3 노드(S)에 연결된 제2 전극을 포함한다. 발광 소자(EL)의 애노드 전극은 제3 노드(S)에 연결되고, 그 캐소드 전극은 캐소드 전압(EVSS)이 인가되는 제2 정전압 노드(PL2)에 연결된다.
제1 커패시터(C1)는 제2 노드(G)와 제4 노드(n4) 사이에 연결된다. 제2 커패시터(C2)는 제3 노드(S)와 제4 노드(n4) 사이에 연결된다.
도 15는 제1 기간(I1) 동안 도 13에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다. 도 16은 제2 기간(I2) 동안 도 13에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다. 도 17은 제3 기간(I3) 동안 도 13에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다. 도 18은 제5 기간(I5) 동안 도 7에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 15를 참조하면, 제1 기간(I1) 동안 픽셀 회로의 주요 노드들이 초기화된다. 제1 기간(I1) 동안, 제1 게이트 신호(INIT1), 제2 게이트 신호(INIT2), 및 제4 게이트 신호(SENSE)의 전압은 게이트 온 전압(VGH)이다. 제1 기간(I1) 동안, 제3 게이트 신호(SCAN)의 전압은 게이트 오프 전압(VGL)이다. 따라서, 제1 기간(I1) 동안 제1, 제2, 및 제4 스위치 소자들(T1, T2, T4)이 턴-온되고, 제3 스위치 소자(T3, T5)가 턴-오프된다. 그 결과, 제1 기간(I1) 동안 제2 노드(G)의 전압은 초기화 전압(VINIT)으로, 제3 노드(S)의 전압은 기준 전압(VREF)으로 각각 초기화된다. 제1 기간(I1)이 끝날 때, 구동 소자(DT)의 게이트-소스간 전압(Vgs)과 제2 커패시터(C2)의 전압은 VINIT-VREF이다. 제1 기간(I1) 동안 구동 소자(DT)가 턴-온될 수 있다. 발광 소자(EL)는 제1 기간(I1) 동안 발광되지 않는다. 제1 기간(I1) 동안 제1 커패시터(C1)의 전압은 0[V]이다.
도 16을 참조하면, 제2 기간(I2) 동안 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 제2 커패시터(C2)에 저장된다. 제2 기간(I2) 동안, 제1 게이트 신호(INIT1)와 제2 게이트 신호(INIT2)의 전압은 게이트 온 전압(VGH)이다. 제2 기간(I2) 동안, 제3 게이트 신호(SCAN)와 제4 게이트 신호(SENSE)의 전압은 게이트 오프 전압(VGL)이다. 따라서, 제2 기간(I2) 동안 제1 및 제2 스위치 소자들(T1, T2)이 턴-온되고, 제3 및 제4 스위치 소자들(T3, T4)이 턴-오프된다. 제2 기간(I2) 동안 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 저장되는 제2 커패시터(C2)의 전압이 구동 소자(DT)의 문턱 전압(Vth)에 도달할 때 구동 소자(DT)가 턴-오프된다.
제2 기간(I2)가 끝날 때, 제2 노드(G)의 전압은 초기화 전압(VINIT)이고, 제3 노드(S)의 전압은 VINIT-Vth이다. 제2 기간(I2) 동안 발광 소자(EL)는 발광되지 않는다. 제2 기간(I2) 동안 제1 커패시터(C1)의 전압은 0[V]이다.
도 17을 참조하면, 제3 기간(I3) 동안 픽셀 데이터의 데이터 전압(VDATA)이 제1 커패시터(C1)에 저장된다. 제3 기간(I3) 동안, 제1 게이트 신호(INIT1)와 제3 게이트 신호(SCAN)의 전압은 게이트 온 전압(VGH)이다. 제3 기간(I3) 동안, 제2 게이트 신호(INIT2)와 제4 게이트 신호(SENSE)의 전압은 게이트 오프 전압(VGL)이다. 제3 기간(I3) 동안 제1 및 제3 스위치 소자들(T1, T3)이 턴-온되고, 제2 및 제4 스위치 소자들(T2, T4)이 턴-오프된다. 제3 기간(I3) 동안 데이터 전압(VDATA)이 제2 노드(G)에 인가되고, 초기화 전압(VINIT)이 제4 노드(n4)에 인가된다. 따라서, 제3 기간(I3)가 끝날 때, 제1 커패시터(C1)의 전압은 VDATA-VINIT이다. 제3 기간(I3) 동안 제3 노드(S)의 전압은 VINIT-Vth이고, 제2 커패시터(C2)의 전압은 구동 소자(DT)의 문턱 전압(Vth)이다. 제3 기간(I3)가 끝날 때, 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 VDATA-VINIT+Vth이다.
제4 기간(I4) 동안, 제4 게이트 신호(SENSE)의 전압은 게이트 온 전압(VGH)이고, 제1 내지 제3 게이트 신호들(INIT1, INIT2, SCAN)의 전압은 게이트 오프 전압(VGL)이다. 제4 기간(I4) 동안 제4 스위치 소자(T4)가 턴-온되고, 제1 내지 제3 스위치 소자들(T1, T2, T3)이 턴-오프된다.
도 18을 참조하면, 제5 기간(I5) 동안 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 전류를 발생한다. 발광 소자(EL)는 구동 소자(DT)를 통해 흐르는 전류에 의해 픽셀 데이터의 계조값에 대응하는 휘도로 발광될 수 있다.
제5 기간(I5) 동안 제2 노드(G)의 전압은 VDATA+Voled이고, 제3 노드(S)의 전압은 VINIT-Vth+Voled이다. 따라서, 제5 기간(I5) 동안, 구동 소자(DT)의 게이트 소스간 전압(Vgs)은 VDATA-VINIT+Vth 이다. 제5 기간(I5) 동안 제1 커패시터(C1)의 전압은 VDATA-VINIT이고, 제2 커패시터(C2)의 전압은 구동 소자(DT)의 문턱 전압(Vth)이다.
도 19는 본 발명의 제4 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 20은 도 19에 도시된 픽셀 회로에 인가되는 게이트 신호의 파형을 보여 주는 파형도이다. 제4 실시예에서, 전술한 실시예들과 실질적으로 동일한 구성 요소와 그에 대한 상세한 설명은 생략된다.
도 19 및 도 20을 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(T1~T7), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함한다. 구동 소자(DT)와 스위치 소자들(T1~T7)은 n 채널 Oxide TFT로 구현될 수 있다.
이 실시예는 픽셀 회로에 별도의 애노드 리셋 전압(Var)을 스위칭하는 제7 스위치 소자(T7)를 추가함으로써 저속 구동 모드에서 애노드 리셋 효과를 향상시키고 캐소드 전압(EVSS)을 0[V]로 설정할 수 있게 하여 소비 전력을 줄일 수 있다. 애노드 리셋 전압(Var)은 캐소드 전압(EVSS) 보다 0.5~1[V] 정도 높은 정전압으로 설정될 수 있다. 예를 들어, 캐소드 전압(EVSS)은 0[V]이고, 애노드 리셋 전압(Var)은 0.5V일 수 있다.
픽셀 회로의 구동 기간은 게이트 신호들(INIT1, INIT2, SCAN, SENSE, EM1, EM2)의 파형에 의해 결정되고, 조정 가능한 제1 내지 제5 기간(I1~I5)으로 나뉘어질 수 있다.
제1 내지 제5 게이트 신호들(INIT1, INIT2, SCAN, SENSE, EM)은 전술한 실시예들과 실질적으로 동일하게 설정될 수 있다. 제6 게이트 신호(EM2)의 전압은 제5 기간(I5) 동안 게이트 온 전압(VGH)이고, 제1 내지 제4 기간(I1~I4) 동안 게이트 오프 전압(VGL)일 수 있다.
제4 스위치 소자(T4B)는 제1 및 제4 기간(I1, I4) 동안 제4 게이트 신호(SENSE)의 펄스에 응답하여 턴-온된다. 제4 스위치 소자(T4B)는 제2 기간(I2), 제3 기간(I3), 및 제5 기간(I5) 동안 턴-오프된다. 제4 스위치 소자(T4B)는 제3 노드(S)에 연결된 제1 전극, 제4 게이트 신호(SENSE)가 인가되는 게이트 전극, 및 기준 전압(VREF)이 인가되는 제2 전극을 포함한다.
제7 스위치 소자(T7)는 제1 및 제4 기간(I1, I4) 동안 제4 게이트 신호(SENSE)의 펄스에 응답하여 턴-온된다. 제7 스위치 소자(T7)는 제2 기간(I2), 제3 기간(I3), 및 제5 기간(I5) 동안 턴-오프된다. 제7 스위치 소자(T7)는 제5 노드(n5)에 연결된 제1 전극, 제4 게이트 신호(SENSE)가 인가되는 게이트 전극, 및 애노드 리셋 전압(Var)이 인가되는 제2 전극을 포함한다. 제5 노드(n5)는 발광 소자(EL)의 애노드 전극에 연결된다.
도 21은 제1 기간(I1) 동안 도 19에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다. 도 22는 제2 기간(I2) 동안 도 19에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다. 도 23은 제3 기간(I3) 동안 도 19에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다. 도 24는 제4 기간(I4) 동안 도 19에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 21을 참조하면, 제1 기간(I1) 동안 픽셀 회로의 주요 노드들이 초기화된다. 제1 기간(I1) 동안, 제1 게이트 신호(INIT1), 제2 게이트 신호(INIT2), 및 제4 게이트 신호(SENSE)의 전압은 게이트 온 전압(VGH)이다. 제1 기간(I1) 동안, 제3 게이트 신호(SCAN), 제5 게이트 신호(EM1), 및 제6 게이트 신호(EM1)의 전압은 게이트 오프 전압(VGL)이다. 따라서, 제1 기간(I1) 동안 제1, 제2, 제4, 및 제7 스위치 소자들(T1, T2, T4B, T7)이 턴-온되고, 제3, 제5 및 제6 스위치 소자들(T3, T5, T6)이 턴-오프된다. 그 결과, 제1 기간(I1) 동안 제2 노드(G)의 전압은 초기화 전압(VINIT)으로, 제3 노드(S)의 전압은 기준 전압(VREF)으로 각각 초기화된다. 제1 기간(I1)이 끝날 때, 구동 소자(DT)의 게이트-소스간 전압(Vgs)과 제2 커패시터(C2)의 전압은 VINIT-VREF이다. 제2 기간(I2)이 끝날 때, 발광 소자(EL)의 애노드 전압은 애노드 리셋 전압(Var)이다. 제1 기간(I1) 동안 구동 소자(DT)가 턴-온될 수 있다. 발광 소자(EL)는 제1 기간(I1) 동안 발광되지 않는다. 제1 기간(I1) 동안 제1 커패시터(C1)의 전압은 0[V]이다.
도 22를 참조하면, 제2 기간(I2) 동안 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 제2 커패시터(C2)에 저장된다. 제2 기간(I2) 동안, 제1 게이트 신호(INIT1), 제2 게이트 신호(INIT2), 및 제5 게이트 신호(EM1)의 전압은 게이트 온 전압(VGH)이다. 제2 기간(I2) 동안, 제3 게이트 신호(SCAN)와 제4 게이트 신호(SENSE)의 전압은 게이트 오프 전압(VGL)이다. 따라서, 제2 기간(I2) 동안 제1, 제2 및 제5 스위치 소자들(T1, T2, T5)이 턴-온되고, 제3, 제4 및 제7 스위치 소자들(T3, T4B, T7)이 턴-오프된다. 제2 기간(I2) 동안 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 저장되는 제2 커패시터(C2)의 전압이 구동 소자(DT)의 문턱 전압(Vth)에 도달할 때 구동 소자(DT)가 턴-오프된다.
제2 기간(I2)가 끝날 때, 제2 노드(G)의 전압은 초기화 전압(VINIT)이고, 제3 노드(S)의 전압은 VINIT-Vth이다. 제2 기간(I2) 동안 발광 소자(EL)는 발광되지 않는다. 제2 기간(I2) 동안, 제1 커패시터(C1)의 전압은 0[V]이고, 발광 소자(EL)의 애노드 전압은 애노드 리셋 전압(Var)이다.
도 23을 참조하면, 제3 기간(I3) 동안 픽셀 데이터의 데이터 전압(VDATA)이 제1 커패시터(C1)에 저장된다. 제3 기간(I3) 동안, 제1 게이트 신호(INIT1), 제3 게이트 신호(SCAN) 및 제5 게이트 신호(EM1)의 전압은 게이트 온 전압(VGH)이다. 제3 기간(I3) 동안, 제2 게이트 신호(INIT2), 제4 게이트 신호(SENSE), 및 제6 게이트 신호(EM6)의 전압은 게이트 오프 전압(VGL)이다. 제3 기간(I3) 동안 제1, 제3 및 제5 스위치 소자들(T1, T3, T5)이 턴-온되고, 제2, 제4, 및 제7 스위치 소자들(T2, T4B, T7)이 턴-오프된다. 제3 기간(I3) 동안 데이터 전압(VDATA)이 제2 노드(G)에 인가되고, 초기화 전압(VINIT)이 제4 노드(n4)에 인가된다. 따라서, 제3 기간(I3)가 끝날 때, 제1 커패시터(C1)의 전압은 VDATA-VINIT이다. 제3 기간(I3) 동안 제3 노드(S)의 전압은 VINIT-Vth이고, 제2 커패시터(C2)의 전압은 구동 소자(DT)의 문턱 전압(Vth)이다. 제3 기간(I3) 동안, 발광 소자(EL)의 애노드 전압은 애노드 리셋 전압(Var)이다. 제3 기간(I3)가 끝날 때, 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 VDATA-VINIT+Vth이다.
도 24를 참조하면, 제4 기간(I4) 동안 제4 게이트 신호(SENSE)의 전압은 게이트 온 전압(VGH)이고, 다른 게이트 신호들(INIT1, INIT2, SCAN, EM1, EM2)의 전압은 게이트 오프 전압(VGL)이다. 제4 기간(I4) 동안 제4 및 제7 스위치 소자들(T4B, T7)이 턴-온되고, 제1, 제2, 제3, 제5 및 제6 스위치 소자들(T1, T2, T3, T5, T6)이 턴-오프된다. 제4 기간(I4) 동안, 제1 커패시터(C1)의 전압은 VDATA-VINIT이고, 제2 커패시터(C2)의 전압은 구동 소자(DT)의 문턱 전압(Vth)이다. 제4 기간(I4) 동안 제2 노드(G)의 전압은 데이터 전압(VDATA)이고 제3 노드(S)의 전압은 VINIT-Vth이다. 제4 기간(I4) 동안, 발광 소자(EL)의 애노드 전압은 애노드 리셋 전압(Var)이다. 제4 기간(I4) 동안, 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 VDATA-VINIT+Vth이다.
제5 기간(I5) 동안, 도 19에 도시된 픽셀 회로에서 도 6a에 도시된 바와 같이 구동 소자(DT)로부터의 전류에 의해 발광 소자(EL)가 구동된다.
도 25는 본 발명의 제5 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 26은 도 25에 도시된 픽셀 회로에 인가되는 게이트 신호의 파형을 보여 주는 파형도이다.
도 25 및 도 26을 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(T11~T16), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함한다. 구동 소자(DT)와 스위치 소자들(T11~T6)은 n 채널 Oxide TFT로 구현될 수 있다.
픽셀 회로는 데이터 전압(VDATA)이 인가되는 데이터 라인(DL)과, 게이트 신호들(SCAN1, SCAN2, SCAN3, EM1, EM2)이 인가되는 게이트 라인들(GL1~GL6)에 연결된다. 픽셀 회로는 픽셀 구동 전압(EVDD)이 인가되는 제1 정전압 노드(PL1), 캐소드 전압(EVSS)이 인가되는 제2 정전압 노드(PL2), 초기화 전압(VINIT)이 인가되는 제3 정전압 노드(PL3), 기준 전압(VREF)이 인가되는 제4 정전압 노드(PL4) 등 직류 전압(또는 정전압)이 인가되는 전원 노드들에 연결된다. 표시패널 상에서 정전압 노드들이 연결된 전원 라인들은 모든 픽셀들에 공통으로 연결될 수 있다.
픽셀 구동 전압(EVDD), 초기화 전압(VINIT), 캐소드 전압(EVSS), 기준 전압(VREF), 게이트 온 전압(VGH), 게이트 오프 전압(VGL) 등의 픽셀 전압들은 전술한 실시예와 같은 방법으로 설정될 수 있다.
게이트 신호들(SCAN1, SCAN2, SCAN3, EM1, EM2)은 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙(Swing)하는 펄스를 포함한다. 게이트 신호들(SCAN1, SCAN2, SCAN3, EM1, EM2)은 제1 게이트 신호(SCAN1), 제2 게이트 신호(SCAN2), 제3 게이트 신호(SCAN3), 제4 게이트 신호(EM1), 및 제5 게이트 신호(EM2)를 포함한다. 픽셀 회로의 구동 기간은 게이트 신호들(SCAN1, SCAN2, SCAN3, EM1, EM2)의 파형에 의해 결정될 수 있다.
게이트 구동부(120)는 제1 게이트 신호(SCAN1)를 순차적으로 출력하는 시프트 레지스터(Shift register), 제2 게이트 신호(SCAN2)를 순차적으로 출력하는 제1 에지 트리거(Edge trigger), 제3 게이트 신호(SCAN3)를 순차적으로 출력하는 제2 에지 트리거, 제4 게이트 신호(EM1)를 순차적으로 출력하는 제3 에지 트리거, 및 제5 게이트 신호(EM2)를 순차적으로 출력하는 제4 에지 트리거를 포함할 수 있다.
제1 게이트 신호(SCAN1)의 전압은 제3 기간(I3) 동안 게이트 온 전압(VGH)의 펄스로 발생되고, 제1 기간(I1), 제2 기간(I2), 제4 기간(I4), 및 제5 기간(I5) 동안 게이트 오프 전압(VGL)이다. 제2 게이트 신호(SCAN2)의 전압은 제1 내지 제3 기간(I1, I2, I3) 동안 게이트 온 전압(VGH)의 펄스로 발생되고, 제4 및 제5 기간(I4, I5) 동안 게이트 오프 전압(VGL)이다.
제3 게이트 신호(SCAN3)의 전압은 제1 기간(I1), 제2 기간(I2), 및 제4 기간(I4) 동안 게이트 온 전압(VGH)의 펄스로 발생되고, 제3 및 제5 기간(I3, I5) 동안 게이트 오프 전압(VGL)이다. 제4 게이트 신호(EM1)의 전압은 제1 기간(I1) 동안 게이트 오프 전압(VGL)이고, 제2 기간(I) 동안 게이트 온 전압(VGH)의 펄스로 발생된 후, 제3 및 제4 기간(I3, I4) 동안 게이트 오프 전압(VGL)이다. 제4 게이트 신호(EM1)의 전압은 제5 기간(I5) 동안 게이트 온 전압(VGH)이다. 제5 게이트 신호(EM2)의 전압은 제1 기간(I1) 동안 게이트 온 전압(VGH)이고, 제2 내지 제4 기간(I2, I3, I4) 동안 게이트 오프 전압(VGL)의 펄스로 발생된다. 제5 게이트 신호(EM2)의 전압은 제5 기간(I5) 동안 게이트 온 전압(VGH)이다.
제2 기간(I2)과 제3 기간(I3) 사이에서 제4 게이트 신호(EM1)의 전압이 게이트 오프 전압(VGL)로 반전된 후에 제3 게이트 신호(SCAN3)의 전압이 게이트 오프 전압(VGL)으로 반전된 다음, 제1 스캔 신호(SCAN1)가 게이트 온 전압(VGH)으로 반전될 수 있다. 제3 기간(I3)과 제4 기간(I4) 사이에서 제1 게이트 신호(SCAN1)의 전압이 게이트 오프 전압(VGL)로 반전된 후에 제2 게이트 신호(SCAN2)의 전압이 게이트 오프 전압(VGL)으로 반전된 다음, 제3 게이트 신호(SCAN3)의 전압이 게이트 온 전압(VGH)으로 반전될 수 있다.
구동 소자(DT)는 제1 노드(D)에 연결된 제1 전극, 제2 노드(G)에 연결된 게이트 전극, 및 제3 노드(S)에 연결된 제2 전극을 포함한다.
발광 소자(EL)는 OLED로 구현될 수 있다. 발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 이 전극들 사이에 형성된 유기 화합물층을 포함한다. 발광 소자(EL)의 애노드 전극은 제5 노드(n5)에 연결되고, 캐소드 전극은 캐소드 전압(EVSS)이 인가되는 제2 정전압 노드(PL2)에 연결된다.
제2 커패시터(C2)에 구동 소자(DT)의 문턱 전압(Vth)이 저장된 다음, 제1 커패시터(C1)에 픽셀 데이터의 데이터 전압(VDATA)이 저장된다. 제1 커패시터(C1)는 제2 노드(G)와 제4 노드(n4) 사이에 연결되어 제3 기간(I3) 동안 데이터 전압(VDATA)을 저장한다. 제2 커패시터(C2)는 제3 노드(S)와 제4 노드(n4) 사이에 연결되어 제2 기간(I2) 동안 센싱된 구동 소자(DT)의 문턱 전압(Vth)을 저장한다.
픽셀 회로의 스위치 소자들(T11~T16)은 제1 게이트 신호(SCAN1)에 응답하여 픽셀 데이터의 데이터 전압(VDATA)을 제2 노드(G)에 공급하는 제1 스위치 소자(T11), 제2 게이트 신호(SCAN2)에 응답하여 초기화 전압(VINIT)을 제4 노드(n4)에 공급하는 제2 스위치 소자(T12), 제3 게이트 신호(SCAN3)에 응답하여 초기화 전압(VINIT)을 제2 노드(G)에 공급하는 제3 스위치 소자(T13), 제3 게이트 신호(SCAN3)에 응답하여 기준 전압(VREF)을 제5 노드(n5)에 공급하는 제4 스위치 소자(T14), 제4 게이트 신호(EM1)에 응답하여 픽셀 구동 전압(EVDD)을 제1 노드(D)에 공급하는 제5 스위치 소자(T15), 및 제5 게이트 신호(EM2)에 응답하여 제3 노드(S)를 제5 노드(n5)에 연결하는 제6 스위치 소자(T16)를 포함한다.
제1 스위치 소자(T11)는 제3 기간(I3) 동안 픽셀 데이터의 데이터 전압(VDATA)에 동기되는 제1 게이트 신호(SCAN1)의 펄스에 응답하여 턴-온된다. 제1 스위치 소자(T11)는 제1 기간(I1), 제2 기간(I2), 제4 기간(I4), 및 제5 기간(I5) 동안 턴-오프된다. 제1 스위치 소자(T11)가 턴-온될 때 데이터 라인(DL)이 제2 노드(G)에 전기적으로 연결되어 데이터 전압(VDATA)이 제2 노드(G)에 인가된다. 제1 스위치 소자(T11)는 데이터 전압(VDATA)이 인가되는 데이터 라인(DL)에 연결된 제1 전극, 제1 게이트 신호(SCAN1)가 인가되는 제1 게이트 라인(GL11)에 연결된 게이트 전극, 및 제2 노드(G)에 연결된 제2 전극을 포함한다.
제2 스위치 소자(T12)는 제1 내지 제3 기간(I1~I3) 동안 게이트 온 전압(VGH)으로 발생되는 제2 게이트 신호(SCAN2)의 펄스에 응답하여 턴-온된다. 제2 스위치 소자(T12)가 턴-온될 때, 초기화 전압(VINIT)이 제4 노드(n4)에 인가된다. 제2 스위치 소자(T12)는 제4 및 제5 기간(I4, I5) 동안 턴-오프된다. 제2 스위치 소자(T12)는 초기화 전압(VINIT)이 인가되는 제3 정전압 노드(PL3)에 연결된 제1 전극, 제2 게이트 신호(SCAN2)가 인가되는 제2 게이트 라인(GL12)에 연결된 게이트 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.
제3 스위치 소자(T13)는 제1 기간(I1), 제2 기간(I2), 및 제4 기간(I4) 동안 게이트 온 전압(VGH)으로 발생되는 제3 게이트 신호(SCAN3)의 펄스에 응답하여 턴-온된다. 제3 스위치 소자(T13)가 턴-온될 때, 초기화 전압(VINIT)이 제2 노드(G)에 인가된다. 제3 스위치 소자(T13)는 제3 기간(I3)과 제5 기간(I5) 동안 턴-오프된다. 제3 스위치 소자(T13)는 초기화 전압(VINIT)이 인가되는 제3 정전압 노드(PL3)에 연결된 제1 전극, 제3 게이트 신호(SCAN3)가 인가되는 제3 게이트 라인(GL13)에 연결된 게이트 전극, 및 제2 노드(G)에 연결된 제2 전극을 포함한다.
제4 스위치 소자(T14)는 제1 기간(I1), 제2 기간(I2), 및 제4 기간(I4) 동안 게이트 온 전압(VGH)으로 발생되는 제3 게이트 신호(SCAN3)의 펄스에 응답하여 턴-온된다. 제4 스위치 소자(T14)가 턴-온될 때, 기준 전압(VREF)이 제5 노드(n5)에 인가된다. 제4 스위치 소자(T14)는 제3 기간(I3)과 제5 기간(I5) 동안 턴-오프된다. 제4 스위치 소자(T14)는 제5 노드(n5)에 연결된 제1 전극, 제3 게이트 신호(SCAN3)가 인가되는 제3 게이트 라인(GL13)에 연결된 게이트 전극, 및 기준 전압(VREF)이 인가되는 제4 정전압 노드(PL4)에 연결된 제2 전극을 포함한다.
제5 스위치 소자(T15)는 제2 기간(I2) 및 제5 기간(I5) 동안 게이트 온 전압(VGH)으로 발생되는 제4 게이트 신호(EM1)의 펄스에 응답하여 턴-온되어 픽셀 구동 전압(EVDD)을 제1 노드(D)에 공급한다. 제5 스위치 소자(T15)는 제1 기간(I1), 제3 기간(I3), 및 제4 기간(I4) 동안 턴-오프된다. 제5 스위치 소자(T15)는 픽셀 구동 전압(EVDD)이 인가되는 제1 정전압 노드(PL1)에 연결된 제1 전극, 제4 게이트 신호(EM1)가 인가되는 제4 게이트 라인(GL14)에 연결된 게이트 전극, 및 제1 노드(D)에 연결된 제2 전극을 포함한다.
제6 스위치 소자(T16)는 제1 기간(I1) 및 제5 기간(I5) 동안 제5 게이트 신호(EM2)의 게이트 온 전압(VGH)에 응답하여 턴-온된다. 제6 스위치 소자(T16)가 턴-온될 때, 제3 노드(S)가 제5 노드(n5)에 전기적으로 연결되어 구동 소자(DT)로부터의 전류가 발광 소자(EL)로 흐를 수 있다. 제6 스위치 소자(T16)는 제2 기간(I2), 제3 기간(I3) 및 제4 기간(I4) 동안 턴-오프된다. 제6 스위치 소자(T16)는 제3 노드(S)에 연결된 제1 전극, 제5 게이트 신호(EM2)가 인가되는 제5 게이트 라인(GL15)에 연결된 게이트 전극, 및 제5 노드(n5)에 연결된 제2 전극을 포함한다.
도 27a 내지 도 31b는 도 25에 도시된 픽셀 회로의 구동 기간을 단계적으로 보여 주는 도면들이다. 도 27a는 제1 기간(I1) 동안 도 25에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 27a 및 도 27b를 참조하면, 제1 기간(I1) 동안 픽셀 회로의 주요 노드들이 초기화된다. 제1 기간(I1) 동안, 제2 게이트 신호(SCAN2), 제3 게이트 신호(SCAN3), 및 제5 게이트 신호(EM2)의 전압은 게이트 온 전압(VGH)이다. 제1 기간(I1) 동안, 제1 게이트 신호(SCAN1)와 제4 게이트 신호(EM1)의 전압은 게이트 오프 전압(VGL)이다. 따라서, 제1 기간(I1) 동안 제2, 제3, 제4, 및 제6 스위치 소자들(T12, T13, T14, T16)이 턴-온되고, 제1 및 제5 스위치 소자들(T11, T15)이 턴-오프된다. 그 결과, 제1 기간(I1) 동안 제2 노드(G)의 전압은 초기화 전압(VINIT)으로, 제3 노드(S)의 전압은 기준 전압(VREF)으로 각각 초기화된다. 제1 기간(I1) 동안 제1 커패시터(C1)의 전압은 0[V]이다.
도 28a는 제2 기간(I2) 동안 도 25에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 28a 및 도 28b를 참조하면, 제2 기간(I2) 동안 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 제2 커패시터(C2)에 저장된다. 제2 기간(I2) 동안 제2 게이트 신호(SCAN2), 제3 게이트 신호(SCAN3), 및 제4 게이트 신호(EM1)의 전압은 게이트 온 전압(VGH)이다. 제2 기간(I2) 동안, 제1 게이트 신호(SCAN1)와 제5 게이트 신호(EM2)의 전압은 게이트 오프 전압(VGL)이다. 제2 기간(I2) 동안 제2, 제3, 제4, 및 제5 스위치 소자들(T12, T13, T14, T15)이 턴-온되고, 구동 소자(DT)가 턴-온된다. 제2 기간(I2) 동안, 제1 및 제6 스위치 소자들(T11, T16)은 턴-오프된다. 제2 기간(I2) 동안 제2 커패시터(C2)의 전압이 구동 소자(DT)의 문턱 전압(Vth)에 도달할 때 구동 소자(DT)가 턴-오프된다.
제2 기간(I2)이 끝날 때, 제2 노드(G)의 전압은 초기화 전압(VINIT)이고, 제3 노드(S)의 전압은 VINIT-Vth이다. 따라서, 제2 기간(I2)이 끝날 때 제2 커패시터(C2)에 샘플링되어 저장된 전압은 구동 소자(DT)의 문턱 전압(Vth)이다. 제2 기간(I2)이 끝날 때, 제5 노드(n5)의 전압은 기준 전압(VREF)이기 때문에 발광 소자(EL)는 제2 기간(I2) 동안 발광되지 않는다. 제2 기간(I2) 동안 제1 커패시터(C1)의 전압은 0[V]이다.
도 29a는 제3 기간(I3) 동안 도 25에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 29a 및 도 29b를 참조하면, 제3 기간(I3) 동안 픽셀 데이터의 데이터 전압(VDATA)이 제1 커패시터(C1)에 저장된다. 제3 기간(I3) 동안, 제1 게이트 신호(SCAN1)와 제2 게이트 신호(SCAN2)의 전압은 게이트 온 전압(VGH)이다. 제3 기간(I3) 동안, 제3 게이트 신호(SCAN3), 제4 게이트 신호(EM1), 및 제5 게이트 신호(EM2)의 전압은 게이트 오프 전압(VGL)이다. 제3 기간(I3) 동안 제1 및 제2 스위치 소자들(T11, T12)이 턴-온되고, 제3, 제4, 제5 및 제6 스위치 소자들(T13, T14, T15, T16)이 턴-오프된다. 제3 기간(I3) 동안, 턴-온된 제1 스위치 소자(T11)를 통해 데이터 전압(VDATA)이 제2 노드(G)에 인가되고, 초기화 전압(VINIT)이 제4 노드(n4)에 인가된다.
제3 기간(I3)이 끝날 때, 제2 노드(G)의 전압은 데이터 전압(VDATA)이고, 제1 커패시터(C1)의 전압은 VDATA-VINIT이다. 제3 기간(I3)이 끝날 때, 제3 노드(S)의 전압은 VINIT-Vth이고, 제2 커패시터(C2)의 전압은 구동 소자(DT)의 문턱 전압(Vth)이다. 제3 기간(I3)이 끝날 때, 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 VDATA-VINIT+Vth이다.
도 30a는 제4 기간(I4) 동안 도 25에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 30a 및 도 30b를 참조하면, 제4 기간(I4)에 발광 소자(EL)의 애노드 전압이 기준 전압(VREF)으로 리셋될 수 있다.
제4 기간(I4) 동안, 제3 게이트 신호(SCAN3)의 전압은 게이트 온 전압(VGH)이다. 제4 기간(I4) 동안, 제1 게이트 신호(SCAN1), 제2 게이트 신호(SCAN2), 제4 게이트 신호(EM1), 및 제5 게이트 신호(EM2)의 전압은 게이트 오프 전압(VGL)이다. 따라서, 제4 기간(I4) 동안 제3 및 제4 스위치 소자들(T13, T14)이 턴-온되고, 제1, 제2, 제5 및 제6 스위치 소자들(T11, T12, T15, T16)이 턴-오프된다.
제4 기간(I4)이 끝날 때, 제2 노드(G)의 전압은 초기화 전압(VINIT)이고, 제1 커패시터(C1)의 전압은 VDATA-VINIT이다. 제4 기간(I4)이 끝날 때, 제3 노드(S)의 전압은 VINIT-(VDATA-VINIT+Vth)이고, 제2 커패시터(C2)의 전압은 구동 소자(DT)의 문턱 전압(Vth)이다. 제4 기간(I4)이 끝날 때, 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 VDATA-VINIT+Vth이다.
도 31a는 제5 기간(I5) 동안 도 25에 도시된 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 31a 및 도 31b를 참조하면, 제5 기간(I5) 동안 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 전류를 발생하여 발광 소자(EL)를 구동한다. 발광 소자(EL)는 구동 소자(DT)를 통해 흐르는 전류에 의해 픽셀 데이터의 계조값에 대응하는 휘도로 발광될 수 있다.
제5 기간(I5) 동안, 제4 및 제5 게이트 신호들(EM1, EM2)의 전압은 게이트 온 전압(VGH)이고, 제1, 제2, 및 제3 게이트 신호들(SCAN1, SCAN2, SCAN3)의 전압은 게이트 오프 전압(VGL)이다. 제5 기간(I5) 동안, 제5 및 제6 스위치 소자들(T15, T16)이 턴-온되고, 제1 내지 제4 스위치 소자들(T11~T14)이 턴-오프된다. 제5 기간(I5) 동안 제2 노드(G)의 전압은 VDATA-VINIT+Vth+Voled이고, 제3 노드(S)의 전압은 Voled이다. 여기서, Voled는 발광 소자(EL)가 발광될 때의 애노드 전압이다. 따라서, 제5 기간(I5) 동안, 구동 소자(DT)의 게이트 소스간 전압(Vgs)은 VDATA-VINIT+Vth 이다. 제5 기간(I5) 동안 제1 커패시터(C1)의 전압은 VDATA-VINIT이고, 제2 커패시터(C2)의 전압은 구동 소자(DT)의 문턱 전압(Vth)이다.
도 32는 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 33은 도 32에 도시된 표시패널의 단면 구조를 보여 주는 단면도이다. 도 34는 픽셀 회로의 트랜지스터와 커패시터들의 단면 구조를 상세히 보여 주는 단면도이다.
도 32 내지 도 34를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 픽셀 데이터를 기입(write)하기 위한 표시패널 구동회로, 및 픽셀들과 표시패널 구동회로의 구동에 필요한 전원을 발생하는 전원부(140)를 포함한다.
표시패널(100)은 X축 방향의 길이, Y축 방향의 폭 및 Z축 방향의 두께를 가지는 장방형 구조의 패널일 수 있다. 표시패널(100)의 표시 영역은 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 복수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 복수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 표시패널(100)은 픽셀들에 공통으로 연결된 전원 라인들을 더 포함할 수 있다. 전원 라인들은 픽셀 회로들의 정전압 노드들에 연결되어 픽셀들(101)의 구동에 필요한 정전압을 픽셀들(101)에 공급한다.
픽셀들(101) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 전술한 픽셀 회로들 중 어느 하나로 구현될 수 있다. 픽셀 회로 각각은 데이터 라인과 게이트 라인들 그리고 전원 라인들에 연결된다.
픽셀들은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(101)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상할 수 있다.
픽셀 어레이는 복수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인들(L1~Ln) 각각은 표시패널(100)의 픽셀 어레이에서 라인 방향(X축 방향)을 따라 배치된 1 라인의 픽셀들을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(103)을 공유한다. 데이터 라인 방향을 따라 컬럼 방향(Y)으로 배치된 서브 픽셀들은 동일한 데이터 라인(102)을 공유한다. 1 수평 기간은 1 프레임 기간을 픽셀 라인들(L1~Ln)의 총 개수로 나눈 시간이다.
표시패널(100)은 비투과형 표시패널 또는 투과형 표시패널로 구현될 수 있다. 투과형 표시패널은 화면 상에 영상이 표시되고 배경의 실물이 보이는 투명 표시장치에 적용될 수 있다. 표시패널(100)은 플렉시블 표시패널로 제작될 수 있다.
표시패널(100)의 단면 구조는 도 33 및 도 34에 도시된 바와 같이 기판(SUBS) 상에서 적층된 회로층(CIR), 발광 소자층(EMIL), 및 봉지층(encapsulation layer)(ENC)을 포함할 수 있다.
회로층(CIR)은 데이터 라인, 게이트 라인, 전원 라인 등의 배선들에 연결된 픽셀 회로를 포함한 TFT 어레이, 디멀티플렉서 어레이(112), 게이트 구동부(120) 등을 포함할 수 있다. 회로층(CIR)은 절연층들을 사이에 두고 절연된 복수의 금속층들과, 반도체 물질층을 포함한다. 회로층(CIR)에 형성된 모든 트랜지스터들은 n 채널 Oxide TFT로 구현될 수 있다.
발광 소자층(EMIL)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 발광 소자(EL)는 적색 서브 픽셀의 발광 소자, 녹색 서브 픽셀의 발광 소자, 및 청색 서브 픽셀의 발광 소자를 포함할 수 있다. 발광 소자층(EMIL)은 백색 서브 픽셀의 발광 소자를 더 포함할 수 있다. 서브 픽셀들 각각에서 발광 소자층(EMIL)은 발광 소자와 컬러 필터가 적층된 구조를 가질 수 있다. 발광 소자층(EMIL)의 발광 소자들(EL)은 유기막 및 무기막을 포함한 다중 보호층에 의해 덮여질 수 있다.
봉지층(ENC)은 회로층(CIR)과 발광 소자층(EMIL)을 밀봉하도록 발광 소자층(EMIL)을 덮는다. 봉지층(ENC)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 다층으로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(EMIL)에 영향을 주는 수분과 산소의 침투가 효과적으로 차단될 수 있다.
봉지층(ENC) 상에 도면에서 생략된 터치 센서층이 형성되고 그 위에 편광판이나 컬러필터층이 배치될 수 있다. 터치 센서층은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들을 포함할 수 있다. 터치 센서층은 터치 센서들의 용량을 형성하는 금속 배선 패턴들과 절연막들을 포함할 수 있다. 절연막들은 금속 배선 패턴들에서 교차되는 부분을 절연하고 터치 센서층의 표면을 평탄화할 수 있다. 편광판은 터치 센서층과 회로층의 금속에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 편광판은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다. 편광판 상에 커버 글래스가 접착될 수 있다. 컬러 필터층은 적색, 녹색, 및 청색 컬러 필터를 포함할 수 있다. 컬러 필터층은 블랙 매트릭스 패턴을 더 포함할 수 있다. 컬러 필터층은 회로층과 터치 센서층으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 픽셀 어레이에서 재현되는 영상의 색순도를 높일 수 있다.
전원부(140)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동회로의 구동에 필요한 직류(DC) 전압(또는 정전압)을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(140)는 도시하지 않은 호스트 시스템으로부터 인가되는 직류 입력 전압의 레벨을 조정하여 감마 기준 전압(VGMA), 게이트 온 전압(VGH). 게이트 오프 전압(VGL), 픽셀 구동 전압(EVDD), 캐소드 전압(EVSS), 초기화 전압(VINIT), 기준 전압(VREF), 애노드 리셋 전압(Var) 등의 전압을 출력할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 게이트 온 전압(VGH)과 게이트 오프 전압(VGL)은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(EVDD), 캐소드 전압(EVSS), 초기화 전압(VINIT), 기준 전압(VREF), 애노드 리셋 전압(Var) 등의 전압은 픽셀들(101)에 공통으로 연결된 전원 라인들을 통해 픽셀들(101)에 공급된다.
표시패널 구동회로는 타이밍 콘트롤러(Timing controller)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입한다.
표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동회로는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.
디멀티플렉서 어레이(112)는 복수의 디멀티플렉서(De-multiplexer, DEMUX)를 이용하여 데이터 구동부(110)의 채널들을 출력된 데이터 전압을 데이터 라인들(102)에 순차적으로 공급한다. 디멀티플렉서는 표시패널(100) 상에 배치된 다수의 스위치 소자들을 포함할 수 있다. 디멀티플렉서가 데이터 구동부(110)의 출력 단자들과 데이터 라인들(102) 사이에 배치되면, 데이터 구동부(110)의 채널 개수가 감소될 수 있다. 디멀티플렉서 어레이(112)는 생략될 수 있다.
표시패널 구동회로는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 포함할 수 있다. 터치 센서 구동부는 도 25에서 생략되어 있다. 데이터 구동부(110)와 터치 센서 구동부는 하나의 드라이브 IC(Integrated Circuit)에 집적될 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130), 전원부(140), 데이터 구동부(110) 등은 하나의 드라이브 IC에 집적될 수 있다.
표시패널 구동회로는 타이밍 콘트롤러(130)의 제어 하에 저속 구동 모드(Low speed driving mode)로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들에 픽셀 데이터가 기입되는 프레임 주파수 즉, 리프레쉬 레이트(Refresh rate)를 낮춤으로써 표시패널 구동회로와 표시패널(100)의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나, 사용자 명령 또는 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.
데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터를 입력 받아 데이터 전압을 출력한다. 데이터 구동부(110)는 DAC(Digital to Analog Converter)를 이용하여 노멀 구동 모드(Normal driving mode)에서 매 프레임 기간마다 입력 영상의 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압(VDATA)을 출력한다. 데이터 구동부(110)는 저속 구동 모드에서 리프레쉬 프레임(Refresh frame)에만 DAC를 이용하여 입력 영상의 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압(VDATA)을 출력하고, 홀드 프레임(Hold frame)에서 구동을 멈추어 데이터 전압을 출력하지 않는다. 저속 구동 모드에서, 픽셀들(101)은 리프레쉬 프레임에서 픽셀 데이터 전압을 충전하고, 홀드 프레임에서 이전 데이터 전압을 유지한다.
감마 기준 전압(VGMA)은 분압회로를 통해 계조별 감마 보상 전압으로 분압된다. 계조별 감마 보상 전압은 데이터 구동부(110)의 DAC에 제공된다. 데이터 전압(VDATA)은 데이터 구동부(110)의 채널들 각각에서 출력 버퍼를 통해 출력된다.
게이트 구동부(120)는 픽셀 어레이의 TFT 어레이 및 배선들과 함께 표시패널(100) 상의 회로층(CIR)에 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 표시패널(100)의 비표시 영역인 베젤 영역(Bezel, BZ) 상에 배치되거나 입력 영상이 재현되는 픽셀 어레이 내에 분산 배치될 수 있다.
게이트 구동부(120)는 표시패널의 표시 영역을 사이에 두고 표시패널(100)의 양측 베젤 영역(BZ)에 배치되어 게이트 라인들(103)의 양측에서 더블 피딩(Double feeding) 방식으로 게이트 펄스를 공급할 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호들의 펄스를 게이트 라인들로 순차적으로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다.
게이트 구동부(120)는 제1 게이트 신호(INIT1)를 순차적으로 출력하는 제1 시프트 레지스터(Shift register), 제2 게이트 신호(INIT2)를 순차적으로 출력하는 제2 시프트 레지스터, 제3 게이트 신호(SCAN)를 순차적으로 출력하는 제3 시프트 레지스터, 및 제4 게이트 신호(SENSE)를 순차적으로 출력하는 제4 시프트 레지스터를 포함한다. 게이트 구동부(120)는 제5 게이트 신호(EM1)를 순차적으로 출력하는 제5 시프트 레지스터, 및 제6 게이트 신호(EM2)를 순차적으로 출력하는 제6 시프트 레지스터를 더 포함할 수 있다. 게이트 구동부(120)의 시프트 레지스터들 중 적어도 하나는 에지 트리거(Edge trigger)로 구현될 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함할 수 있다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.
호스트 시스템은 TV(Television) 시스템, 태블릿 컴퓨터, 노트북 컴퓨터, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기, 차량 시스템 중 어느 하나일 수 있다. 호스트 시스템은 비디오 소스로부터의 영상 신호를 표시패널(100)의 해상도에 맞게 스케일링하여 타이밍 신호와 함께 타이밍 콘트롤러(130)에 전송할 수 있다.
타이밍 콘트롤러(130)는 노멀 구동 모드(Normal driving mode)에서 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 자연수) Hz의 프레임 주파수로 표시패널 구동회로의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
호스트 시스템이나 타이밍 콘트롤러(130)는 입력 영상의 움직임이나 콘텐츠 특성에 맞게 프레임 주파수를 가변할 수 있다.
타이밍 콘트롤러(130)는 저속 구동 모드에서 노멀 구동 모드에 비하여 픽셀 데이터가 픽셀들에 기입되는 프레임 주파수를 낮춘다. 예를 들어, 노멀 구동 모드에서 픽셀 데이터가 픽셀들에 기입되는 프레임 주파수는 60Hz 이상의 주파수 예를 들어, 60Hz, 120Hz, 144Hz, 240Hz 중 어느 하나일 수 있으며, 저속 구동 모드의 프레임 주파수는 노멀 구동 모드의 그 것 보다 낮은 주파수로 설정될 수 있다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 낮추어 표시패널 구동회로의 구동 주파수를 낮출 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 제어 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)는 표시패널 구동회로의 동작 타이밍을 제어하여 데이터 구동부(110), 디멀티플렉서 어레이(112), 터치 센서 구동부, 및 게이트 구동부(120)를 동기시킨다.
타이밍 콘트롤러(130)로부터 발생된 게이트 타이밍 제어신호는 레벨 시프터(Level shifter)(132)를 통해 게이트 구동부(120)의 시프트 레지스터와 에지 트리거에 입력될 수 있다. 레벨 시프터(132)는 게이트 타이밍 제어 신호를 입력 받아 스타트 펄스와 시프트 클럭을 발생하여 게이트 구동부(120)의 시프트 레지스터와 에지 트리거에 제공할 수 있다.
도 34를 참조하면, 회로층(CIR)은 기판(SUB) 상에 배치된 제1 금속 패턴(LS), 제1 금속 패턴(LS)을 덮도록 기판(SUB) 상에 배치된 제1 절연층(BUF), 및 제1 절연층(BUF) 상에 배치된 산화물 반도체 패턴을 포함한다.
제1 금속 패턴(LS)은 TFT와 커패시터들(C1, C2)의 아래에 배치되어 TFT의 액티브 패턴(ACT)에 조사되는 광을 차단하고, 제1 커패시터(C1)의 하부 전극 역할을 한다. 산화물 반도체 패턴은 플라즈마 처리되어 저항이 낮아진 제1 커패시터 전극(CE1)과, 플라즈마 처리되지 않은 TFT의 액티브 패턴(ACT)을 포함한다.
제1 및 제2 커패시터들(C1, C2)은 산화물 반도체 패턴으로 형성되는 제1 커패시터 전극(CE1)을 공유하여 적층된다. 제1 커패시터 전극(CE1)은 TFT의 액티브 패턴(ACT) 보다 저항이 낮다. TFT는 픽셀 회로의 스위치 소자들(T1~T7)과 구동 소자(DT) 중 어느 하나일 수 있다.
회로층(CIR)은 TFT의 액티브 패턴(ACT) 상에 배치된 제2 절연층(GI), 제2 절연층(GI) 상에 배치된 제2 금속 패턴(GAT), 제2 절연층(GI)과 제2 금속 패턴(GAT) 및 산화물 반도체 패턴(ACT, CE1)을 덮도록 제1 절연층(BUF) 상에 배치된 제3 절연층(ILD1), 제3 절연층(ILD1) 상에 배치된 제3 금속 패턴(CE2), 제3 금속 패턴(CE2)을 덮도록 제3 절연층(ILD1) 상에 배치된 제4 절연층(ILD2), 제4 절연층(ILD2) 상에 배치된 제4 금속 패턴(SD1), 제4 금속 패턴(SD1)을 덮도록 제4 절연층(ILD2) 상에 배치된 제5 절연층(PAC1), 제5 절연층(PAC1) 상에 배치된 제5 금속 패턴(SD2), 및 제5 금속 패턴(SD2)을 덮도록 제5 절연층(PAC1) 상에 배치된 제6 절연층(PAC2)를 더 포함한다.
제1 내지 제4 절연층(BUF1, GI, ILD1, ILD2)은 산화막 또는 질화막으로 이루어진 무기 절연층일 수 있다. 제5 및 제6 절연층(PAC1, PAC2)은 유기 절연층일 수 있다.
제3 금속 패턴(CE2)은 제2 커패시터 전극을 포함한다. 제4 금속 패턴(SD1)은 TFT의 제1 전극 및 제2 전극과, 제3 금속 패턴(CE2)을 제1 금속 패턴(LS)에 연결하는 점퍼 패턴을 포함한다. 점퍼 패턴은 절연층들(BUF, ILD1, ILD2)를 관통하는 콘택홀(Contact hole)을 통해 제1 금속 패턴(LS)에 접촉된다. 제5 금속 패턴(SD2)은 제5 절연층(PAC1)을 관통하는 콘택홀을 통해 점퍼 패턴에 접촉된다.
제1 커패시터(C1)는 제1 금속 패턴(LS)과 제1 커패시터 전극(CE1) 사이에 형성될 수 있다. 제2 커패시터(C2)는 제1 커패시터 전극(CE1)과 제3 금속 패턴(CE2) 사이에 형성될 수 있다.
발광 소자층(EMIL)은 제6 절연층(PAC2)에 배치된 애노드 전극(AND), 제6 절연층(PAC2) 상에 배치되어 서브 픽셀의 발광 영역을 제외한 애노드 전극(AND)을 덮는 뱅크 패턴(BNK), 발광 영역과 뱅크 패턴(BNK) 상에 배치된 발광 소자의 유기 화합물층(OEL), 및 유기 화합물층(OLE) 상에 배치된 캐소드 전극(CAT)를 포함한다. 뱅크 패턴(BNK)은 유기 절연층으로 형성된 제7 절연층일 수 있다. 애노드 전극(AND)은 제6 절연층(PAC2)을 관통하는 콘택홀을 통해 제5 금속 패턴(SD2)에 접촉된다.
봉지층(ENC)은 발광 소자(EL)의 캐소드 전극(CAT)을 덮는 다중 절연층을 포함한다. 다중 절연층은 캐소드 전극(CAT)을 덮는 제8 절연층(PAS1), 제8 절연층(PAS1)을 덮는 제9 절연층(PCL), 및 제9 절연층(PCL)을 덮는 제10 절연층(PAS2)을 포함한다. 제8 및 제10 절연층들(PAS1, PAS2)은 무기 절연층이고, 제9 절연층(PCL)은 유기 절연층일 수 있다.
게이트 구동부(120)의 시프트 레지스터와 에지 트리거는 전술한 실시예들과는 다른 픽셀 회로를 구동하는 게이트 구동부의 설계 콘셉(concept)을 공유할 수 있다. 이 경우, 레벨 시프터가 서로 다른 픽셀들이 설계된 표시패널의 구동 회로에 공유될 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시패널 110: 데이터 구동부
120: 게이트 구동부 130: 타이밍 콘트롤러
132: 레벨 시프터 140: 전원부
EL: 발광 소자 DT: 구동 소자
C1: 제1 커패시터 C2: 제2 커패시터
INIT1, INIT2, SCAN, SENSE, SCAN1, SCAN2, EM1, EM2: 게이트 신호
T1~T6, T11~T16: 스위치 소자
I1: 제1 기간 I2: 제2 기간
I3: 제3 기간 I4: 제4 기간
I5: 제5 기간

Claims (21)

  1. 픽셀 구동 전압이 인가되는 제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제3 노드에 연결된 제2 전극을 포함한 구동 소자;
    상기 제2 노드와 제4 노드 사이에 연결된 제1 커패시터;
    상기 제3 노드와 상기 제4 노드 사이에 연결된 제2 커패시터;
    상기 구동 소자를 통해 흐르는 전류에 의해 구동되는 발광 소자;
    제1 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 초기화 전압을 상기 제4 노드에 공급하는 제1 스위치 소자;
    제2 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 초기화 전압을 상기 제2 노드에 공급하는 제2 스위치 소자;
    제3 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 데이터 전압을 상기 제2 노드에 공급하는 제3 스위치 소자; 및
    제4 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 기준 전압을 상기 제3 노드 또는, 상기 발광 소자의 애노드 전극에 연결된 제5 노드에 공급하는 제4 스위치 소자를 포함하는 픽셀 회로.
  2. 제 1 항에 있어서,
    상기 제2 커패시터에 상기 구동 소자의 문턱 전압이 저장된 후에, 상기 제1 커패시터에 상기 데이터 전압이 저장되는 픽셀 회로.
  3. 제 1 항에 있어서,
    상기 발광 소자의 캐소드 전극에 캐소드 전압이 인가되고,
    상기 제1 내지 제4 게이트 신호들은 상기 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하고,
    상기 제1 내지 제4 스위치 소자들은 상기 게이트 오프 전압에 응답하여 턴-오프되고,
    상기 픽셀 구동 전압은 상기 데이터 전압의 최대 전압 보다 높고,
    상기 캐소드 전압은 상기 데이터 전압의 최소 전압 보다 낮고,
    상기 기준 전압은 상기 초기화 전압 보다 낮고 상기 캐소드 전압 보다 높고,
    상기 게이트 온 전압은 상기 픽셀 구동 전압 보다 높고,
    상기 게이트 오프 전압은 상기 캐소드 전압 보다 낮은 픽셀 회로.
  4. 제 1 항에 있어서,
    상기 픽셀 회로의 구동 기간은,
    상기 픽셀 회로가 초기화되는 제1 기간;
    상기 구동 소자의 문턱 전압이 상기 제2 커패시터에 저장되는 제2 기간;
    상기 데이터 전압이 상기 제1 커패시터에 저장되는 제3 기간;
    상기 기준 전압이 상기 발광 소자의 애노드 전극에 인가되는 제4 기간; 및
    상기 구동 소자로부터의 전류에 의해 상기 발광 소자가 구동되는 제5 기간을 포함하는 픽셀 회로.
  5. 제 4 항에 있어서,
    상기 제1 스위치 소자는 상기 초기화 전압이 인가되는 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하고,
    상기 제2 스위치 소자는 상기 초기화 전압이 인가되는 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
    상기 제3 스위치 소자는 상기 데이터 전압이 인가되는 제1 전극, 상기 제3 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
    상기 제4 스위치 소자는 상기 발광 소자의 애노드 전극에 연결된 제1 전극, 상기 제4 게이트 신호가 인가되는 게이트 전극, 및 상기 기준 전압이 인가되는 제2 전극을 포함한 픽셀 회로.
  6. 제 4 항에 있어서,
    상기 제1 게이트 신호의 전압은 상기 제1 내지 제3 기간 동안 상기 게이트 온 전압이고, 상기 제4 및 제5 기간 동안 상기 게이트 오프 전압이고,
    상기 제2 게이트 신호의 전압은 상기 제1 및 제2 기간 동안 상기 게이트 온 전압이고, 성기 제3 내지 제5 기간 동안 상기 게이트 오프 전압이고,
    상기 제3 게이트 신호의 전압은 상기 제3 기간 동안 상기 데이터 전압과 동기되는 상기 게이트 온 전압이고, 상기 제1 기간, 상기 제2 기간, 상기 제4 기간, 및 상기 제5 기간 동안 상기 게이트 오프 전압이고,
    상기 제4 게이트 신호의 전압이 상기 제1 및 제4 기간 동안 상기 게이트 온 전압이고, 상기 제2 기간, 상기 제3 기간, 및 상기 제5 기간 동안 상기 게이트 오프 전압인 픽셀 회로.
  7. 제 4 항에 있어서,
    제5 스위치 소자와 제6 스위치 소자 중 하나 이상을 더 포함하고,
    상기 제5 스위치 소자는 제5 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 픽셀 구동 전압을 상기 제1 노드에 공급하고,
    상기 제6 스위치 소자는 제6 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 제3 노드를 상기 발광 소자의 애노드 전극에 연결하고,
    상기 제5 게이트 신호의 전압은 상기 제2 기간, 상기 제3 기간, 및 상기 제5 기간 동안 상기 게이트 온 전압이고, 상기 제1 기간과 상기 제4 기간 동안 상기 게이트 오프 전압이고,
    상기 제6 게이트 신호의 전압은 상기 제1 기간, 상기 제4 기간, 및 상기 제5 기간 동안 상기 게이트 온 전압이고, 상기 제2 기간과 상기 제3 기간 동안 상기 게이트 오프 전압인 픽셀 회로.
  8. 제 7 항에 있어서,
    상기 제5 스위치 소자는 상기 픽셀 구동 전압이 인가되는 제1 전극, 상기 제5 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하고,
    상기 제6 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제6 게이트 신호가 인가되는 게이트 전극, 및 상기 발광 소자의 애노드 전극에 연결된 제2 전극을 포함하는 픽셀 회로.
  9. 제 1 항에 있어서,
    제5 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 픽셀 구동 전압을 상기 제1 노드에 공급하는 제5 스위치 소자;
    제6 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 제3 노드를 상기 제5 노드에 연결하는 제6 스위치 소자; 및
    상기 제4 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 애노드 리셋 전압을 상기 발광 소자의 애노드 전극에 공급하는 제7 스위치 소자를 더 포함하고,
    상기 제4 스위치 소자는 상기 제4 게이트 신호의 게이트 온 전압에 응답하여 상기 기준 전압을 상기 제3 노드에 공급하는 픽셀 회로.
  10. 제 9 항에 있어서,
    상기 발광 소자의 캐소드 전극에 캐소드 전압이 인가되고,
    상기 애노드 리셋 전압이 상기 캐소드 전압 보다 0[V]~1.5[V] 사이의 전압 만큼 높은 정전압이고,
    상기 제1 내지 제4 게이트 신호들은 상기 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하고,
    상기 제1 내지 제7 스위치 소자들 각각은 상기 게이트 오프 전압에 응답하여 턴-오프되는 픽셀 회로.
  11. 제 10 항에 있어서,
    상기 픽셀 회로의 구동 기간은 제1 기간, 제2 기간, 제3 기간, 제4 기간, 및 제5 기간을 포함하고,
    상기 제1 게이트 신호의 전압은 상기 제1 내지 제3 기간 동안 상기 게이트 온 전압이고, 상기 제4 및 제5 기간 동안 상기 게이트 오프 전압이고,
    상기 제2 게이트 신호의 전압은 상기 제1 및 제2 기간 동안 상기 게이트 온 전압이고, 성기 제3 내지 제5 기간 동안 상기 게이트 오프 전압이고,
    상기 제3 게이트 신호의 전압은 상기 제3 기간 동안 상기 데이터 전압과 동기되는 상기 게이트 온 전압이고, 상기 제1 기간, 상기 제2 기간, 상기 제4 기간, 및 상기 제5 기간 동안 상기 게이트 오프 전압이고,
    상기 제4 게이트 신호의 전압은 상기 제1 및 제4 기간 동안 상기 게이트 온 전압이고, 상기 제2 기간, 상기 제3 기간, 및 상기 제5 기간 동안 상기 게이트 오프 전압이고,
    상기 제5 게이트 신호의 전압은 상기 제2 기간, 상기 제3 기간 및 상기 제5 기간 동안 상기 게이트 온 전압이고, 상기 제1 기간 및 상기 제4 기간 동안 상기 게이트 오프 전압이고,
    상기 제6 게이트 신호의 전압이 상기 제5 기간 동안 상기 게이트 온 전압이고, 상기 제1 내지 제4 기간 기간 동안 상기 게이트 오프 전압인 픽셀 회로.
  12. 제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제3 노드에 연결된 제2 전극을 포함한 구동 소자;
    상기 제2 노드와 제4 노드 사이에 연결된 제1 커패시터;
    상기 제3 노드와 상기 제4 노드 사이에 연결된 제2 커패시터;
    상기 구동 소자를 통해 흐르는 전류에 의해 구동되는 발광 소자;
    제1 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 데이터 전압을 상기 제4 노드에 공급하는 제1 스위치 소자;
    제2 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 초기화 전압을 상기 제4 노드에 공급하는 제2 스위치 소자;
    제3 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 초기화 전압을 상기 제2 노드에 공급하는 제3 스위치 소자;
    상기 제3 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 기준 전압을 제5 노드에 공급하는 제4 스위치 소자;
    제5 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 픽셀 구동 전압을 상기 제1 노드에 공급하는 제5 스위치 소자; 및
    제6 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 제3 노드를 상기 제5 노드에 전기적으로 연결하는 제6 스위치 소자를 포함하고,
    상기 발광 소자의 애노드 전극이 상기 제5 노드에 연결되는 픽셀 회로.
  13. 복수의 데이터 라인들, 복수의 게이트 라인들, 복수의 전원 라인들, 및 복수의 픽셀 회로들이 배치된 표시패널;
    픽셀 데이터의 데이터 전압을 상기 데이터 라인들로 출력하는 데이터 구동부; 및
    상기 게이트 라인들에 게이트 신호를 순차적으로 공급하는 게이트 구동부를 포함하고,
    상기 픽셀 회로는,
    픽셀 구동 전압이 인가되는 제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제3 노드에 연결된 제2 전극을 포함한 구동 소자;
    상기 제2 노드와 제4 노드 사이에 연결된 제1 커패시터;
    상기 제3 노드와 상기 제4 노드 사이에 연결된 제2 커패시터;
    상기 구동 소자를 통해 흐르는 전류에 의해 구동되는 발광 소자;
    제1 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 초기화 전압을 상기 제4 노드에 공급하는 제1 스위치 소자;
    제2 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 초기화 전압을 상기 제2 노드에 공급하는 제2 스위치 소자;
    제3 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 데이터 전압을 상기 제2 노드에 공급하는 제3 스위치 소자; 및
    제4 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 기준 전압을 상기 제3 노드 또는, 상기 발광 소자의 애노드 전극에 연결된 제5 노드에 공급하는 제4 스위치 소자를 포함하는 표시장치.
  14. 제 13 항에 있어서,
    상기 제2 커패시터에 상기 구동 소자의 문턱 전압이 저장된 후에, 상기 제1 커패시터에 상기 데이터 전압이 저장되는 표시장치.
  15. 제 13 항에 있어서,
    상기 구동 소자 및 상기 스위치 소자들은 산화물 반도체를 포함한 액티브 패턴을 포함하고,
    상기 제1 및 제2 커패시터들은 산화물 반도체 패턴을 공유하여 적층되고,
    상기 제1 및 제2 커패시터들에서 공유되는 상기 산화물 반도체 패턴의 저항이 상기 액티브 패턴의 저항 보다 낮은 표시장치.
  16. 제 13 항에 있어서,
    상기 발광 소자의 캐소드 전극에 캐소드 전압이 인가되고,
    상기 제1 내지 제4 게이트 신호들은 상기 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하고,
    상기 제1 내지 제4 스위치 소자들은 상기 게이트 오프 전압에 응답하여 턴-오프되고,
    상기 픽셀 구동 전압은 상기 데이터 전압의 최대 전압 보다 높고,
    상기 캐소드 전압은 상기 데이터 전압의 최소 전압 보다 낮고,
    상기 기준 전압은 상기 초기화 전압 보다 낮고 상기 캐소드 전압 보다 높고,
    상기 게이트 온 전압은 상기 픽셀 구동 전압 보다 높고,
    상기 게이트 오프 전압은 상기 캐소드 전압 보다 낮은 표시장치.
  17. 제 13 항에 있어서,
    상기 픽셀 회로의 구동 기간은,
    상기 픽셀 회로가 초기화되는 제1 기간;
    상기 구동 소자의 문턱 전압이 상기 제2 커패시터에 저장되는 제2 기간;
    상기 데이터 전압이 상기 제1 커패시터에 저장되는 제3 기간;
    상기 기저 전압이 상기 발광 소자의 애노드 전극에 인가되는 제4 기간; 및
    상기 구동 소자로부터의 전류에 의해 상기 발광 소자가 구동되는 제5 기간을 포함하는 표시장치.
  18. 제 17 항에 있어서,
    상기 제1 게이트 신호의 전압은 상기 제1 내지 제3 기간 동안 상기 게이트 온 전압이고, 상기 제4 및 제5 기간 동안 상기 게이트 오프 전압이고,
    상기 제2 게이트 신호의 전압은 상기 제1 및 제2 기간 동안 상기 게이트 온 전압이고, 성기 제3 내지 제5 기간 동안 상기 게이트 오프 전압이고,
    상기 제3 게이트 신호의 전압은 상기 제3 기간 동안 상기 데이터 전압과 동기되는 상기 게이트 온 전압이고, 상기 제1 기간, 상기 제2 기간, 상기 제4 기간, 및 상기 제5 기간 동안 상기 게이트 오프 전압이고,
    상기 제4 게이트 신호의 전압이 상기 제1 및 제4 기간 동안 상기 게이트 온 전압이고, 상기 제2 기간, 상기 제3 기간, 및 상기 제5 기간 동안 상기 게이트 오프 전압인 표시장치.
  19. 제 17 항에 있어서,
    제5 스위치 소자와 제6 스위치 소자 중 하나 이상을 더 포함하고,
    상기 제5 스위치 소자는 제5 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 픽셀 구동 전압을 상기 제1 노드에 공급하고,
    상기 제6 스위치 소자는 제6 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 제3 노드를 상기 발광 소자의 애노드 전극에 연결하고,
    상기 제5 게이트 신호의 전압은 상기 제2 기간, 상기 제3 기간, 및 상기 제5 기간 동안 상기 게이트 온 전압이고, 상기 제1 기간과 상기 제4 기간 동안 상기 게이트 오프 전압이고,
    상기 제6 게이트 신호의 전압은 상기 제1 기간, 상기 제4 기간, 및 상기 제5 기간 동안 상기 게이트 온 전압이고, 상기 제2 기간과 상기 제3 기간 동안 상기 게이트 오프 전압인 표시장치.
  20. 제 13 항에 있어서,
    제5 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 픽셀 구동 전압을 상기 제1 노드에 공급하는 제5 스위치 소자;
    제6 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 상기 제3 노드를 상기 제5 노드에 연결하는 제6 스위치 소자; 및
    상기 제4 게이트 신호의 게이트 온 전압에 응답하여 턴-온되어 애노드 리셋 전압을 상기 발광 소자의 애노드 전극에 공급하는 제7 스위치 소자를 더 포함하고,
    상기 제4 스위치 소자는 상기 제4 게이트 신호의 게이트 온 전압에 응답하여 상기 기준 전압을 상기 제3 노드에 공급하는 표시장치.
  21. 제 20 항에 있어서,
    상기 발광 소자의 캐소드 전극에 캐소드 전압이 인가되고,
    상기 애노드 리셋 전압이 상기 캐소드 전압 보다 0[V]~1.5[V] 사이의 전압 만큼 높은 정전압이고,
    상기 제1 내지 제4 게이트 신호들은 상기 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하고,
    상기 제1 내지 제7 스위치 소자들 각각은 상기 게이트 오프 전압에 응답하여 턴-오프되고,
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