KR20240079065A - 이미지 센서 - Google Patents

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Abstract

본 발명은 이미지 센서에 관한 것으로, 더욱 상세하게는, 활성 영역을 포함하는 기판, 상기 활성 영역은 소스 영역 및 드레인 영역을 포함하고; 상기 활성 영역 상의 소스 팔로워 게이트 패턴, 상기 드레인 영역은 상기 소스 팔로워 게이트 패턴의 제1 측벽에 인접하고, 상기 소스 영역은 상기 소스 팔로워 게이트 패턴의 제2 측벽에 인접하며; 및 상기 활성 영역과 상기 소스 팔로워 게이트 패턴 사이의 게이트 절연막을 포함한다. 상기 활성 영역의 상부는 리세스 영역을 포함하고, 상기 소스 팔로워 게이트 패턴은, 상기 활성 영역 상의 바디부 및 상기 리세스 영역 내에 제공된 매립부를 포함하며, 상기 제1 측벽과 상기 제2 측벽 사이의 거리는 제1 길이고, 상기 매립부의 중심과 상기 제1 측벽 사이의 거리는 제2 길이이며, 상기 제2 길이는 상기 제1 길이의 0.1배 내지 0.5배다.

Description

이미지 센서 {Image sensor}
본 발명은 이미지 센서에 관한 것으로, 더욱 상세하게는 소스 팔로워 트랜지스터를 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기적 신호로 변환하는 소자이다. 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비한다. 픽셀들 각각은 포토 다이오드(photodiode, PD)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는, RTS 노이즈가 개선될 수 있는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, RTS 노이즈가 개선될 수 있는 이미지 센서의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 이미지 센서는, 활성 영역을 포함하는 기판, 상기 활성 영역은 소스 영역 및 드레인 영역을 포함하고; 상기 활성 영역 상의 소스 팔로워 게이트 패턴, 상기 드레인 영역은 상기 소스 팔로워 게이트 패턴의 제1 측벽에 인접하고, 상기 소스 영역은 상기 소스 팔로워 게이트 패턴의 제2 측벽에 인접하며; 및 상기 활성 영역과 상기 소스 팔로워 게이트 패턴 사이의 게이트 절연막을 포함할 수 있다. 상기 활성 영역의 상부는 리세스 영역을 포함하고, 상기 소스 팔로워 게이트 패턴은, 상기 활성 영역 상의 바디부 및 상기 리세스 영역 내에 제공된 매립부를 포함하며, 상기 제1 측벽과 상기 제2 측벽 사이의 거리는 제1 길이고, 상기 매립부의 중심과 상기 제1 측벽 사이의 거리는 제2 길이이며, 상기 제2 길이는 상기 제1 길이의 0.1배 내지 0.5배일 수 있다.
본 발명의 다른 개념에 따른, 이미지 센서는, 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 기판; 상기 기판 내에 제공되어 픽셀 영역을 정의하는 분리 패턴, 상기 픽셀 영역은 상기 제2 면에 인접하는 활성 영역을 포함하고, 상기 활성 영역은 소스 영역 및 드레인 영역을 포함하며; 상기 기판의 상기 제1 면 상의 컬러 필터; 상기 컬러 필터 상의 마이크로 렌즈; 상기 기판의 상기 제2 면 상에 제공되어 상기 활성 영역을 정의하는 소자 분리 패턴; 상기 활성 영역 상의 소스 팔로워 게이트 패턴; 및 상기 소스 팔로워 게이트 패턴 상에 제공되어, 상기 소스 팔로워 게이트 패턴과 전기적으로 연결되는 배선을 포함할 수 있다. 상기 소스 팔로워 게이트 패턴은 바디부 및 상기 바디부로부터 상기 기판 내부로 연장되는 매립부를 포함하고, 상기 매립부는 상기 소스 영역보다 상기 드레인 영역에 가깝게 배치될 수 있다.
본 발명의 또 다른 개념에 따른, 이미지 센서는, 회로 칩; 및 상기 회로 칩 상에 적층되고, 상기 회로 칩과 전기적으로 연결되는 센서 칩을 포함할 수 있다. 상기 센서 칩은: 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 제1 기판; 상기 제1 기판 내의 픽셀 영역을 정의하는 분리 패턴, 상기 픽셀 영역은 상기 제2 면에 인접하는 활성 영역을 포함하고; 상기 기판의 상기 제1 면 상의 컬러 필터; 상기 컬러 필터 상의 마이크로 렌즈; 상기 활성 영역 상의 소스 팔로워 게이트 패턴; 및 상기 제2 면 상의 제1 배선층을 포함할 수 있다. 상기 제1 배선층은 상기 소스 팔로워 게이트 패턴과 전기적으로 연결되는 배선을 포함하며, 상기 소스 팔로워 게이트 패턴은, 상기 제2 면 상의 바디부 및 상기 바디부로부터 상기 제1 기판 내부로 연장되는 매립부를 포함하고, 상기 활성 영역은, 상기 소스 팔로워 게이트 패턴의 제1 측벽에 인접하는 드레인 영역 및 상기 소스 팔로워 게이트 패턴의 제2 측벽에 인접하는 소스 영역을 포함하며, 상기 매립부는 상기 제2 측벽보다 상기 제1 측벽에 가깝게 배치될 수 있다.
본 발명에 따른 이미지 센서는, 비대칭적 구조를 갖는 소스 팔로워 트랜지스터를 포함할 수 있다. 소스 팔로워 트랜지스터의 매립부가 소스 영역보다 드레인 영역에 가깝게 배치됨으로써, 유효 채널 길이를 증가시킴과 동시에 노이즈의 발생을 방지할 수 있다. 이로써 본 발명에 따른 이미지 센서의 성능이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 픽셀의 회로도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서를 나타낸 평면도이다.
도 3은 도 2의 I-I'선을 따라 자른 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 이미지 센서를 설명하기 위한 것으로, 도 2의 I-I'선을 따라 자른 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 것으로, 도 2의 II-II'선을 따라 자른 단면도이다.
도 6은 본 발명의 실시예들에 따른 이미지 센서의 픽셀들을 설명하기 위한 것으로, 도 2의 M 영역을 나타낸 평면도이다.
도 7a는 도 6의 I-I'선을 따라 자른 단면도이다.
도 7b는 도 6의 II-II'선을 따라 자른 단면도이다.
도 8은 도 7a의 N 영역을 확대한 단면도이다.
도 9는 본 발명의 비교예에 따른 소스 팔로워 트랜지스터를 설명하기 위한 것으로, 도 7a의 N 영역을 확대한 단면도이다.
도 10 내지 도 14는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 18은 도 12의 N 영역을 형성하는 과정을 설명하는 단면도들이다.
도 19, 도 20 및 도 21 각각은 본 발명의 실시예들에 따른 이미지 센서의 컬러 필터들의 배열을 예시하는 평면도이다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 픽셀의 회로도이다.
도 1을 참조하면, 이미지 센서는 제1 내지 제4 픽셀(PX1-PX4)을 포함할 수 있다. 제1 내지 제4 픽셀(PX1-PX4) 각각은 접지 영역(GND), 광전 변환 영역(PD), 트랜스퍼 트랜지스터(Tx) 및 플로팅 확산 영역(FD)을 포함할 수 있다.
접지 영역(GND)은 p형 불순물 영역을 포함할 수 있다. 제1 노드(N1)를 통해 제1 내지 제4 픽셀(PX1-PX4)의 접지 영역들(GND)에 공통적으로 접지전압(VSS)이 인가될 수 있다.
광전 변환 영역(PD)은 n형 불순물 영역과 p형 불순물 영역을 포함하는 포토다이오드일 수 있다. 플로팅 확산 영역(FD)은 n형 불순물 영역을 포함할 수 있다. 플로팅 확산 영역(FD)은 트랜스퍼 트랜지스터(Tx)의 드레인으로 기능할 수 있다.
제1 내지 제4 픽셀(PX1-PX4)의 플로팅 확산 영역들(FD)은 제2 노드(N2)에 공통적으로 연결될 수 있다. 제1 내지 제4 픽셀(PX1-PX4)의 플로팅 확산 영역들(FD)이 연결된 제2 노드(N2)는, 컨버전 게인 트랜지스터(Cx, conversion gain transistor)의 소스에 연결될 수 있다. 컨버전 게인 트랜지스터(Cx)는 리셋 트랜지스터(Rx, reset transistor)에 연결될 수 있다.
제2 노드(N2)는 소스 팔로워 트랜지스터(Sx, source follower transistor)의 소스 팔로워 게이트(SG)와도 전기적으로 연결될 수 있다. 소스 팔로워 트랜지스터(Sx)는 선택 트랜지스터(Ax, selection transistor)에 연결될 수 있다.
이미지 센서의 동작을 도 1을 참조하여 설명하면 다음과 같다. 먼저, 빛이 차단된 상태에서 상기 리셋 트랜지스터(Rx)의 드레인과 상기 소스 팔로워 트랜지스터(Sx)의 드레인에 전원전압(VDD)을 인가하고 상기 리셋 트랜지스터(Rx)를 턴 온(turn-on)시켜 플로팅 확산 영역(FD)에 잔류하는 전하들을 방출시킨다. 그 후, 리셋 트랜지스터(Rx)를 오프(OFF)시키고, 외부로부터의 빛을 광전 변환 영역(PD)에 입사시키면, 광전 변환 영역(PD)에서 전자-정공 쌍이 생성된다. 정공은 광전 변환 영역(PD)의 P형 불순물 영역으로, 전자는 n형 불순물 영역으로 이동하여 축적된다. 트랜스퍼 트랜지스터(Tx)를 온(ON) 시키면, 이러한 전자 및 정공과 같은 전하는 플로팅 확산 영역(FD)으로 전달되어 축적된다. 축적된 전하량에 비례하여 상기 소스 팔로워 트랜지스터(Sx)의 게이트 바이어스가 변하여, 소스 팔로워 트랜지스터(Sx)의 소스 전위의 변화를 초래하게 된다. 이때 선택 트랜지스터(Ax)를 온(ON) 시키면, 컬럼 라인으로 전하에 의한 신호가 읽히게 된다.
배선 라인이 트랜스퍼 게이트(TG), 소스 팔로워 게이트(SG), 리셋 게이트(RG) 및 선택 게이트(AG) 중 적어도 하나와 전기적으로 연결될 수 있다. 배선 라인은 리셋 트랜지스터(Rx)의 드레인 또는 소스 팔로워 트랜지스터(Sx)의 드레인에 전원전압(VDD)을 인가하도록 구성될 수 있다. 배선 라인은 선택 트랜지스터(Ax)와 연결된 컬럼 라인을 포함할 수 있다. 배선 라인은 도 3에서 후술할 제1 도전 구조체(830)를 포함할 수 있다.
도 1에서는 제1 노드(N1)와 제2 노드(N2)를 공유하는 제1 내지 제4 픽셀(PX1-PX4)을 예시하고 있지만, 본 발명에 따른 실시예들이 이에 한정되는 것은 아니다.
도 2는 본 발명의 실시예들에 따른 이미지 센서를 나타낸 평면도이다. 도 3은 도 2의 I-I'선을 따라 자른 단면도이다.
도 2 및 도 3을 참조하면, 이미지 센서는 센서 칩(10)을 포함할 수 있다. 센서 칩(10)은 제1 기판(100), 제1 배선층(800), 절연층(400), 보호막(470), 컬러 필터들(CF), 펜스 패턴(300), 및 마이크로 렌즈 층(500)을 포함할 수 있다.
평면적 관점에서, 제1 기판(100)은 픽셀 어레이 영역(APS), 옵티컬 블랙 영역(OBR), 및 패드 영역(PDR)을 포함할 수 있다. 픽셀 어레이 영역(APS)은 제1 기판(100)의 중심 영역에 배치될 수 있다. 픽셀 어레이 영역(APS)은 복수의 픽셀 영역들(PX)을 포함할 수 있다. 도 1을 참조하여 설명한 픽셀이 제1 기판(100)의 픽셀 영역들(PX)에 각각 제공될 수 있다. 예를 들어, 도 1의 픽셀의 구성 요소들은 픽셀 영역(PX) 상에 각각 제공될 수 있다. 픽셀 영역들(PX)은 입사광(incident light)으로부터 광전 신호를 출력할 수 있다.
픽셀 영역들(PX)은 행들 및 열들을 이루며, 2차원 적으로 배열될 수 있다. 행들은 제1 방향(D1)과 나란할 수 있다. 열들은 제2 방향(D2)과 나란할 수 있다. 본 명세서에서, 제1 방향(D1)은 제1 기판(100)의 제1 면(100a)에 평행할 수 있다. 제2 방향(D2)은 제1 기판(100)의 제1 면(100a)에 평행하고, 제1 방향(D1)과 교차할 수 있다. 예를 들어, 제2 방향(D2)은 제1 방향(D1)과 실질적으로 수직할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)에 대해 수직할 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 제1 면(100a)에 대해 실질적으로 수직할 수 있다.
패드 영역(PDR)은 제1 기판(100)의 가장자리 영역에 제공되어, 픽셀 어레이 영역(APS)을 둘러쌀 수 있다. 패드들(PAD)이 패드 영역(PDR) 상에 제공될 수 있다. 패드들(PAD)은 픽셀 영역들(PX)에서 발생한 전기적 신호를 외부로 출력할 수 있다. 또는 외부의 전기적 신호 또는 전압은 패드들(PAD)을 통해 픽셀 영역들(PX)로 전달될 수 있다. 패드 영역(PDR)이 제1 기판(100)의 가장자리 영역에 배치되므로, 패드들(PAD)이 외부와 용이하게 접속될 수 있다. 옵티컬 블랙 영역(OBR)에 관해서는 후술한다. 이하, 이미지 센서의 센서 칩(10)의 픽셀 어레이 영역(APS)에 대하여 보다 상세하게 설명한다.
제1 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 제1 기판(100)의 제1 면(100a)은 후면이고, 제2 면(100b)은 전면일 수 있다. 빛은 제1 기판(100)의 제1 면(100a)으로 입사될 수 있다. 제1 기판(100)은 반도체 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 반도체 기판은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판을 포함할 수 있다. 제1 기판(100)은 3족 원소를 더 포함할 수 있다. 3족 원소는 제1 도전형의 불순물일 수 있다. 다시 말하면, 제1 기판(100)은 제1 도전형, 예를 들어 p형을 가질 수 있다. 일 예로, 제1 도전형의 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및/또는 갈륨(Ga)을 포함할 수 있다.
제1 기판(100)은 그의 내부에 복수개의 광전 변환 영역들(PD)을 포함할 수 있다. 광전 변환 영역들(PD)은 제1 기판(100)의 제1 면(100a) 및 제2 면(100b) 사이에 위치할 수 있다. 광전 변환 영역들(PD)은 제1 기판(100)의 픽셀 영역들(PX) 내에 각각 제공될 수 있다. 도 3의 광전 변환 영역(PD)은 도 1의 광전 변환 영역(PD)과 동일할 수 있다.
광전 변환 영역(PD)은 5족 원소를 더 포함할 수 있다. 5족 원소는 제2 도전형의 불순물일 수 있다. 다시 말하면, 광전 변환 영역(PD)은 제2 도전형의 불순물 영역일 수 있다. 제2 도전형은 제1 도전형과 다른 n형일 수 있다. 제2 도전형의 불순물은 인, 비소, 비스무스, 및/또는 안티몬을 포함할 수 있다. 광전 변환 영역(PD)은 제1 기판(100)의 제1 면(100a)에 인접할 수 있다. 광전 변환 영역(PD) 제1 면(100a)으로부터 제2 면(100b)을 향해 연장될 수 있다.
분리 패턴(200)이 제1 기판(100) 내에 제공되어, 픽셀 영역들(PX)을 정의할 수 있다. 예를 들어, 분리 패턴(200)은 서로 인접하는 픽셀 영역들(PX) 사이에 제공될 수 있다. 분리 패턴(200)은 픽셀 분리 패턴일 수 있다. 분리 패턴(200)은 제1 트렌치(201) 내에 제공될 수 있다. 제1 트렌치(201)는 제1 기판(100)의 제2 면(100b)으로부터 제1 면(100a)을 향해 리세스될 수 있다.
분리 패턴(200)은 깊은 소자 분리(Deep Trench Isolation)막일 수 있다. 본 실시예에 따르면, 분리 패턴(200)은 제1 기판(100)을 관통할 수 있다. 본 발명의 다른 실시예로, 분리 패턴(200)은 제1 기판(100)을 관통하지 못하고 제1 기판(100)의 제1 면(100a)으로부터 이격될 수 있다. 제2 면(100b)에 인접하는 분리 패턴(200)의 폭은, 제1 면(100a)에 인접하는 분리 패턴(200)의 폭보다 클 수 있다.
컬러 필터들(CF)은 제1 기판(100)의 제1 면(100a) 상에서 픽셀 영역들(PX) 상에 각각 배치될 수 있다. 예를 들어, 컬러 필터들(CF)은 광전 변환 영역들(PD)에 대응되는 위치들에 각각 제공될 수 있다. 본 발명의 일 실시예로, 컬러 필터들(CF) 각각은 레드 필터, 블루 필터, 및 그린 필터 중에서 어느 하나를 포함할 수 있다. 컬러 필터들(CF)은 컬러 필터 어레이들을 이룰 수 있다. 예를 들어, 컬러 필터들(CF)은 베이어 패턴(Bayer pattern) 방식으로 2차원적으로 배열될 수 있다.
본 발명의 다른 실시예로, 컬러 필터들(CF)은 화이트 필터를 더 포함할 수 있다. 예를 들어, 컬러 필터들(CF)은 레드 필터, 블루 필터, 그린 필터 및 화이트 필터가 2차원적으로 배열될 수 있다.
펜스 패턴(300)이 분리 패턴(200) 상에 배치될 수 있다. 예를 들어, 펜스 패턴(300)은 분리 패턴(200)과 수직적으로 중첩될 수 있다. 펜스 패턴(300)은 인접한 두 컬러 필터들(CF) 사이에 개재되어, 컬러 필터들(CF)을 서로 분리시킬 수 있다. 예를 들어, 펜스 패턴(300)에 의해 컬러 필터들(CF)이 서로 물리적 및 광학적으로 분리될 수 있다.
펜스 패턴(300)은 분리 패턴(200)과 대응되는 평면 형상을 가질 수 있다. 예를 들어, 펜스 패턴(300)은 그리드(grid) 형태를 가질 수 있다. 평면적 관점에서, 펜스 패턴(300)은 각각의 픽셀 영역들(PX)을 둘러쌀 수 있다. 펜스 패턴(300)은 각각의 컬러 필터들(CF)을 둘러쌀 수 있다. 펜스 패턴(300)은 제1 부분들 및 제2 부분들을 포함할 수 있다. 제1 부분들은 제1 방향(D1)과 나란하게 연장되고, 서로 제2 방향(D2)으로 이격될 수 있다. 제2 부분들은 제2 방향(D2)과 나란하게 연장되고, 서로 제1 방향(D1)으로 이격될 수 있다. 제2 부분들은 제1 부분들과 교차할 수 있다.
펜스 패턴(300)은 제1 펜스 패턴(310) 및 제2 펜스 패턴(320)을 포함할 수 있다. 제1 펜스 패턴(310)은 절연층(400) 및 제2 펜스 패턴(320) 사이에 배치될 수 있다. 제1 펜스 패턴(310)은 금속 및/또는 금속 질화물과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제1 펜스 패턴(310)은 티타늄 및/또는 티타늄 질화물을 포함할 수 있다.
제2 펜스 패턴(320)은 제1 펜스 패턴(310) 상에 배치될 수 있다. 제2 펜스 패턴(320)은 제1 펜스 패턴(310)과 다른 물질을 포함할 수 있다. 제2 펜스 패턴(320)은 유기물을 포함할 수 있다. 제2 펜스 패턴(320)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다.
절연층(400)은 제1 기판(100)과 컬러 필터들(CF) 사이 및 분리 패턴(200)과 펜스 패턴(300) 사이에 개재될 수 있다. 절연층(400)은 제1 기판(100)의 제1 면(100a) 및 분리 패턴(200)의 상면을 덮을 수 있다. 절연층(400)은 후면 절연층일 수 있다. 절연층(400)은 하부 반사방지(bottom antireflective coating, 이하, BARC)층을 포함할 수 있다. 절연층(400)은 복수의 층들을 포함할 수 있고, 상기 절연층(400)의 층들은 서로 다른 기능을 할 수 있다.
본 발명의 일 실시예로, 절연층(400)은 제1 기판(100)의 제1 면(100a) 상에 순차적으로 적층된 제1 절연층, 제2 절연층, 제3 절연층, 제4 절연층, 및 제5 절연층을 포함할 수 있다. 제1 절연층은 제1 기판(100)의 제1 면(100a)을 덮을 수 있다. 제1 및 제2 절연층들은 고정 전하막들일 수 있다. 고정 전하막들 각각은 금속산화막 또는 금속 불화막으로 이루어질 수 있다 상기 금속 산화막은 화학양론비 보다 부족한 양의 산소를 포함하고, 상기 금속 불화막은 화학양론비 보다 부족한 양의 불소를 포함할 수 있다.
예를 들어, 제1 절연층은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)로 이루어질 수 있다. 제2 절연층은 제1 절연층의 예에서 설명한 바와 같은 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)을 포함할 수 있다. 다만, 제2 절연층은 제1 절연층과 다른 물질을 포함할 수 있다. 일 예로, 제1 절연층은 알루미늄 산화물을 포함하고, 제2 절연층은 하프늄 산화막을 포함할 수 있다.
제1 및 제2 절연층들 각각은 음의 고정전하를 가지고, 정공의 축적(hole accumulation)을 발생시킬 수 있다. 제1 및 제2 절연층들에 의해 제1 기판(100)의 암전류의 발생 및 화이트 스팟(white spot)이 효과적으로 감소될 수 있다. 제2 절연층의 두께는 제1 절연층의 두께보다 클 수 있다.
제3 절연층이 제2 절연층 상에 배치될 수 있다. 제3 절연층은 제1 실리콘 함유 물질을 포함할 수 있다. 제1 실리콘 함유 물질은 예를 들어, 테트라에틸오소실리케이트(Tetraethyl orthosilicate, TEOS) 또는 실리콘 산화물을 포함할 수 있다. 제3 절연층은 좋은 매립 특성을 가질 수 있다. 제3 절연층은 일 예로, 플라즈마 화학기상증착법(Plasma Enhanced CVD)에 의해 형성될 수 있으나, 이에 제약되지 않는다. 제3 절연층의 두께는 제1 절연층의 두께보다 크고, 제2 절연층의 두께보다 클 수 있다.
제4 절연층이 제3 절연층 상에 배치될 수 있다. 제4 절연막은 제3 절연층과 다른 물질을 포함할 수 있다. 제4 절연막은 제2 실리콘 함유 물질을 포함하고, 제2 실리콘 함유 물질은 제1 실리콘 함유 물질과 다를 수 있다. 일 예로, 제4 절연막은 실리콘 질화물을 포함할 수 있다. 제4 절연층의 두께는 제3 절연층의 두께보다 클 수 있다.
제5 절연층이 제4 절연층과 제1 펜스 패턴(310) 사이 및 제4 절연층과 컬러 필터들(CF) 사이에 배치될 수 있다. 제5 절연층은 제1 펜스 패턴(310)의 바닥면과 물리적으로 접촉할 수 있다. 제5 절연층은 접착막 또는 캐핑막일 수 있다. 제5 절연층은 고유전 물질 또는 금속 산화물을 포함할 수 있다. 제5 절연층은 제2 절연층과 동일한 물질을 포함할 수 있다. 예를 들어, 제5 절연층은 하프늄 산화물을 포함할 수 있다. 제5 절연층의 두께는 제1 절연층의 두께 및 제2 절연층의 두께보다 크고, 제3 절연층의 두께 및 제4 절연층의 두께보다 작을 수 있다.
앞서 구체적으로 예시한 것과 달리, 절연층(400)을 구성하는 층들의 개수는 다양하게 변형될 수 있다. 예를 들어, 제1 내지 제5 절연층들 중에서 적어도 하나는 생략될 수 있다.
보호막(470)이 절연층(400) 및 펜스 패턴(300)을 덮을 수 있다. 보호막(470)은 고유전 물질을 포함하고, 절연 특성을 가질 수 있다. 예를 들어, 보호막(470)은 알루미늄 산화물 또는 하프늄 산화물을 포함할 수 있다. 구체적으로, 보호막(470)은 알루미늄 산화물을 포함할 수 있으나, 이에 제약되지 않는다. 보호막(470)은 습기와 같은 외부 환경으로부터 제1 기판(100)의 광전 변환 영역들(PD)을 보호할 수 있다.
컬러 필터들(CF)이 보호막(470) 상에 제공될 수 있다. 컬러 필터들(CF)은 펜스 패턴(300)에 의해 서로 이격될 수 있다. 컬러 필터(CF)의 최상면은 펜스 패턴(300)의 상면과 공면을 이룰 수 있다. 다른 실시예로, 컬러 필터(CF)의 최상면은 펜스 패턴(300)의 상면보다 높을 수 있다.
마이크로 렌즈 층(500)이 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 예를 들어, 마이크로 렌즈 층(500)은 컬러 필터들(CF) 상에 제공될 수 있다. 보호막(470)이 제2 펜스 패턴(320)과 마이크로 렌즈 층(500) 사이에 개재될 수 있다.
마이크로 렌즈 층(500)은 볼록한 복수개의 마이크로 렌즈들(510)을 포함할 수 있다. 마이크로 렌즈들(510)은 제1 기판(100)의 광전 변환 영역들(PD)과 대응되는 위치에 각각 제공될 수 있다. 예를 들어, 마이크로 렌즈들(510)은 컬러 필터들(CF) 상에 각각 제공되며, 컬러 필터들(CF)과 각각 대응될 수 있다. 마이크로 렌즈들(510)은 평면적 관점에서 제1 방향(D1) 및 제2 방향(D2)을 따라 배열된 어레이를 이룰 수 있다. 마이크로 렌즈들(510) 각각은 제1 기판(100)의 제1 면(100a)으로부터 멀어지도록 돌출될 수 있다. 마이크로 렌즈들(510) 각각은 반구형의 단면을 가질 수 있다. 마이크로 렌즈들(510)은 입사되는 빛을 집광시킬 수 있다.
마이크로 렌즈 층(500)은 투명하여, 빛을 투과시킬 수 있다. 마이크로 렌즈 층(500)은 폴리머와 같은 유기 물질을 포함할 수 있다. 예를 들어, 마이크로 렌즈 층(500)은 포토레지스트 물질 또는 열경화성 수지를 포함할 수 있다.
마이크로 렌즈 층(500) 상에 렌즈 코팅층(530)이 제공될 수 있다. 렌즈 코팅층(530)은 투명할 수 있다. 렌즈 코팅층(530)은 마이크로 렌즈 층(500)의 상면을 콘포말하게 덮을 수 있다. 렌즈 코팅층(530)은 마이크로 렌즈 층(500)을 보호할 수 있다.
제1 기판(100)은, 그의 제2 면(100b)에 인접하는 접지 영역(GND), 플로팅 확산 영역(FD), 및 불순물 영역(IMR)을 포함할 수 있다. 접지 영역(GND), 플로팅 확산 영역(FD), 및 불순물 영역(IMR)은 각각의 픽셀 영역(PX) 내에 배치될 수 있다. 접지 영역(GND), 플로팅 확산 영역(FD), 및 불순물 영역(IMR) 각각의 바닥면은 광전 변환 영역(PD)과 수직적으로 이격될 수 있다.
접지 영역(GND)은 불순물로 강하게 도핑되어 제1 도전형(예를 들어 p+형)을 가질 수 있다. 플로팅 확산 영역(FD), 및 불순물 영역(IMR) 각각은 불순물로 도핑되어 제2 도전형(예를 들어, n형)을 가질 수 있다.
불순물 영역(IMR)은 트랜지스터의 동작을 위한 활성 영역일 수 있다. 불순물 영역(IMR)은 도 1을 참조하여 설명한 컨버전 게인 트랜지스터(Cx), 리셋 트랜지스터(Rx), 소스 팔로워 트랜지스터(Sx) 및 선택 트랜지스터(Ax)들 중 적어도 하나의 소스/드레인 영역들을 포함할 수 있다.
제1 기판(100)의 제2 면(100b)에 인접하는 소자 분리 패턴(240)이 제공될 수 있다. 소자 분리 패턴(240)은 픽셀 영역(PX) 내의 활성 영역을 정의할 수 있다. 구체적으로 픽셀 영역(PX) 내에서, 소자 분리 패턴(240)은 접지 영역(GND), 플로팅 확산 영역(FD), 및 불순물 영역(IMR)을 정의할 수 있다.
소자 분리 패턴(240)은 제2 트렌치(241) 내에 제공될 수 있고, 제2 트렌치(241)는 제1 기판(100)의 제2 면(100b)으로부터 리세스될 수 있다. 소자 분리 패턴(240)은 얕은 소자 분리(STI)막일 수 있다. 소자 분리 패턴(240)의 깊이는 분리 패턴(200)의 깊이보다 더 작을 수 있다. 소자 분리 패턴(240)의 일부는 도 7을 통해 후술할 제1 분리 패턴(210)의 측벽과 연결될 수 있다. 소자 분리 패턴(240)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
매립 게이트 패턴(700)이 제1 기판(100)의 제2 면(100b) 상에 제공될 수 있다. 매립 게이트 패턴(700)은 앞서 도 1에서 설명한 트랜스퍼 트랜지스터(Tx)의 트랜스퍼 게이트(TG)를 포함할 수 있다. 도 3에 도시되진 않았으나, 각각의 픽셀 영역들(PX) 상에 적어도 하나의 추가적인 게이트 패턴이 제공될 수 있다.
상기 추가적인 게이트 패턴은 앞서 도 1에서 설명한 컨버전 게인 트랜지스터(Cx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax) 중 적어도 하나의 게이트 전극으로 기능할 수 있다. 예를 들어, 상기 추가적인 게이트 패턴은, 컨버전 게인 게이트(CG), 소스 팔로워 게이트(SG), 리셋 게이트(RG), 또는 선택 게이트(AG)를 포함할 수 있다.
매립 게이트 패턴(700)은 매립형 게이트 구조를 가질 수 있다. 예를 들어, 매립 게이트 패턴(700)은 제1 부분(710) 및 제2 부분(720)을 포함할 수 있다. 매립 게이트 패턴(700)의 제1 부분(710)은 제1 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 매립 게이트 패턴(700)의 제2 부분(720)은 제1 기판(100) 내에 매립될 수 있다. 매립 게이트 패턴(700)의 제2 부분(720)은 제1 부분(710)과 연결될 수 있다. 도시된 바와 달리, 매립 게이트 패턴(700)은 평면 게이트 구조를 가질 수 있다. 이 경우, 매립 게이트 패턴(700)은 제2 부분(720)을 포함하지 않을 수 있다. 매립 게이트 패턴(700)은 금속, 금속 실리사이드, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 이 때, 폴리실리콘은 도핑된 폴리실리콘을 포함할 수 있다.
게이트 절연 패턴(740)이 매립 게이트 패턴(700)과 제1 기판(100) 사이에 개재될 수 있다. 게이트 절연 패턴(740)은 예를 들어, 실리콘계 절연 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다.
접지 영역(GND) 상에 패드(PAD)가 제공될 수 있다. 패드(PAD)는 서로 인접하는 픽셀 영역들(PX)의 접지 영역들(GND) 상에 제공되어, 이들을 서로 전기적으로 연결할 수 있다. 접지 영역들(GND) 상의 패드(PAD)는, 도 1에서 설명한 제1 노드(N1)를 포함할 수 있다.
플로팅 확산 영역(FD) 상에도 패드(PAD)가 제공될 수 있다. 패드(PAD)는 서로 인접하는 픽셀 영역들(PX)의 플로팅 확산 영역들(FD) 상에 제공되어, 이들을 서로 전기적으로 연결할 수 있다. 플로팅 확산 영역들(FD) 상의 패드(PAD)는, 도 1에서 설명한 제2 노드(N2)를 포함할 수 있다.
패드(PAD)는 금속, 금속 실리사이드, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 패드(PAD)는 도핑된 폴리실리콘을 포함할 수 있다.
제1 배선층(800)이 제1 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 제1 배선층(800)은 제1 층간 절연막(810), 제2 층간 절연막들(820) 및 제1 도전 구조체(830)를 포함할 수 있다. 제1 층간 절연막(810)은 제1 기판(100)의 제2 면(100b) 및 매립 게이트 패턴(700)을 덮을 수 있다. 제2 층간 절연막들(820)은 제1 층간 절연막(810) 상에 적층될 수 있다. 제1 및 제2 층간 절연막들(810, 820)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물과 같은 실리콘계 절연물질을 포함할 수 있다.
제1 도전 구조체(830)가 층간 절연막들(810, 820) 내에 제공될 수 있다. 제1 도전 구조체(830)는 콘택들, 배선들, 및 비아들을 포함할 수 있다. 상기 콘택은 제1 층간 절연막(810) 내에 제공되어, 매립 게이트 패턴(700), 패드(PAD) 및 불순물 영역들(IMR) 중 적어도 하나와 연결될 수 있다. 제1 도전 구조체(830)의 배선은 상기 콘택과 연결될 수 있다. 제1 도전 구조체(830)의 비아는 제2 층간 절연막들(820) 중 적어도 하나를 관통하며, 수직적으로 서로 인접하는 배선들을 서로 연결할 수 있다. 제1 도전 구조체(830)는 광전 변환 영역들(PD)에서 출력된 광전 신호를 전달받을 수 있다.
이하, 이미지 센서의 회로 칩(20) 및 제1 기판(100)의 옵티컬 블랙 영역(OBR)과 패드 영역(PDR)에 대하여 설명한다. 다시 도 2 및 도 3을 참조하면, 제1 기판(100)의 옵티컬 블랙 영역(OBR)이 픽셀 어레이 영역(APS) 및 패드 영역(PDR) 사이에 개재될 수 있다. 옵티컬 블랙 영역(OBR)은 제1 기준 픽셀 영역(RPX1) 및 제2 기준 픽셀 영역(RPX2)을 포함할 수 있다. 제1 기준 픽셀 영역(RPX1)은 제2 기준 픽셀 영역(RPX2)과 픽셀 어레이 영역(APS) 사이에 배치될 수 있다. 옵티컬 블랙 영역(OBR)에서, 광전 변환 영역(PD)이 제1 기준 픽셀 영역(RPX1) 내에 제공될 수 있다. 제1 기준 픽셀 영역(RPX1)의 광전 변환 영역(PD)은 픽셀 영역들(PX)의 광전 변환 영역들(PD)과 동일한 평면적, 및 부피를 가질 수 있다. 광전 변환 영역(PD)은 제2 기준 픽셀 영역(RPX2) 내에 제공되지 않을 수 있다. 불순물 영역들(IMR), 매립 게이트 패턴(700), 및 소자 분리 패턴(240)이 제1 및 제2 기준 픽셀 영역들(RPX1, RPX2) 각각에 배치될 수 있다.
절연층(400)은 픽셀 어레이 영역(APS)으로부터 옵티컬 블랙 영역(OBR)을 거쳐 패드 영역(PDR) 상으로 연장될 수 있다. 차광막(950)이 옵티컬 블랙 영역(OBR) 상에 제공될 수 있다. 차광막(950)은 절연층(400)의 상면 상에 배치될 수 있다. 차광막(950)에 의해, 빛이 옵티컬 블랙 영역(OBR)의 광전 변환 영역(PD)에 입사되지 않을 수 있다. 옵티컬 블랙 영역(OBR)의 제1 및 제2 기준 픽셀 영역들(RPX1, RPX2)의 픽셀들은 광전 신호를 출력하지 않고, 노이즈 신호를 출력할 수 있다. 상기 노이즈 신호는 열 발생 또는 암 전류 등에 의해 생성되는 전자들에 의해 발생할 수 있다. 차광막(950)은 픽셀 어레이 영역(APS)을 덮지 않아, 빛이 픽셀 어레이 영역(APS) 내의 광전 변환 영역들(PD)에 입사될 수 있다. 픽셀 영역들(PX)에서 출력된 광전 신호에서 상기 노이즈 신호가 제거될 수 있다. 차광막(950)은 예를 들어, 텅스텐, 구리, 알루미늄, 또는 이들의 합금과 같은 금속을 포함할 수 있다.
제1 기판(100)의 옵티컬 블랙 영역(OBR)에서, 제1 도전 패턴(911)이 절연층(400)과 차광막(950) 사이에 배치될 수 있다. 제1 도전 패턴(911)은 배리어층 또는 접착층의 역할을 할 수 있다. 제1 도전 패턴(911)은 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 제1 도전 패턴(911)은 구리, 텅스텐, 알루미늄, 티타늄, 탄탈륨, 또는 이들의 합금과 같은 금속을 포함할 수 있다. 제1 도전 패턴(911)은 제1 기판(100)의 픽셀 어레이 영역(APS) 상으로 연장되지 않을 수 있다.
제1 기판(100)의 옵티컬 블랙 영역(OBR)에서, 콘택 플러그(960)가 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 콘택 플러그(960)는 옵티컬 블랙 영역(OBR)내의 최외곽 분리 패턴(200) 상에 배치될 수 있다. 절연층(400)을 관통하는 콘택 트렌치가 제1 기판(100)의 제1 면(100a) 상에 정의되고, 콘택 플러그(960)는 상기 콘택 트렌치 내에 제공될 수 있다.
콘택 플러그(960)는 차광막(950)과 다른 물질을 포함할 수 있다. 예를 들어, 콘택 플러그(960)는 알루미늄과 같은 금속 물질을 포함할 수 있다. 제1 도전 패턴(911)은 콘택 플러그(960)와 절연층(400) 사이 및 콘택 플러그(960)와 분리 패턴(200) 사이로 연장될 수 있다.
옵티컬 블랙 영역(OBR) 상에 보호 절연막(471)이 제공될 수 있다. 보호 절연막(471)은 차광막(950)의 상면 및 콘택 플러그(960)의 상면 상에 배치될 수 있다. 보호 절연막(471)은 보호막(470)과 동일한 물질을 포함하며, 보호막(470)과 연결될 수 있다. 보호 절연막(471)은 보호막(470)과 일체로 형성될 수 있다. 다른 예로, 보호 절연막(471)은 보호막(470)과 별도의 공정에 의해 형성되고, 보호막(470)과 이격될 수 있다. 보호 절연막(471)은 고유전 물질(예를 들어, 알루미늄 산화물 및/또는 하프늄 산화물)을 포함할 수 있다.
필터링막(550)이 옵티컬 블랙 영역(OBR)의 제1 면(100a) 상에 더 배치될 수 있다. 필터링막(550)은 보호 절연막(471)의 상면을 덮을 수 있다. 필터링막(550)은 컬러 필터들(CF)과 다른 파장의 빛을 차단할 수 있다. 예를 들어, 필터링막(550)은 적외선을 차단할 수 있다. 필터링막(550)은 블루 컬러 필터를 포함할 수 있으나, 이에 제약되지 않는다.
유기막(501)이 필터링막(550)의 상면 상에 제공될 수 있다. 유기막(501)은 투명할 수 있다. 유기막(501)의 상면은 실질적으로 평평할 수 있다. 예를 들어, 유기막(501)은 폴리머를 포함할 수 있다. 유기막(501)은 절연 특성을 가질 수 있다. 본 발명의 일 실시예에 따르면, 도시된 바와 달리, 유기막(501)은 마이크로 렌즈 층(500)과 연결될 수 있다. 유기막(501)은 마이크로 렌즈 층(500)과 동일한 물질을 포함할 수 있다.
코팅층(531)이 유기막(501) 상에 제공될 수 있다. 코팅층(531)은 유기막(501)의 상면을 콘포말하게 덮을 수 있다. 코팅층(531)은 절연 물질을 포함하고, 투명할 수 있다. 코팅층(531)은 렌즈 코팅층(530)과 동일한 물질을 포함할 수 있다.
이미지 센서는 회로 칩(20)을 더 포함할 수 있다. 회로 칩(20)은 센서 칩(10) 상에 적층될 수 있다. 회로 칩(20)은 제2 배선층(1800) 및 제2 기판(1000)을 포함할 수 있다. 제2 배선층(1800)은 제1 배선층(800)과 제2 기판(1000) 사이에 개재될 수 있다. 집적 회로들(1700)이 제2 기판(1000)의 상면 상에 또는 제2 기판(1000) 내에 배치될 수 있다. 집적 회로들(1700)은 로직 회로들, 메모리 회로들, 또는 이들의 조합을 포함할 수 있다. 집적 회로들(1700)은 예를 들어, 트랜지스터들을 포함할 수 있다.
제2 배선층(1800)은 제3 층간 절연막들(1820) 및 제2 도전 구조체(1830)을 포함할 수 있다. 제2 도전 구조체들(1830)은 제3 층간 절연막들(1820) 사이에 또는 제3 층간 절연막들(1820) 내에 제공될 수 있다. 제2 도전 구조체들(1830)은 상기 집적 회로들(1700)과 전기적으로 연결될 수 있다. 제2 도전 구조체들(1830)은 비아 패턴을 더 포함할 수 있고, 비아 패턴은 제3 층간 절연막들(1820) 내에서 제2 도전 구조체들(1830)과 접속할 수 있다.
외부 접속 패드(600)가 제1 기판(100)의 패드 영역(PDR) 상에 제공될 수 있다. 외부 접속 패드(600)는 제1 기판(100)의 제1 면(100a)에 인접할 수 있다. 외부 접속 패드(600)는 제1 기판(100) 내에 매립될 수 있다. 예를 들어, 패드 트렌치(990)가 제1 기판(100)의 패드 영역(PDR)의 제1 면(100a) 상에 정의되고, 외부 접속 패드(600)는 패드 트렌치(990) 내에 제공될 수 있다. 외부 접속 패드(600)는 알루미늄, 구리, 텅스텐, 티타늄, 탄탈륨, 또는 이들의 합금과 같은 금속을 포함할 수 있다. 이미지 센서의 실장 공정에서, 본딩 와이어가 외부 접속 패드(600) 상에 형성되어, 외부 접속 패드(600)와 접속할 수 있다. 외부 접속 패드(600)는 본딩 와이어를 통해 외부 장치와 전기적으로 연결될 수 있다.
외부 접속 패드(600)의 제1 측에 인접하는 제1 관통홀(901)이 정의될 수 있다. 제1 관통홀(901)은 외부 접속 패드(600) 및 콘택 플러그(960) 사이에 제공될 수 있다. 제1 관통홀(901)은 절연층(400), 제1 기판(100), 및 제1 배선층(800)을 관통할 수 있다. 제1 관통홀(901)은 제2 배선층(1800)의 적어도 일부를 더 관통할 수 있다. 제1 관통홀(901)은 제1 바닥면 및 제2 바닥면을 가질 수 있다. 제1 관통홀(901)의 제1 바닥면은 제1 도전 구조체(830)를 노출시킬 수 있다. 제1 관통홀(901)의 제2 바닥면은 제1 바닥면보다 낮은 레벨에 배치될 수 있다. 제1 관통홀(901)의 제2 바닥면은 제2 도전 구조체(1830)를 노출시킬 수 있다.
제1 도전 패턴(911)은 옵티컬 블랙 영역(OBR)으로부터 패드 영역(PDR) 상으로 연장될 수 있다. 제1 도전 패턴(911)은 제1 관통홀(901)의 내측벽을 덮을 수 있다. 제1 관통홀(901) 내의 제1 도전 패턴(911)은 제1 도전 구조체(830)의 상면과 접촉할 수 있다. 이에 따라, 제1 도전 구조체(830)는 제1 도전 패턴(911)을 통해 도 7을 통해 후술할 제2 분리 패턴(220)과 전기적으로 연결될 수 있다.
제1 관통홀(901) 내의 제1 도전 패턴(911)은 제2 도전 구조체(1830)의 상면과도 접속할 수 있다. 제2 도전 구조체(1830)는 제1 도전 패턴(911)을 통해 제1 도전 구조체(830) 및 제2 분리 패턴(220)과 전기적으로 연결될 수 있다.
제1 매립 패턴(921)이 제1 관통홀(901) 내에 제공되어, 제1 관통홀(901)을 채울 수 있다. 제1 매립 패턴(921)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다. 제1 매립 패턴(921)은 제1 펜스 패턴(310)과 동일한 물질을 포함할 수 있다. 제1 매립 패턴(921)의 상면은 함몰부를 가질 수 있다. 예를 들어, 제1 매립 패턴(921)의 상면의 중심은 그의 가장자리보다 더 낮을 수 있다.
제1 캐핑 패턴(931)이 제1 매립 패턴(921)의 상면 상에 배치되어, 함몰부를 채울 수 있다. 제1 캐핑 패턴(931)의 상면은 실질적으로 편평할 수 있다. 제1 캐핑 패턴(931)은 포토 레지스트 물질과 같은 절연성 폴리머를 포함할 수 있다.
외부 접속 패드(600)의 제2 측에 인접하는 제2 관통홀(902)이 정의될 수 있다. 제2 관통홀(902)은 절연층(400), 제1 기판(100), 및 제1 배선층(800)을 관통할 수 있다. 제2 관통홀(902)은 제2 배선층(1800)의 일부를 관통하여, 제2 도전 구조체(1830)를 노출시킬 수 있다.
패드 영역(PDR) 상에 제2 도전 패턴(912)이 제공될 수 있다. 제2 도전 패턴(912)은 제2 관통홀(902) 내에 제공되어 제2 관통홀(902)의 측벽 및 바닥면을 콘포말하게 덮을 수 있다. 제2 도전 패턴(912)은 제2 도전 구조체(1830)와 전기적으로 연결될 수 있다.
제2 도전 패턴(912)은 외부 접속 패드(600)와 패드 트렌치(990) 사이에 개재되어, 외부 접속 패드(600)의 하면 및 측벽을 덮을 수 있다. 이미지 센서 동작 시, 회로 칩(20)의 집적 회로들(1700)은 제2 도전 구조체(1830), 제2 도전 패턴(912), 및 외부 접속 패드(600)를 통해 전기적 신호를 송수신할 수 있다.
제2 매립 패턴(922)이 제2 관통홀(902) 내에 제공되어, 제2 관통홀(902)을 채울 수 있다. 제2 매립 패턴(922)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다. 예를 들어, 제2 매립 패턴(922)은 제1 펜스 패턴(310)과 동일한 물질을 포함할 수 있다. 제2 매립 패턴(922)의 상면은 함몰부를 가질 수 있다.
제2 캐핑 패턴(932)이 제2 매립 패턴(922)의 상면 상에 배치되어, 함몰부를 채울 수 있다. 제2 캐핑 패턴(932)의 상면은 실질적으로 편평할 수 있다. 제2 캐핑 패턴(932)은 포토 레지스트 물질과 같은 절연성 폴리머를 포함할 수 있다.
보호 절연막(471)이 옵티컬 블랙 영역(OBR)으로부터 패드 영역(PDR) 상으로 연장될 수 있다. 보호 절연막(471)은 절연층(400)의 상면 상에 제공되고, 제1 관통홀(901) 및 제2 관통홀(902) 내로 연장될 수 있다. 보호 절연막(471)은 제1 관통홀(901) 내에서 제1 도전 패턴(911) 및 제1 매립 패턴(921) 사이에 개재될 수 있다. 보호 절연막(471)은 제2 관통홀(902) 내에서 제2 도전 패턴(912) 및 제2 매립 패턴(922) 사이에 개재될 수 있다. 보호 절연막(471)은 외부 접속 패드(600)를 노출시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 이미지 센서를 설명하기 위한 것으로, 도 2의 I-I'선을 따라 자른 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2 및 도 4를 참조하면, 이미지 센서는 센서 칩(10) 및 회로 칩(20)을 포함할 수 있다. 센서 칩(10)은 제1 연결 패드(850)를 포함할 수 있다. 제1 연결 패드(850)는 센서 칩(10)의 바닥면에서 노출될 수 있다. 제1 연결 패드(850)는 최하부의 제2 층간 절연막(820) 내에 배치될 수 있다. 제1 연결 패드(850)는 제1 도전 구조체(830)와 전기적으로 연결될 수 있다. 제1 연결 패드(850)는 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제1 연결 패드(850)는 구리를 포함할 수 있다. 다른 예로, 제1 연결 패드(850)는 알루미늄, 텅스텐, 티타늄, 및/또는 이들의 합금을 포함할 수 있다.
회로 칩(20)은 제2 연결 패드(1850)를 포함할 수 있다. 제2 연결 패드(1850)는 회로 칩(20)의 상면에 노출될 수 있다. 제2 연결 패드(1850)는 최상부의 제3 층간 절연막(1820) 내에 배치될 수 있다. 제2 연결 패드(1850)는 집적 회로들(1700)과 전기적으로 연결될 수 있다. 제2 연결 패드(1850)는 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제2 연결 패드(1850)는 구리를 포함할 수 있다. 다른 예로, 제2 연결 패드(1850)는 알루미늄, 텅스텐, 티타늄, 및/또는 이들의 합금을 포함할 수 있다.
회로 칩(20)은 센서 칩(10)과 직접 본딩에 의해 연결될 수 있다. 예를 들어, 제1 연결 패드(850) 및 제2 연결 패드(1850)가 서로 수직적으로 정렬되고, 제1 연결 패드(850) 및 제2 연결 패드(1850)가 서로 접촉할 수 있다. 이에 따라, 제2 연결 패드(1850)는 제1 연결 패드(850)와 직접 본딩될 수 있다. 결과적으로, 회로 칩(20)의 집적 회로들(1700)이 제1 및 제2 연결 패드들(850, 1850)을 통해 센서 칩(10)의 트랜지스터들 또는 외부 접속 패드(600)와 전기적으로 연결될 수 있다.
제2 층간 절연막(820)은 제3 층간 절연막(1820)과 직접 접착될 수 있다. 이 경우, 제2 층간 절연막(820) 및 제3 층간 절연막(1820) 사이에 화학 결합이 형성될 수 있다.
제1 관통홀(901)은 제1 관통홀 부분(91), 제2 관통홀 부분(92), 및 제3 관통홀 부분(93)을 포함할 수 있다. 제1 관통홀 부분(91)은 절연층(400), 제1 기판(100) 및 제1 배선층(800)을 관통하고, 제1 바닥면을 가질 수 있다. 제2 관통홀 부분(92)은 절연층(400), 제1 기판(100), 및 제1 배선층(800)을 관통하며, 제2 배선층(1800)의 상부 내로 연장될 수 있다. 제2 관통홀 부분(92)은 제2 바닥면을 갖고, 제2 바닥면은 제2 도전 구조체(1830)의 상면을 노출시킬 수 있다. 제2 관통홀 부분(92)의 측벽은 제1 관통홀 부분(91)의 측벽과 이격될 수 있다. 제3 관통홀 부분(93)은 제1 관통홀 부분(91)의 상부 및 제2 관통홀 부분(92)의 상부 사이에 제공되고, 제1 관통홀 부분(91)의 상부 및 제2 관통홀 부분(92)의 상부와 연결될 수 있다. 제1 도전 패턴(911), 보호 절연막(471), 및 제1 매립 패턴(921)이 제1 관통홀(901) 내에 제공될 수 있다. 제1 도전 패턴(911)은 제1 관통홀 부분(91), 제2 관통홀 부분(92), 및 제3 관통홀 부분(93)의 내벽들을 덮을 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 것으로, 도 2의 II-II'선을 따라 자른 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2 및 도 5를 참조하면, 이미지 센서는, 센서 칩(10)과 회로 칩(20) 사이에 개재된 중간 칩(30)을 더 포함할 수 있다. 중간 칩(30)은 제3 배선층(2800) 및 제3 기판(2000)을 포함할 수 있다. 제3 배선층(2800)은 제1 배선층(800)과 제3 기판(2000) 사이에 개재될 수 있다. 회로 칩(20)의 제2 배선층(1800)은 제3 기판(2000)의 아래에 제공될 수 있다.
구동 트랜지스터들(2700)이 제3 기판(2000)의 상면 상에 제공될 수 있다. 구동 트랜지스터들(2700)은 도 1을 참조하여 설명한 컨버전 게인 트랜지스터(Cx), 리셋 트랜지스터(Rx), 소스 팔로워 트랜지스터(Sx) 및 선택 트랜지스터(Ax)를 포함할 수 있다. 즉 본 실시예에 따르면, 도 1의 광전 변환 영역(PD), 트랜스퍼 트랜지스터(Tx) 및 플로팅 확산 영역(FD)은, 센서 칩(10)의 제1 기판(100) 내에 또는 상에 제공될 수 있다. 도 1의 컨버전 게인 트랜지스터(Cx), 리셋 트랜지스터(Rx), 소스 팔로워 트랜지스터(Sx) 및 선택 트랜지스터(Ax)는, 중간 칩(30)의 제3 기판(3000) 상에 제공될 수 있다.
제3 배선층(2800)은 제4 층간 절연막들(2820) 및 제3 도전 구조체(2830)을 포함할 수 있다. 제3 도전 구조체들(2830)은 제4 층간 절연막들(2820) 사이에 또는 제4 층간 절연막들(2820) 내에 제공될 수 있다. 제3 도전 구조체들(2830)은 구동 트랜지스터들(2700)과 전기적으로 연결될 수 있다. 제3 도전 구조체들(2830)은 콘택들, 배선들, 및 비아들을 포함할 수 있다.
센서 칩(10)은 제1 연결 패드(850)를 포함할 수 있다. 제1 연결 패드(850)는 센서 칩(10)의 바닥면에서 노출될 수 있다. 제1 연결 패드(850)는 최하부의 제2 층간 절연막(820) 내에 배치될 수 있다. 제1 연결 패드(850)는 제1 도전 구조체(830)와 전기적으로 연결될 수 있다.
중간 칩(30)은 제3 연결 패드(2850)를 포함할 수 있다. 제3 연결 패드(2850)는 중간 칩(30)의 상면에 노출될 수 있다. 제3 연결 패드(2850)는 최상부의 제4 층간 절연막(2820) 내에 배치될 수 있다. 제3 연결 패드(2850)는 구동 트랜지스터들(2700)과 전기적으로 연결될 수 있다. 제3 연결 패드(2850)는 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제3 연결 패드(2850)는 구리를 포함할 수 있다. 다른 예로, 제3 연결 패드(2850)는 알루미늄, 텅스텐, 티타늄, 및/또는 이들의 합금을 포함할 수 있다.
중간 칩(30)은 센서 칩(10)과 직접 본딩에 의해 연결될 수 있다. 예를 들어, 제1 연결 패드(850) 및 제3 연결 패드(2850)가 서로 수직적으로 정렬되고, 제1 연결 패드(850) 및 제3 연결 패드(2850)가 서로 접촉할 수 있다. 이에 따라, 제3 연결 패드(2850)는 제1 연결 패드(850)와 직접 본딩될 수 있다. 결과적으로, 중간 칩(30)의 구동 트랜지스터들(2700)이 제1 및 제3 연결 패드들(850, 2850)을 통해 센서 칩(10)의 플로팅 확산 영역들(FD)과 전기적으로 연결될 수 있다.
제2 층간 절연막(820)은 제4 층간 절연막(2820)과 직접 접착될 수 있다. 이 경우, 제2 층간 절연막(820) 및 제4 층간 절연막(2820) 사이에 화학 결합이 형성될 수 있다.
중간 칩(30)은, 제3 기판(2000)을 관통하는 관통 비아들(2840)을 더 포함할 수 있다. 각각의 관통 비아들(2840)은 제3 배선층(2800)과 제2 배선층(1800)을 서로 전기적으로 연결할 수 있다. 다시 말하면, 중간 칩(30)과 회로 칩(20)은 관통 비아들(2840)을 통해 서로 전기적으로 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 이미지 센서의 픽셀들을 설명하기 위한 것으로, 도 2의 M 영역을 나타낸 평면도이다. 도 7a는 도 6의 I-I'선을 따라 자른 단면도이다. 도 7b는 도 6의 II-II'선을 따라 자른 단면도이다. 도 8은 도 7a의 N 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 6, 도 7a 및 도 7b를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는, 복수개의 픽셀 영역들(PX1-PX4)을 포함할 수 있다. 구체적으로, 제1 및 제2 픽셀 영역들(PX1, PX2)이 제1 방향(D1)으로 서로 인접하게 배치될 수 있다. 제3 픽셀 영역(PX3)과 제4 픽셀 영역(PX4)은 제1 방향(D1)으로 서로 인접하게 배치될 수 있다. 제3 픽셀 영역들(PX3)이 제1 픽셀 영역(PX1)의 양 측에 각각 배치될 수 있다. 다시 말하면, 제1 픽셀 영역(PX1)은 제3 픽셀 영역들(PX3) 사이에 개재될 수 있다. 제4 픽셀 영역들(PX4)이 제2 픽셀 영역(PX2)의 양 측에 각각 배치될 수 있다. 다시 말하면, 제2 픽셀 영역(PX2)은 제4 픽셀 영역들(PX4) 사이에 개재될 수 있다.
제1 기판(100)은 제1 면(100a, 후면) 및 제2 면(100b, 전면)을 포함할 수 있다. 제1 기판(100)을 관통하는 분리 패턴(200)이 제1 내지 제4 픽셀 영역들(PX1-PX4)을 정의할 수 있다. 분리 패턴(200)은 제1 분리 패턴(210), 제2 분리 패턴(220) 및 절연 패턴(230)을 포함할 수 있다.
제1 분리 패턴(210)은 제1 트렌치(201)의 측벽 상에 제공될 수 있다. 제1 분리 패턴(210)은 예를 들어, 실리콘계 절연 물질(예를 들어, 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 다른 예로, 제1 분리 패턴(210)은 복수의 층들을 포함하고, 상기 층들은 서로 다른 물질을 포함할 수 있다. 제1 분리 패턴(210)은 제1 기판(100)보다 낮은 굴절률을 가질 수 있다. 이에 따라, 제1 기판(100)의 픽셀 영역들(PX) 사이에 크로스 토크(crosstalk) 현상이 방지 또는 감소할 수 있다.
제2 분리 패턴(220)은 제1 분리 패턴(210) 내에 제공될 수 있다. 제1 분리 패턴(210)은 제2 분리 패턴(220) 및 제1 기판(100) 사이에 개재될 수 있다. 제2 분리 패턴(220)은 제1 분리 패턴(210)에 의해 제1 기판(100)과 이격될 수 있다. 이에 따라, 이미지 센서 동작 시, 제2 분리 패턴(220)이 제1 기판(100)과 전기적으로 분리될 수 있다. 제2 분리 패턴(220)은 도전성 물질, 예를 들어, 도핑된 폴리실리콘을 포함할 수 있다. 제2 분리 패턴(220)은 제1 도전형의 불순물 또는 제2 도전형의 불순물을 포함할 수 있다.
절연 패턴(230)이 제2 분리 패턴(220) 상에 제공될 수 있다. 절연 패턴(230)의 상면은 제1 기판(100)의 제2 면(100b)과 공면을 이룰 수 있다. 절연 패턴(230)은 실리콘계 절연 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
도 3에서 설명한 콘택 플러그(960)가 제1 도전 패턴(911)을 통해 제2 분리 패턴(220)과 전기적으로 연결될 수 있다. 콘택 플러그(960)를 통해, 제2 분리 패턴(220)에 음의 바이어스 전압이 인가될 수 있다. 픽셀 영역(PX1-PX4) 내에서 생성된 양전하가 픽셀 영역(PX1-PX4)을 둘러싸는 제2 분리 패턴(220)을 통해 제거될 수 있다. 결과적으로, 이미지 센서의 암전류 특성이 개선될 수 있다.
각각의 픽셀 영역들(PX1-PX4) 내에 광전 변환 영역(PD)이 제공될 수 있다. 광전 변환 영역(PD)은, 제1 면(100a)에 인접한 제1 영역과 제2 면(100b)에 인접한 제2 영역을 포함할 수 있다. 광전 변환 영역(PD)의 상기 제1 영역과 상기 제2 영역 간에 불순물 농도 차이를 가질 수 있다. 이에 따라, 광전 변환 영역(PD)은 제1 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에서 포텐셜 기울기를 가질 수 있다.
제1 기판(100)과 광전 변환 영역(PD)은 포토다이오드를 구성할 수 있다. 즉, 제1 도전형(p형)의 제1 기판(100)과 제2 도전형(n형)의 광전 변환 영역(PD)의 p-n 접합(p-n junction)에 의해 포토다이오드가 구성될 수 있다. 포토다이오드를 구성하는 광전 변환 영역(PD)은, 입사광의 세기에 비례하여 광전하를 생성 및 축적할 수 있다.
제1 기판(100)의 제2 면(100b) 상에 소자 분리 패턴(240)이 제공될 수 있다. 소자 분리 패턴(240)은, 각각의 픽셀 영역들(PX1-PX4) 내의 접지 영역(GND), 플로팅 확산 영역(FD), 및 활성 영역(ACT, 도 6 참조)을 정의할 수 있다. 활성 영역(ACT)은 불순물 영역들(IMR)을 포함할 수 있다. 본 실시예에 따른 접지 영역(GND)은, 소자 분리 패턴(240)에 의해 플로팅 확산 영역(FD) 및 활성 영역(ACT)으로부터 이격될 수 있다 (도 6 참조). 즉, 접지 영역(GND)은 소자 분리 패턴(240)에 의해 둘러싸인 아일랜드 형태를 가질 수 있다.
분리 패턴(200)과 소자 분리 패턴(240)은 함께 분리 구조체를 구성할 수 있다. 분리 구조체에 의해, 픽셀 영역들(PX1-PX4), 접지 영역들(GND), 플로팅 확산 영역들(FD), 및 활성 영역들(ACT)이 정의될 수 있다.
활성 영역(ACT) 상에 적어도 하나의 게이트 패턴(GEP)이 제공될 수 있다. 활성 영역(ACT)과 게이트 패턴(GEP)은, 도 1을 참조하여 설명한 컨버전 게인 트랜지스터(Cx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)들 중 적어도 하나를 구성할 수 있다. 본 발명의 일 실시예로, 제1 픽셀 영역(PX1)의 활성 영역(ACT) 상에는 소스 팔로워 게이트 패턴(SGP)이 제공될 수 있다. 제1 픽셀 영역(PX1)의 활성 영역(ACT)과 소스 팔로워 게이트 패턴(SGP)은 도 1을 참조하여 설명한 소스 팔로워 트랜지스터(Sx)를 구성할 수 있다.
활성 영역(ACT)과 플로팅 확산 영역(FD) 사이에 매립 게이트 패턴(700)이 제공될 수 있다. 매립 게이트 패턴(700)의 양 측벽들 상에 스페이서들(SPA)이 제공될 수 있다. 스페이서들(SPA)은 실리콘계 절연 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물)을 포함할 수 있다.
대표적으로 제1 픽셀 영역(PX1)의 플로팅 확산 영역(FD)은, 소자 분리 패턴(240)에 의해 정의될 수 있다. 평면적 관점에서, 도 6을 참조하면, 제1 픽셀 영역(PX1)의 매립 게이트 패턴(700)은, 소자 분리 패턴(240)의 제1 측벽(SIW1)에서 제2 측벽(SIW2)으로 연장될 수 있다. 이로써 제1 픽셀 영역(PX1)의 플로팅 확산 영역(FD)은, 소자 분리 패턴(240)의 제1 측벽(SIW1), 제2 측벽(SIW2) 및 매립 게이트 패턴(700)에 의해 둘러싸인 아일랜드 형태를 가질 수 있다.
서로 인접하는 제1 내지 제4 픽셀 영역들(PX1-PX4)의 접지 영역들(GND) 상에 패드(PAD)가 제공될 수 있다. 평면적 관점에서, 패드(PAD)는 사각형 형태를 가질 수 있다. 패드(PAD)의 모서리들은 제1 내지 제4 픽셀 영역들(PX1-PX4)의 접지 영역들(GND)과 각각 접촉할 수 있다. 패드(PAD)는 서로 인접하는 4 개의 접지 영역들(GND)을 서로 연결할 수 있다. 다시 말하면, 4 개의 접지 영역들(GND)에 공통적으로 연결된 패드(PAD)는, 접지전압(VSS)을 인가하는 도 1의 제1 노드(N1)를 포함할 수 있다.
서로 인접하는 제1 내지 제4 픽셀 영역들(PX1-PX4)의 플로팅 확산 영역들(FD) 상에도 패드(PAD)가 제공될 수 있다. 패드(PAD)의 모서리들은 제1 내지 제4 픽셀 영역들(PX1-PX4)의 플로팅 확산 영역들(FD)과 각각 접촉할 수 있다. 패드(PAD)는 서로 인접하는 4 개의 플로팅 확산 영역들(FD)을 서로 연결할 수 있다. 다시 말하면, 4 개의 플로팅 확산 영역들(FD)에 공통으로 연결된 패드(PAD)는, 도 1의 제2 노드(N2)를 포함할 수 있다.
패드들(PAD) 각각의 측벽 상에도 스페이서(SPA)가 제공될 수 있다. 본 실시예에 따른 패드들(PAD)은, 매립 게이트 패턴(700), 소스 팔로워 게이트 패턴(SGP) 및 게이트 패턴(GEP)과 동시에 형성될 수 있다. 따라서, 제1 및 제2 패드들(PAD1, PAD2)은, 매립 게이트 패턴(700), 소스 팔로워 게이트 패턴(SGP) 및 게이트 패턴(GEP)과 동일한 도전 물질(예를 들어, 도핑된 폴리실리콘)을 포함할 수 있다.
제1 배선층(800)이 제1 기판(100)의 제2 면(100b) 상에 제공될 수 있다. 제1 배선층(800)은, 순차적으로 적층된 복수개의 금속 층들을 포함할 수 있다. 예를 들어, 제1 금속 층은 제1 배선들(831)을 포함할 수 있고, 제1 금속 층 상의 제2 금속 층은 제2 배선들(832)을 포함할 수 있다. 제2 배선(832)과 제1 배선(831) 사이에 비아(VI)가 제공될 수 있다. 비아(VI)를 통해 제1 금속 층과 제2 금속 층이 서로 연결될 수 있다.
제1 배선(831)과 패드(PAD) 사이에 콘택(AC)이 제공될 수 있다. 제1 배선(831)은 콘택(AC) 및 패드(PAD)를 통해 제1 내지 제4 픽셀 영역들(PX1-PX4)의 접지 영역들(GND)에 공통적으로 접지전압(VSS)을 인가할 수 있다. 제1 배선(831)은 콘택(AC) 및 패드(PAD)를 통해 제1 내지 제4 픽셀 영역들(PX1-PX4)의 플로팅 확산 영역들(FD)에 공통적으로 연결될 수 있다.
도 7a를 참고하면, 제1 배선(831)은 콘택(AC)을 통해 활성 영역(ACT)의 불순물 영역(IMR)에 연결될 수 있다. 일 실시예로, 소스 팔로워 게이트 패턴(SGP)은, 플로팅 확산 영역들(FD)에 공통으로 연결된 제1 배선(831)과 게이트 콘택(GC)을 통해 전기적으로 연결될 수 있다.
제1 기판(100)의 제1 면(100a) 상에 절연층(400)이 제공될 수 있다. 절연층(400) 상에 펜스 패턴(300)이 제공될 수 있다. 펜스 패턴(300)의 그리드 사이에 컬러 필터들(CF)이 제공될 수 있다. 컬러 필터들(CF) 상에 마이크로 렌즈들(510)을 포함하는 마이크로 렌즈 층(500)이 제공될 수 있다. 마이크로 렌즈들(510)은 제1 내지 제4 픽셀 영역들(PX1-PX4)을 각각 커버할 수 있다
도 7a 및 도 8을 참조하여 본 발명의 실시예들에 따른 소스 팔로워 트랜지스터(Sx)에 대해 보다 상세히 설명한다. 소스 팔로워 게이트 패턴(SGP)은 앞서 설명한 매립 게이트 패턴(700)과 유사한 구조를 가질 수 있다.
소스 팔로워 게이트 패턴(SGP)은, 제2 면(100b) 상에 제공된 바디부(MBP), 및 바디부(MBP)로부터 제1 기판(100)의 내부로 연장되는 매립부(BRP)를 포함할 수 있다. 제1 기판(100)의 상부에 리세스 영역(RCS)이 정의될 수 있다. 리세스 영역(RCS)은 제2 면(100b)에서부터 제1 면(100a)을 향해 리세스될 수 있다. 매립부(BRP)는 제1 기판(100)의 리세스 영역(RCS) 내부에 제공될 수 있다. 매립부(BRP)는 활성 영역(ACT) 내부에 매립될 수 있다.
소스 팔로워 게이트 패턴(SGP)은 서로 대향하는 제1 측벽(SW1) 및 제2 측벽(SW2)을 포함할 수 있다. 소스 팔로워 게이트 패턴(SGP)의 양 측에 각각 불순물 영역들(IMR)이 제공될 수 있다. 불순물 영역들(IMR)은, 제1 측벽(SW1)에 인접하는 드레인 영역(D) 및 제2 측벽(SW2)에 인접하는 소스 영역(S)을 포함할 수 있다.
소스 영역(S)과 드레인 영역(D) 사이의 활성 영역(ACT)은 제1 불순물(예를 들어, 보론(B))을 포함할 수 있다. 불순물 영역(IMR)은 제2 불순물(예를 들어, 인(P))을 포함할 수 있다. 불순물 영역(IMR)의 제2 불순물의 농도는 [약 1.0 E20 atom/㎤ 내지 약 1.0 E21 atom/㎤]일 수 있다. 일 예로, 불순물 영역(IMR)의 바닥 바닥(IMRb)은 제2 불순물의 농도가 약 1.0 E20 atom/㎤인 지점으로 정의될 수 있다.
소스 팔로워 게이트 패턴(SGP)과 활성 영역(ACT) 사이에 게이트 절연막(GI)이 제공될 수 있다. 일 예로, 게이트 절연막(GI)은 실리콘계 절연 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 게이트 절연막(GI)은 제2 면(100b)뿐만 아니라 리세스 영역(RCS)을 직접 덮을 수 있다.
매립부(BRP)는 소스 팔로워 게이트 패턴(SGP)의 중심으로부터 드레인 영역(D)을 향해 오프셋되어 제공될 수 있다. 다시 말하면, 소스 팔로워 게이트 패턴(SGP)은 비대칭적 구조를 가질 수 있다.
본 발명의 일 실시예로, 매립부(BRP)는 바디부(MBP)의 중심 영역(CTR)으로부터 제2 방향(D2)으로 오프셋될 수 있다. 바디부(MBP)의 중심 영역(CTR)은 매립부(BRP)와 수직적으로 중첩되지 않을 수 있다. 평면적 관점에서, 매립부(BRP)는 바디부(MBP)의 중심 영역(CTR)과 드레인 영역(D) 사이에 배치될 수 있다.
구체적으로, 소스 팔로워 게이트 패턴(SGP)의 게이트 길이는 제1 길이(L1)일 수 있다. 제1 길이(L1)는 제1 측벽(SW1)과 제2 측벽(SW2)간의 제2 방향(D2)으로의 길이일 수 있다. 매립부(BRP)의 중심과 제1 측벽(SW1) 사이의 길이는 제2 길이(L2)일 수 있다. 제2 길이(L2)는 제1 길이(L1)의 0.5배 미만일 수 있다. 예를 들어, 제2 길이(L2)는 제1 길이(L1)의 0.1배 내지 0.5배일 수 있다. 보다 구체적으로, 제2 길이(L2)는 제1 길이(L1)의 0.1배 내지 0.4배일 수 있다. 다시 말하면, 매립부(BRP)는 소스 영역(S)보다 드레인 영역(D)에 더욱 가깝게 배치될 수 있다.
매립부(BRP)가 제공된 리세스 영역(RCS)의 깊이는 제3 길이(L3)일 수 있다. 제3 길이(L3)는 리세스 영역(RCS)의 바닥과 제2 면(100b)간의 제3 방향(D3)으로의 길이일 수 있다. 리세스 영역(RCS)의 바닥은 불순물 영역(IMR)의 바닥(IMRb)보다 높을 수 있다. 다시 말하면, 제3 길이(L3)는 불순물 영역(IMR)의 두께(즉, 제4 길이(L4))보다 작을 수 있다. 리세스 영역(RCS)의 바닥이 불순물 영역(IMR)의 바닥(IMRb)보다 낮아질 경우, 리세스 영역(RCS) 주변의 제1 불순물(예를 들어, B)의 농도가 매우 높아짐으로써 소스 팔로워 트랜지스터(Sx)의 RTS 노이즈가 열화될 수 있다.
본 실시예에 따르면, 제2 길이(L2)는 제3 길이(L3)보다 작을 수 있다. 제2 길이(L2)에 대한 제3 길이(L3)의 비율(L3/L2)은 1.1 내지 2일 수 있다. 소스 팔로워 게이트 패턴(SGP)의 매립부(BRP)에 관한 상기 비율(L3/L2) 범위 내에서, 소스 팔로워 트랜지스터(Sx)의 유효 채널 길이(effective channel length)의 증가와 동시에 RTS 노이즈를 개선할 수 있다.
소스 팔로워 트랜지스터(Sx)는 포화 모드(saturation mode)로 동작할 수 있다. 소스 팔로워 트랜지스터(Sx)가 포화 모드로 동작할 경우, 채널(CHR)이 소스 영역(S)에서 매립부(BRP)를 향해 연장될 수 있다. 드레인 영역(D) 주변은 공핍 영역이 형성될 수 있다. 드레인 영역(D) 근처에서 핀치 오프(POR)가 발생할 수 있다.
도 9는 본 발명의 비교예에 따른 소스 팔로워 트랜지스터를 설명하기 위한 것으로, 도 7a의 N 영역을 확대한 단면도이다. 도 9를 참조하면, 매립부(BRP)가 소스 팔로워 게이트 패턴(SGP)의 중앙에 배치될 수 있다. 즉 제2 길이(L2)는 제1 길이(L1)의 0.5배일 수 있다. 본 비교예에 따른 소스 팔로워 게이트 패턴(SGP)는 대칭 구조를 가질 수 있다.
매립부(BRP)를 정의하는 리세스 영역(RCS)의 형성 시, 리세스 영역(RCS)의 내면에 식각 데미지(DMG)가 발생할 수 있다. 또한 리세스 영역(RCS)은 제2 면(100b)으로부터 소정의 깊이를 가지므로, 리세스 영역(RCS)의 주변의 제1 불순물의 농도는 상대적으로 클 수 있다.
소스 팔로워 트랜지스터(Sx)가 포화 모드로 동작할 경우, 채널(CHR)이 리세스 영역(RCS)을 따라 형성될 수 있다. 이때 상술한 리세스 영역(RCS) 주변의 식각 데미지(DMG)와 높은 농도의 제1 불순물(예를 들어, B)로 인해, 트랜지스터의 유효 채널 길이가 증가하더라도 노이즈가 증가하는 문제점이 발생한다.
반면 도 8에 나타난 본 발명의 실시예들에 따르면, 매립부(BRP)는 드레인 영역(D)에 가깝게 배치되므로, 매립부(BRP)는 공핍 영역 내에 제공될 수 있다. 이로써 리세스 영역(RCS)에 핀치 오프(POR)가 발생할 수 있다. 리세스 영역(RCS) 주변에 채널(CHR)이 형성되지 않을 수 있다. 이로써 본 발명에 따른 소스 팔로워 트랜지스터(Sx)는 리세스 영역(RCS) 주변에 식각 데미지(DMG)와 높은 농도의 제1 불순물이 존재하더라도, 노이즈가 증가하는 문제를 방지할 수 있다.
도 10 내지 도 14는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다. 도 10 내지 도 14 각각은 도 6의 I-I'선을 따라 자른 단면도에 대응한다.
도 6 및 도 10을 참조하면, 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 갖는 제1 기판(100)이 제공될 수 있다. 제1 기판(100)은 제1 도전형(예를 들어, p형)을 갖거나 제1 도전형을 갖도록 제1 불순물(예를 들어, B)로 도핑될 수 있다.
제1 기판(100)의 제2 면(100b) 상에 소자 분리 패턴(240)이 형성될 수 있다. 구체적으로, 제1 기판(100)의 제2 면(100b)을 패터닝하여, 제2 트렌치(241)가 형성될 수 있다. 제2 트렌치(241)를 채우는 절연막이 형성될 수 있다. 제1 기판(100)의 제2 면(100b)이 노출될 때까지 상기 절연막을 평탄화하여, 소자 분리 패턴(240)이 형성될 수 있다. 예를 들어, 상기 절연막은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 6 및 도 11을 참조하면, 제1 기판(100)의 제2 면(100b) 상에 분리 패턴(200)이 형성될 수 있다. 구체적으로, 제1 기판(100)의 제2 면(100b)을 패터닝하여, 픽셀 영역들(PX1-PX4)을 정의하는 제1 트렌치(201)가 형성될 수 있다. 평면적 관점에서, 제1 트렌치(201)는 그리드 형태를 가질 수 있다.
제1 트렌치(201)를 형성하는 동안, 소자 분리 패턴(240)의 일부가 식각될 수 있다. 제1 트렌치(201)는 소자 분리 패턴(240)의 일부를 관통하도록 형성될 수 있다.
제1 트렌치(201)는 제2 면(100b)으로부터 제1 면(100a)을 향해 연장될 수 있다. 일 예로, 제1 트렌치(201)의 폭은 제2 면(100b)으로부터 제1 면(100a)을 향해 갈수록 점진적으로 감소할 수 있다. 제1 트렌치(201)는 소자 분리 패턴(240)이 채워진 제2 트렌치(241)보다 깊을 수 있다. 제1 트렌치(201)의 바닥은 제1 면(100a)으로부터 수직적으로 이격될 수 있다.
제1 트렌치(201)를 부분적으로 채우는 제1 분리 패턴(210)이 형성될 수 있다. 제1 분리 패턴(210)을 형성하는 것은, 제1 기판(100)의 제2 면(100b) 상에 절연막을 콘포멀하게 형성하는 것을 포함할 수 있다. 제1 분리 패턴(210)은 제1 트렌치(201)의 내측벽 및 바닥을 덮을 수 있다. 일 예로, 상기 절연막은 실리콘계 절연 물질 및/또는 고유전 물질을 포함할 수 있다.
제1 분리 패턴(210) 상에 제2 분리 패턴(220)이 형성될 수 있다. 제2 분리 패턴(220)을 형성하는 것은, 제1 트렌치(201)를 채우는 도전막을 형성하는 것, 및 상기 도전막을 에치 백하는 것을 포함할 수 있다. 제2 분리 패턴(220)은 제1 트렌치(201)의 하부를 채울 수 있다. 다시 말하면, 제2 분리 패턴(220)은 제1 트렌치(201)의 상부를 제외한 나머지 부분을 채울 수 있다. 제2 분리 패턴(220)의 상면은, 제1 기판(100)의 제2 면(100b)보다 낮을 수 있다. 일 예로, 상기 도전막은 도핑된 폴리 실리콘을 포함할 수 있다.
제2 분리 패턴(220) 상에 절연 패턴(230)이 형성될 수 있다. 절연 패턴(230)을 형성하는 것은, 제1 트렌치(201)의 상부를 채우는 절연막을 형성하는 것을 포함할 수 있다. 일 예로, 상기 절연막은 실리콘계 절연 물질을 포함할 수 있다. 이후 제1 기판(100)의 제2 면(100b) 상에 제2 면(100b)이 노출될 때까지 평탄화 공정이 수행되어, 분리 패턴(200)이 형성될 수 있다.
도 6 및 도 12를 참조하면, 각각의 픽셀 영역들(PX1-PX4) 내에 불순물 영역들(IMR)을 포함하는 활성 영역(ACT)이 형성될 수 있다. 활성 영역(ACT) 상에 소스 팔로워 게이트 패턴(SGP)이 형성될 수 있다. 활성 영역(ACT) 상에 게이트 패턴(GEP)이 형성될 수 있다. 소스 팔로워 게이트 패턴(SGP) 및 게이트 패턴(GEP) 각각의 측벽 상에 스페이서(SPA)가 형성될 수 있다.
도 15 내지 도 18은 도 12의 N 영역을 형성하는 과정을 설명하는 단면도들이다. 도 15를 참조하면, 활성 영역(ACT)의 상부에 리세스 영역(RCS)이 형성될 수 있다. 리세스 영역(RCS)은 제1 기판(100)의 제2 면(100b)으로부터 제3 길이(L3)의 깊이를 갖도록 형성될 수 있다. 리세스 영역(RCS)을 형성하는 것은, 제2 면(100b) 상에 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 제1 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해 리세스 영역(RCS)의 내면에는 식각 데미지(DMG, 도 9 참조)가 형성될 수 있다.
도 16을 참조하면, 제2 면(100b) 및 리세스 영역(RCS)의 내면 상에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 게이트 절연막(GI)을 형성하는 것은, CVD 또는 ALD와 같은 증착 공정을 포함할 수 있다. 게이트 절연막(GI)은 실리콘계 절연 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 게이트 절연막(GI)은 리세스 영역(RCS)을 부분적으로 채울 수 있다.
도 17을 참조하면, 게이트 절연막(GI) 상에 소스 팔로워 게이트 패턴(SGP)이 형성될 수 있다. 구체적으로, 게이트 절연막(GI) 상에 도전막이 형성될 수 있다. 예를 들어, 상기 도전막은 도핑된 폴리 실리콘을 포함할 수 있다. 상기 도전막은 리세스 영역(RCS)을 채울 수 있다. 상기 도전막을 패터닝하여, 소스 팔로워 게이트 패턴(SGP)이 형성될 수 있다. 소스 팔로워 게이트 패턴(SGP)은 제2 면(100b) 상에 제공된 바디부(MBP), 및 리세스 영역(RCS) 내의 매립부(BRP)를 포함할 수 있다.
소스 팔로워 게이트 패턴(SGP)을 형성하는 것은, 제1 측벽(SW1)과 매립부(BRP)의 중심 사이의 제2 길이(L2)가 게이트 길이(L1)의 0.1배 내지 0.5배가 되도록 조절하는 것을 포함할 수 있다. 이로써 매립부(BRP)는 후술할 드레인 영역(D)에 가까워질 수 있다.
소스 팔로워 게이트 패턴(SGP)의 양 측벽들(SW1, SW2) 상에 스페이서(SPA)가 형성될 수 있다. 스페이서(SPA)를 형성하는 것은, 소스 팔로워 게이트 패턴(SGP) 상에 스페이서 막을 형성하는 것, 및 상기 스페이서 막 상에 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
도 18을 참조하면, 소스 팔로워 게이트 패턴(SGP)을 마스크로 하여 제1 기판(100) 상에 불순물 도핑 공정이 수행될 수 있다. 이로써 소스 팔로워 게이트 패턴(SGP)의 양 측에 불순물 영역들(IMR)이 각각 형성될 수 있다. 불순물 영역(IMR)은 제2 불순물(예를 들어, P)을 포함할 수 있다. 불순물 영역(IMR)은 제4 길이(L4)의 두께를 갖도록 형성될 수 있다. 제4 길이(L4)는 제3 길이(L3)보다 클 수 있다. 상술한 바와 같이, 매립부(BRP)는 불순물 영역들(IMR) 중 드레인 영역(D)에 인접할 수 있다.
도시되진 않았지만, 상술한 매립 게이트 패턴(700) 및 게이트 패턴(GEP) 역시 소스 팔로워 게이트 패턴(SGP)과 동일한 공정으로 동시에 형성될 수 있다.
도 6 및 도 13을 참조하면, 제1 기판(100)의 제2 면(100b) 상에 제1 배선층(800)이 형성될 수 있다. 제1 배선층(800)을 형성하는 것은, 복수개의 금속 층들을 적층하는 것을 포함할 수 있다.
구체적으로, 불순물 영역(IMR) 상에 콘택(AC)이 형성될 수 있다. 소스 팔로워 게이트 패턴(SGP) 상에 게이트 콘택(GC)이 형성될 수 있다. 콘택(AC)과 게이트 콘택(GC) 상에 제1 배선들(831)이 각각 형성될 수 있다. 제1 배선들(831) 상에 비아들(VI)이 형성될 수 있다. 비아들(VI) 상에 제2 배선들(832)이 형성될 수 있다.
도 6 및 도 14를 참조하면, 분리 패턴(200)의 제2 분리 패턴(220)이 노출될 때까지 제1 기판(100)의 제1 면(100a) 상에 평탄화 공정이 수행될 수 있다. 이로써, 제1 기판(100)의 두께가 얇아질 수 있다. 분리 패턴(200)의 깊이와 제1 기판(100)의 두께가 서로 동일해질 수 있다. 픽셀 영역들(PX1-PX4) 내에 불순물을 도핑하여, 광전 변환 영역들(PD)이 각각 형성될 수 있다. 광전 변환 영역들(PD)은 제2 도전형(예를 들어, n형)을 가질 수 있다.
도 6, 도 7a 및 도 7b를 다시 참조하면, 제1 기판(100)의 제1 면(100a) 상에 절연층(400)이 형성될 수 있다. 절연층(400) 상에 그리드 형태의 펜스 패턴(300)이 형성될 수 있다. 펜스 패턴(300) 상에 컬러 필터들(CF)이 형성될 수 있다. 컬러 필터들(CF) 상에 마이크로 렌즈 층(500)이 형성될 수 있다.
도 19, 도 20 및 도 21 각각은 본 발명의 실시예들에 따른 이미지 센서의 컬러 필터들의 배열을 예시하는 평면도이다.
도 19를 참조하면, 컬러 필터들(CF)은 2x2 배열의 제1 내지 제3 컬러 필터들(CF1, CF2, CF3)을 포함할 수 있다. 2x2 컬러 필터들(CF)은, 하나의 제1 컬러 필터(CF1), 두 개의 제2 컬러 필터들(CF2) 및 하나의 제3 컬러 필터(CF3)를 포함할 수 있다. 2x2 컬러 필터들(CF)은 베이어 패턴(Bayer pattern) 방식으로 2차원적으로 배열될 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 적색이고, 제2 컬러 필터(CF2)는 녹색이며, 제3 컬러 필터(CF3)는 청색일 수 있다.
도 20을 참조하면, 제1 내지 제3 픽셀 그룹들(G1, G2, G3)이 제공될 수 있다. 제1 픽셀 그룹(G1)은 제1 빛을 감지할 수 있고, 제2 픽셀 그룹들(G2)은 제2 빛을 감지할 수 있으며, 제3 픽셀 그룹(G3)은 제3 빛을 감지할 수 있다.
제1 내지 제3 픽셀 그룹들(G1, G2, G3) 각각은, NxM 배열의 NxM개의 픽셀 영역들(PX)을 포함할 수 있다. 상기 N과 상기 M은 각각 독립적으로 1보다 큰 정수일 수 있다. 본 실시예에 따른 이미지 센서는, 상기 N과 상기 M이 각각 2로서 2x2 Tetra 구조의 픽셀 배열을 가질 수 있다.
제1 픽셀 그룹(G1)은 제1 컬러 필터(CF1)를 포함할 수 있고, 제2 픽셀 그룹들(G2) 각각은 제2 컬러 필터(CF2)를 포함할 수 있으며, 제3 픽셀 그룹(G3)은 제3 컬러 필터(CF3)를 포함할 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 적색이고, 제2 컬러 필터(CF2)는 녹색이며, 제3 컬러 필터(CF3)는 청색일 수 있다.
도 21을 참조하면, 제1 내지 제3 픽셀 그룹들(G1, G2, G3) 각각은, NxM 배열의 NxM개의 픽셀 영역들(PX)을 포함할 수 있다. 본 실시예에 따른 이미지 센서는, 상기 N과 상기 M이 각각 3으로서 3x3 Nona 구조의 픽셀 배열을 가질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 활성 영역을 포함하는 기판, 상기 활성 영역은 소스 영역 및 드레인 영역을 포함하고;
    상기 활성 영역 상의 소스 팔로워 게이트 패턴, 상기 드레인 영역은 상기 소스 팔로워 게이트 패턴의 제1 측벽에 인접하고, 상기 소스 영역은 상기 소스 팔로워 게이트 패턴의 제2 측벽에 인접하며; 및
    상기 활성 영역과 상기 소스 팔로워 게이트 패턴 사이의 게이트 절연막을 포함하되,
    상기 활성 영역의 상부는 리세스 영역을 포함하고,
    상기 소스 팔로워 게이트 패턴은, 상기 활성 영역 상의 바디부 및 상기 리세스 영역 내에 제공된 매립부를 포함하며,
    상기 제1 측벽과 상기 제2 측벽 사이의 거리는 제1 길이고,
    상기 매립부의 중심과 상기 제1 측벽 사이의 거리는 제2 길이이며,
    상기 제2 길이는 상기 제1 길이의 0.1배 내지 0.5배인 이미지 센서.
  2. 제1항에 있어서,
    상기 리세스 영역의 깊이는 제3 길이이며,
    상기 제2 길이는 상기 제3 길이보다 작은 이미지 센서.
  3. 제2항에 있어서,
    상기 제2 길이에 대한 상기 제3 길이의 비율은 1.1 내지 2인 이미지 센서.
  4. 제2항에 있어서,
    상기 소스 및 드레인 영역들 각각의 두께는 제4 길이이고,
    상기 제3 길이는 상기 제4 길이보다 작은 이미지 센서.
  5. 제1항에 있어서,
    상기 기판은 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고,
    상기 활성 영역은 상기 제2 면에 인접하며,
    상기 기판은 그의 내부에 광전 변환 영역을 더 포함하는 이미지 센서.
  6. 제5항에 있어서,
    상기 기판의 상기 제1 면 상의 컬러 필터; 및
    상기 컬러 필터 상의 마이크로 렌즈를 더 포함하는 이미지 센서.
  7. 제1항에 있어서,
    상기 매립부는 상기 소스 영역보다 상기 드레인 영역에 가깝게 배치되는 이미지 센서.
  8. 제1항에 있어서,
    상기 활성 영역 상의 매립 게이트 패턴을 더 포함하되,
    상기 활성 영역은 상기 매립 게이트 패턴에 인접하는 플로팅 확산 영역을 더 포함하며,
    상기 매립 게이트 패턴은 상기 활성 영역 상의 제1 부분 및 상기 기판 내에 매립되는 제2 부분을 포함하고,
    상기 제2 부분의 바닥면은, 상기 매립부의 바닥면보다 더 낮은 이미지 센서.
  9. 제1항에 있어서,
    상기 기판 상에 적층된 복수개의 금속 층들을 더 포함하되,
    상기 복수개의 금속 층들 내의 배선은 콘택을 통해 상기 소스 팔로워 게이트 패턴과 전기적으로 연결되는 이미지 센서.
  10. 제1항에 있어서,
    상기 리세스 영역 주변에 핀치 오프가 발생하는 이미지 센서.
  11. 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 기판;
    상기 기판 내에 제공되어 픽셀 영역을 정의하는 분리 패턴, 상기 픽셀 영역은 상기 제2 면에 인접하는 활성 영역을 포함하고, 상기 활성 영역은 소스 영역 및 드레인 영역을 포함하며;
    상기 기판의 상기 제1 면 상의 컬러 필터;
    상기 컬러 필터 상의 마이크로 렌즈;
    상기 기판의 상기 제2 면 상에 제공되어 상기 활성 영역을 정의하는 소자 분리 패턴;
    상기 활성 영역 상의 소스 팔로워 게이트 패턴; 및
    상기 소스 팔로워 게이트 패턴 상에 제공되어, 상기 소스 팔로워 게이트 패턴과 전기적으로 연결되는 배선을 포함하되,
    상기 소스 팔로워 게이트 패턴은 바디부 및 상기 바디부로부터 상기 기판 내부로 연장되는 매립부를 포함하고,
    상기 매립부는 상기 소스 영역보다 상기 드레인 영역에 가깝게 배치되는 이미지 센서.
  12. 제11항에 있어서,
    상기 픽셀 영역은, 상기 기판 내부에 제공된 광전 변환 영역을 더 포함하는 이미지 센서.
  13. 제11항에 있어서,
    상기 드레인 영역은 상기 소스 팔로워 게이트 패턴의 제1 측벽에 인접하고,
    상기 소스 영역은 상기 소스 팔로워 게이트 패턴의 제2 측벽에 인접하며,
    상기 제1 측벽과 상기 제2 측벽 사이의 거리는 제1 길이고,
    상기 매립부의 중심과 상기 제1 측벽 사이의 거리는 제2 길이이며,
    상기 제2 길이는 상기 제1 길이의 0.1배 내지 0.5배인 이미지 센서.
  14. 제13항에 있어서,
    상기 매립부는 상기 활성 영역의 상부에 형성된 리세스 영역 내에 제공되고,
    상기 리세스 영역의 깊이는 제3 길이이며,
    상기 제2 길이는 상기 제3 길이보다 작은 이미지 센서.
  15. 제11항에 있어서,
    상기 매립부 주변에 핀치 오프가 발생하는 이미지 센서.
  16. 회로 칩; 및
    상기 회로 칩 상에 적층되고, 상기 회로 칩과 전기적으로 연결되는 센서 칩을 포함하되,
    상기 센서 칩은:
    제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 제1 기판;
    상기 제1 기판 내의 픽셀 영역을 정의하는 분리 패턴, 상기 픽셀 영역은 상기 제2 면에 인접하는 활성 영역을 포함하고;
    상기 기판의 상기 제1 면 상의 컬러 필터;
    상기 컬러 필터 상의 마이크로 렌즈;
    상기 활성 영역 상의 소스 팔로워 게이트 패턴; 및
    상기 제2 면 상의 제1 배선층을 포함하되,
    상기 제1 배선층은 상기 소스 팔로워 게이트 패턴과 전기적으로 연결되는 배선을 포함하며,
    상기 소스 팔로워 게이트 패턴은, 상기 제2 면 상의 바디부 및 상기 바디부로부터 상기 제1 기판 내부로 연장되는 매립부를 포함하고,
    상기 활성 영역은, 상기 소스 팔로워 게이트 패턴의 제1 측벽에 인접하는 드레인 영역 및 상기 소스 팔로워 게이트 패턴의 제2 측벽에 인접하는 소스 영역을 포함하며,
    상기 매립부는 상기 제2 측벽보다 상기 제1 측벽에 가깝게 배치되는 이미지 센서.
  17. 제16항에 있어서,
    상기 매립부는 상기 바디부의 중심 영역과 상기 드레인 영역 사이에 배치되며,
    상기 매립부는 상기 바디부의 상기 중심 영역으로부터 오프셋되는 이미지 센서.
  18. 제16항에 있어서,
    상기 제1 측벽과 상기 제2 측벽 사이의 거리는 제1 길이고,
    상기 매립부의 중심과 상기 제1 측벽 사이의 거리는 제2 길이이며,
    상기 제2 길이는 상기 제1 길이의 0.1배 내지 0.5배인 이미지 센서.
  19. 제16항에 있어서,
    상기 매립부의 바닥은 상기 소스 및 드레인 영역들 각각의 바닥보다 높은 이미지 센서.
  20. 제16항에 있어서,
    상기 회로 칩은, 제2 기판 및 상기 제2 기판 상의 제2 배선층을 포함하고,
    상기 제1 배선층과 상기 제2 배선층은 서로 마주보며,
    상기 제1 배선층과 상기 제2 배선층이 서로 전기적으로 연결되는 이미지 센서.
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