KR20220147191A - 3x3배열의 화소들을 가지는 이미지 센서 - Google Patents

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최유정
석준호
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삼성전자주식회사
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Abstract

이미지 센서를 제공한다. 이 이미지 센서는, 각각 3x3 배열의 제1 내지 제 9 화소들을 포함하는 제1 및 제2 화소 그룹들을 포함하는 기판; 상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제9 화소들에 각각 대응되도록 배치되는 제1 내지 제9 전송 트랜지스터들, 상기 제1 내지 제9 전송 트랜지스터들은 각각 전송 게이트와 부유 확산 영역을 포함하고; 상기 제1 및 제2 화소 그룹들 각각에서 상기 제4 내지 제6 화소들 중에 적어도 하나에서 배치되는 선택 트랜지스터; 및 상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제3 화소들과 상기 제7 내지 제9 화소들 중 적어도 두 개의 화소들에 각각 배치되는 소스 팔로워 트랜지스터들을 포함하되, 상기 소스 팔로워 트랜지스터들의 소스 팔로워 게이트들은 상기 제1 내지 제9 전송 트랜지스터들 각각의 부유 확산 영역과 연결된다.

Description

3X3배열의 화소들을 가지는 이미지 센서{Image sensor having 3x3 array pixels}
본 발명은 이미지 센서에 관한 것으로 더욱 상세하게는 3X3배열의 화소들을 가지는 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 신호 노이즈를 줄일 수 있는 3x3배열의 화소들을 포함하는 이미지 센서를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 이미지 센서는, 제1 방향으로 서로 인접한 제1 화소 그룹과 제2화소 그룹을 포함하는 기판, 상기 제1 및 제2 화소 그룹들은 각각 상기 제1방향으로 3행과 제2방향으로 3열의 배열을 이루는 제1 내지 제9 화소들을 포함하고, 상기 제1 내지 제3 화소들은 제1열을 이루고, 상기 제4 내지 제6 화소들은 제2열을 이루고, 상기 제7 내지 제9 화소들은 제3열을 이루고; 상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제9 화소들에 각각 대응되도록 배치되는 제1 내지 제9 전송 트랜지스터들, 상기 제1 내지 제9 전송 트랜지스터들은 각각 전송 게이트와 부유 확산 영역을 포함하고; 상기 제1 및 제2 화소 그룹들 각각에서 상기 제4 내지 제6 화소들 중에 적어도 하나에서 배치되는 선택 트랜지스터; 및 상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제3 화소들과 상기 제7 내지 제9 화소들 중 적어도 두 개의 화소들에 각각 배치되는 소스 팔로워 트랜지스터들을 포함하되, 상기 소스 팔로워 트랜지스터들의 소스 팔로워 게이트들은 상기 제1 내지 제9 전송 트랜지스터들 각각의 부유 확산 영역과 연결된다.
본 발명의 일 양태에 따른 이미지 센서는 제1 방향으로 서로 인접한 제1 화소 그룹과 제2화소 그룹을 포함하는 기판, 상기 제1 및 제2 화소 그룹들은 각각 상기 제1방향으로 3행과 제2방향으로 3열의 배열을 이루는 제1 내지 제9 화소들을 포함하고, 상기 제1 내지 제3 화소들은 제1열을 이루고, 상기 제4 내지 제6 화소들은 제2열을 이루고, 상기 제7 내지 제9 화소들은 제3열을 이루고; 상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제9 화소들에 각각 대응되도록 배치되는 제1 내지 제9 전송 트랜지스터들, 상기 제1 내지 제9 전송 트랜지스터들은 각각 전송 게이트와 부유 확산 영역을 포함하고; 상기 제1 및 제2 화소 그룹들 각각에서 상기 제4 내지 제6 화소들 중에 적어도 하나에서 배치되는 선택 트랜지스터; 및 상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제3 화소들과 상기 제7 내지 제9 화소들 중 적어도 하나의 화소에 배치되는 더미 트랜지스터를 포함한다.
본 발명의 다른 양태에 따른 이미지 센서에서는, 제1 방향으로 서로 인접한 제1 화소 그룹과 제2화소 그룹을 포함하는 기판, 상기 제1 및 제2 화소 그룹들은 각각 상기 제1방향으로 3행과 제2방향으로 3열의 배열을 이루는 제1 내지 제9 화소들을 포함하고, 상기 제1 내지 제3 화소들은 제1열을 이루고, 상기 제4 내지 제6 화소들은 제2열을 이루고, 상기 제7 내지 제9 화소들은 제3열을 이루고; 상기 기판 내에 배치되며 상기 제1 내지 제9 화소들을 분리시키고 상기 제1 및 제2 화소 그룹들을 분리시키는 깊은 소자분리부; 상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제9 화소들에 각각 대응되도록 배치되는 제1 내지 제9 전송 트랜지스터들, 상기 제1 내지 제9 전송 트랜지스터들은 각각 전송 게이트와 부유 확산 영역을 포함하고; 상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제3 화소들과 상기 제7 내지 제9 화소들 중 적어도 두 개의 화소들에 각각 배치되는 소스 팔로워 트랜지스터들; 상기 제1 내지 제9 전송 트랜지스터들 및 상기 소스 팔로워 트랜지스터들을 덮는 층간절연막; 상기 층간절연막 상에 배치되며, 상기 소스 팔로워 트랜지스터들의 소스 팔로워 게이트들과 상기 제1 내지 제9 전송 트랜지스터들 각각의 부유 확산 영역을 연결시키는 제1 연결 배선; 및 상기 기판의 상면 또는 하면 상에 배치되며 상기 제1 화소 그룹과 상기 제2 화소 그룹을 각각 덮으며 서로 다른 색의 제1 컬러 필터 및 제2 컬러필터를 포함한다.
본 발명의 실시예들에 따른 이미지 센서는 3x3배열의 화소들에서 트랜지스터들의 배치를 적절하게 배치하여 부유 확산 영역들을 연결하는 FD 연결 배선과 소스 팔로워 트랜지스터와 선택 트랜지스터를 연결하는 SF-SEL 연결 배선의 길이를 상대적으로 짧게 형성할 수 있다. 이로써 이웃하는 FD 연결 배선 과 SF-SEL 연결 배선에 인접한 이웃 배선들에 의한 커플링을 최소화하여 신호 노이즈를 감소시킬 수 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 이미지 센서의 하나의 화소 평면도들이다.
도 2a 내지 도 2c는 도 1b를 A-A’선, B-B’선 및 C-C’선으로 각각 자른 단면도들이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도를 나타낸다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 5는 도 4의 이미지 센서에서 배선 연결을 나타내는 평면도이다.
도 6a와 도 6b는 각각 도 5를 D-D’선으로 자른 단면도들이다.
도 7은 도 5의 ‘P1’을 확대한 도면이다.
도 8a는 도 5의 이미지 센서의 회로도를 나타낸다.
도 8b는 도 5의 더미 트랜지스터들의 회로도를 나타낸다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 레이아웃이다.
도 10은 도 9의 이미지 센서에서 배선 연결을 나타내는 평면도이다.
도 11은 도 10의 이미지 센서의 회로도이다.
도 12는 본 발명의 실시예들에 따른 이미지 센서의 레이아웃이다.
도 13은 도 12의 이미지 센서에서 배선 연결을 나타내는 평면도이다.
도 14는 도 13의 이미지 센서의 회로도이다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 레이아웃이다.
도 16은 도 15의 이미지 센서에서 배선 연결을 나타내는 평면도이다.
도 17은 도 16의 이미지 센서의 회로도이다.
도 18은 본 발명의 실시예들에 따른 이미지 센서의 레이아웃이다.
도 19는 도 18의 이미지 센서에서 배선 연결을 나타내는 평면도이다.
도 20은 도 19의 이미지 센서의 회로도이다.
도 21은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다. 본 명세서에서 제1, 제2 등과 같은 순서를 나타내는 용어는 동일/유사한 기능들을 하는 구성들을 서로 구분하기 위해 사용되었으며, 언급되는 순서에 따라 그 번호가 바뀔 수 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 이미지 센서의 하나의 화소 평면도들이다. 도 2a 내지 도 2c는 도 1b를 A-A'선, B-B'선 및 C-C'선으로 각각 자른 단면도들이다.
도 1a, 도 1b, 도 2a 내지 도 2c를 참조하면, 본 발명에 따른 이미지 센서에서는 기판(2)이 제공된다. 상기 기판(2)은 서로 교차하는 제1 방향(D1)과 제2 방향(D2)을 따라 이차원적으로 배열된 복수개의 화소들(PX)을 포함할 수 있다. 도 1a과 도 1b 에서는 예시적으로 하나의 화소(PX)을 도시하기로 한다. 상기 기판(2)은 서로 대향되는 제 1 면(2a)과 제 2 면(2b)을 포함할 수 있다. 빛은 제2 면(2b)을 통해 상기 기판(2) 내로 입사될 수 있다. 상기 기판(2)은 실리콘 및/또는 게르마늄을 포함하는 단결정 웨이퍼나 에피택시얼층 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 기판(2)은 제 1 도전형의 불순물이 도핑될 수 있다. 상기 제 1 도전형은 예를 들면 P형일 수 있다. 상기 제 1 도전형의 불순물은 예를 들면 붕소일 수 있다.
상기 기판(2) 내에는 상기 화소들(PX)을 서로 분리 및 한정하는 화소 분리부(DTI)가 배치될 수 있다. 상기 화소 분리부(DTI)는 평면적 관점으로 그물망 형태를 가질 수 있다. 상기 화소 분리부(DTI)는 상기 기판(2)과 이격된 분리 도전 패턴(10)을 포함할 수 있다. 상기 분리 도전 패턴(10)은 상기 기판(2)과 다른 굴절률을 가지는 도전 물질을 포함할 수 있다. 상기 분리 도전 패턴(10)은 예를 들면 불순물이 도핑된 폴리실리콘 또는 금속을 포함할 수 있다. 상기 화소 분리부(DTI)는 상기 분리 도전 패턴(10)과 상기 기판(2) 사이에 개재된 분리 절연 패턴(12)을 더 포함할 수 있다. 상기 분리 절연 패턴(12)은 상기 기판(2)과 다른 굴절률을 가지는 절연 물질을 포함할 수 있다. 예를 들면 상기 분리 절연 패턴(12)은 실리콘 산화물을 포함할 수 있다. 상기 화소 분리부(DTI)는 상기 기판(2)을 관통할 수 있다. 상기 분리 도전 패턴(10) 아래에는 캐핑 절연 패턴(14)이 배치될 수 있다. 상기 캐핑 절연 패턴(14)은 예를 들면 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 분리 도전 패턴(10)에는 음의 바이어스 전압을 인가될 수 있다. 상기 제 1 및 제 2 도전 패턴들(15, 26)은 공통 바이어스 라인 역할을 할 수 있다. 이로써 상기 화소 분리부(DTI)과 접하는 상기 기판(2)의 표면에 존재할 수 있는 정공들을 잡아주어 암전류 특성을 개선시킬 수 있다.
하나의 화소(PX)에서 상기 기판(2)의 제1면(2a)에는 세 개의 활성 영역들(ACT1~ACT3)가 배치될 수 있다. 상기 활성 영역들(ACT1~ACT3)은 상기 기판(2) 내에서 제1면(2a)에 인접하도록 배치되는 얕은 소자분리막(STI) 및/또는 소자분리 영역(SR)에 의해 한정될 수 있다. 상기 얕은 소자분리막(STI)는 STI(Shallow Trench Isolation) 방법으로 형성될 수 있다. 상기 얕은 소자분리막(STI)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조로 형성될 수 있다. 상기 소자분리 영역(SR)은 상기 기판(2)에 도핑된 불순물과 동일한 제1 도전형의 불순물이 도핑되어 형성되되, 상기 기판(2)에 도핑된 불순물의 도핑 농도와 같거나 보다 높은 농도를 가질 수 있다.
상기 제1 활성 영역(ACT1)은 전송 트랜지스터를 위한 활성 영역일 수 있다. 상기 제1 활성 영역(ACT1) 상에는 전송 게이트(TG)가 배치될 수 있다. 상기 전송 게이트(TG)는 도 2a와 같이 vertical type일 수 있다. 구체적으로 상기 전송 게이트(TG)는 상기 기판(2)의 제1면(2a) 상에 배치되는 제1 전송 게이트 부분(21)과 상기 기판(2) 속으로 돌출되는 제2 전송 게이트 부분(22)을 포함할 수 있다. 또는 다른 예에 있어서, 상기 전송 게이트(TG)는 제2 전송 게이트 부분(22)이 없이 제1 전송 게이트 부분(21) 만을 포함하는 planar type일 수 있다. 상기 전송 게이트(TG)와 상기 기판(2) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 상기 게이트 절연막(Gox)은 실리콘 산화물, 금속 산화물 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
상기 전송 게이트(TG) 옆의 상기 제1 활성 영역(ACT1)에는 부유 확산 영역(FD)가 배치될 수 있다. 상기 부유 확산 영역(FD)은 상기 기판(2)에 도핑된 상기 제1 도전형의 불순물과 반대되는 제2 도전형의 불순물로 도핑될 수 있다. 예를 들면 상기 부유 확산 영역(FD)은 N형의 불순물로 인이나 비소로 도핑될 수 있다. 상기 전송 게이트(TG)와 상기 부유 확산 영역(FD)은 도 4 내지 도 20을 참조하여 후술할 전송 트랜지스터들(T1~T9) 중 하나를 구성할 수 있다.
상기 화소(PX) 내의 상기 기판(2) 속에는 광전변환부(PD)가 배치될 수 있다. 상기 광전변환부(PD)와 상기 제1면(1a) 사이에는 웰 영역(PW)가 배치될 수 있다. 상기 웰 영역(PW)에는 예를 들면 상기 기판(2)에 도핑된 제1 도전형의 불순물이 도핑될 수 있다. 상기 웰 영역(PW)에 도핑된 제1 도전형의 불순물의 농도는 상기 기판(2)에 도핑된 불순물의 농도와 같거나 보다 클 수 있다. 상기 광전변환부(PD)에는 상기 제1 도전형의 불순물과 반대되는 제2 도전형의 불순물로 도핑될 수 있다. 예를 들면 상기 광전변환부(PD)는 N형의 불순물로 인이나 비소로 도핑될 수 있다. 상기 광전변환부(PD)의 N형 불순물 영역은 주변의 상기 기판(2) 및/또는 상기 웰 영역(PW)의 P형 불순물 영역과 PN 접합을 이뤄 포토다이오드를 구성할 수 있으며, 빛이 입사되는 경우 상기 PN 접합에 의해 전자-정공 쌍을 생성할 수 있다.
평면적 관점에서 상기 제2 활성 영역(ACT2)은 제2 방향(D2)으로 길쭉한 바(bar) 형태를 가질 수 있다. 상기 제2 활성 영역(ACT2) 상에는 게이트 전극(GE)가 배치될 수 있다. 상기 게이트 전극(GE)은 도 4 내지 도 20을 참조하여 후술할 소스 팔로워 게이트들(SF1~SF5), 선택 게이트들(SEL, SEL1, SEL2), 리셋 게이트(RG), 듀얼 변환 게이트(DCG), 더미 게이트(DM, DM1, DM2, DM3) 중 하나에 대응할 수 있다. 상기 게이트 전극(GE)과 상기 기판(2) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 상기 게이트 전극(GE)의 일 측(도1a 또는 도1b에서 왼쪽 측벽 옆)에는 제1 소스/드레인 영역(SD1)가 배치되고 상기 게이트 전극(GE)의 다른 측(도1a 또는 도1b에서 오른쪽 측벽 옆)에는 제2 소스/드레인 영역(SD2)가 배치될 수 있다. 상기 제1 및 제 2 소스/드레인 영역들(SD1, SD2)은 각각 상기 제1 도전형의 불순물과 반대되는 제2 도전형의 불순물로 도핑될 수 있다. 상기 게이트 전극(GE)과 상기 제1 및 제 2 소스/드레인 영역들(SD1, SD2)은 도 4 내지 도 20을 참조하여 후술할 소스 팔로워 트랜지스터(S1~S5), 선택 트랜지스터(SE, SE1, SE2), 리셋 트랜지스터(RX), 듀얼 변환 트랜지스터(DCX), 더미 트랜지스터(DMX) 중 하나에 대응할 수 있다.
상기 제3 활성 영역(ACT3)에서 상기 기판(2) 내에는 제1 면(2a)에 인접하여 접지 영역(GR)이 형성될 수 있다. 상기 접지 영역(GR)에는 기판(2)에 도핑된 제1 도전형의 불순물이 상기 기판(2) 보다 높은 농도로 도핑될 수 있다.
상기 제1 활성 영역(ACT1)과 상기 제2 활성 영역(ACT2) 사이에는 도 1a처럼 얕은 소자분리막(STI)가 배치되거나 또는 도 1b처럼 소자분리 영역(SR)가 배치될 수 있다. 제1 면(2a)에서 상기 얕은 소자분리막(STI)이 차지하는 면적이 도 1처럼 줄어드는 경우 도 1a보다 상기 얕은 소자분리막(STI)을 형성하는 과정에서 생기는 기판 표면의 댕글링 본드에 기인한 암전류 발생 위험이 낮아질 수 있다. 또한 제1 활성 영역(ACT1) 안의 부유 확산 영역(FD)의 적어도 일측에 도 1b와 같이 소자분리 영역(SR)가 배치되는 경우 도 1a처럼 얕은 소자분리막(STI)가 배치되는 경우에 비하여 정션 캐패시턴스 또는 기생 캐패시턴스를 줄일 수 있다. 접지 전압이 인가되는 접지 영역(GR)과 전송 트랜지스터가 배치되는 제1 활성 영역(ACT1) 사이에는 얕은 소자분리막(STI)이 개재되어 쇼트를 방지할 수 있다.
제1 면(2a) 상에는 제1 내지 제3 층간절연막들(ILD1, ILD2, ILD3)과 패시베이션막(PL)이 차례로 적층될 수 있다. 제1 내지 제3 층간절연막들(ILD1, ILD2, ILD3)은 각각 예를 들면 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 다공성 절연물 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 패시베이션막(PL)은 예를 들면 실리콘질화물을 포함할 수 있다.
상기 제1 층간절연막(ILD1)과 제2 층간절연막(ILD2) 사이에는 제1 배선들(M1)과 FD 연결 배선(FDC)가 배치될 수 있다. FD 연결 배선(FDC)은 상기 제1 층간절연막(ILD1)을 관통하는 FD 콘택(CT_FD)에 의해 부유 확산 영역(FD)과 연결될 수 있다. 상기 제1 배선들(M1) 중 하나는 상기 제1 층간절연막(ILD1)을 관통하는 GND 콘택(CT_GND)에 의해 접지 영역(GR)과 연결될 수 있다. GND 콘택(CT_GND)에 의해 접지 영역(GR)에 접지 전압 또는 음의 바이어스 전압이 인가될 수 있다.
상기 제1 배선들(M1) 중 다른 하나는 상기 제1 층간절연막(ILD1)을 관통하는 SD1 콘택(CT_SD1)에 의해 제1 소스/드레인 영역(SD1)과 연결될 수 있다. 상기 제1 배선들(M1) 중 또 다른 하나는 상기 제1 층간절연막(ILD1)을 관통하는 SD2 콘택(CT_SD2)에 의해 제2 소스/드레인 영역(SD2)과 연결될 수 있다.
명세서 전체에서 상기 FD 연결 배선(FDC)은 부유 확산 영역 연결 배선으로도 명명될 수 있다. FD 콘택(CT_FD)은 부유 확산 영역 연결 콘택으로도 명명될 수 있다. GND 콘택(CT_GND)은 접지 콘택으로도 명명될 수 있다. SD1 콘택(CT_SD1)은 제1 소스/드레인 연결 콘택으로도 명명될 수 있다. SD2 콘택(CT_SD2)은 제2 소스/드레인 연결 콘택으로도 명명될 수 있다.
도 2a 내지 도 2c의 단면들에는 도시되지 않았지만, 도 1a 및 도 1b를 참조하면, 상기 전송 게이트(TG) 상에 TG 콘택(CT_TG)가 배치될 수 있고, 상기 TG 콘택(CT_TG)은 상기 제1 층간절연막(ILD1)을 관통하여 상기 제1 배선들(M1) 중 여전히 또 다른 하나와 연결될 수 있다. 상기 게이트 전극(GE) 상에 GE 콘택(CT_GE)가 배치될 수 있고, 상기 GE 콘택(CT_GE)은 상기 제1 층간절연막(ILD1)을 관통하여 상기 제1 배선들(M1) 중 여전히 또 다른 하나와 연결될 수 있다. 명세서 전체에서 상기 TG 콘택(CT_TG)은 전송 게이트 콘택으로도 명명될 수 있다. GE 콘택(CT_GE)은 게이트 콘택으로도 명명될 수 있다.
상기 제2 층간절연막(ILD2)과 제3 층간절연막(ILD3) 사이에는 제2 배선들(M2)가 배치될 수 있다. 상기 제1 배선들(M1) 중 일부는 상기 제2 층간절연막(ILD2)을 관통하는 비아(VI)에 의해 상기 제2 배선들(M2) 중 일부와 연결될 수 있다.
상기 제2 면(2b) 상에는 고정전하막(40)가 배치되어 상기 제2 면(2b)과 접할 수 있다. 상기 고정전하막(40)은 상기 제2 면(2b)과 접할 수 있다. 상기 고정 전하막(40)은 화학양론비 보다 부족한 양의 산소 또는 불소를 포함하는 금속산화막 또는 금속 불화막으로 이루어질 수 있다. 이로써 상기 고정 전하막(40)은 음의 고정전하를 가질 수 있다. 상기 고정 전하막(40)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)로 이루어질 수 있다. 상기 고정 전하막(40)의 주변에는 정공의 축적(hole accumulation)이 발생할 수 있다. 이로써 암전류의 발생 및 화이트 스팟(white spot)을 효과적으로 감소시킬 수 있다. 바람직하게는 상기 고정 전하막(40)은 알루미늄 산화막과 하프늄 산화막 중 적어도 하나일 수 있다.
상기 고정 전하막(40) 상에 반사방지막(42)가 배치될 수 있다. 상기 반사방지막(42)은 예를 들면 실리콘질화물을 포함할 수 있다. 상기 반사방지막(42) 상에 차광 패턴(44)과 저굴절 패턴(46)이 차례로 적층될 수 있다. 차광 패턴(44)과 저굴절 패턴(46)은 평면적으로 그물망 형태를 가질 수 있으며 상기 화소 분리부(DTI)와 중첩될 수 있다. 차광 패턴(44)과 저굴절 패턴(46)은 광전변환부(PD) 상의 반사방지막(42)을 노출시킬 수 있다. 상기 반사방지막(42) 상에 칼라 필터(CF)가 배치될 수 있다. 상기 칼라 필터(CF) 상에는 마이크로 렌즈(ML)가 배치될 수 있다.
상기 차광 패턴(44)은 빛을 투과시키지 않는 물질로 예를 들면 티타늄을 포함할 수 있다. 상기 저굴절 패턴(46)의 측벽은 상기 차광 패턴(44)의 측벽과 정렬될 수 있다. 상기 차광 패턴(44)과 상기 저굴절 패턴(46)은 인접하는 화소들 간의 크로스 토크를 방지할 수 있다. 상기 저굴절 패턴(46)은 유기물질을 포함할 수 있다. 상기 저굴절 패턴(46)은 칼라 필터(CF)보다 작은 굴절률을 가질 수 있다. 예를 들면 상기 저굴절 패턴(46)은 약 1.3 이하의 굴절률을 가질 수 있다.
상기 칼라 필터(CF)는 화소(PX) 별로 다른 색을 가질 수 있다. 상기 칼라 필터(CF)은 염료 또는 안료가 첨가된 포토레지스트 물질을 포함할 수 있다. 상기 칼라 필터(CF)은 청색, 적색, 녹색 중 하나의 색을 가질 수 있다. 또는 상기 칼라 필터(CF)은 시안, 옐로우, 마젠타 중 하나의 색을 가질 수 있다. 상기 칼라 필터(CF)는 복수개로 제공되어 제1 방향(D1)과 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 상기 칼라 필터들(CF)은 Bayer 패턴, 2x2 형태의 Tetra 패턴, 또는 3x3의 Nona 패턴 형태로 배치될 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도를 나타낸다.
도 3을 참조하면, 본 예에 따른 이미지 센서(1000)는 제1방향(D1)과 제2 방향(D2)을 따라 2차원적으로 배열되는 제1 내지 제3 화소 그룹들(GRP1, GRP2, GRP3)을 포함할 수 있다. 상기 제1 화소 그룹(GRP1) 상에는 (도 6a의 제1 칼라 필터가 배치될 수 있다. 상기 제2 화소 그룹(GRP2) 상에는 제2 칼라 필터가 배치될 수 있다. 상기 제3 화소 그룹(GRP3) 상에는 제3 칼라 필터가 배치될 수 있다. 상기 제1 내지 제 3 칼라 필터들은 서로 다른 색일 수 있다. 예를 들면 상기 제2 칼라필터는 녹색일 수 있다. 상기 제1 칼라 필터와 상기 제3 칼라 필터 중 하나는 적색이고 다른 하나는 청색일 수 있다. 도 3의 제1 내지 제3 화소 그룹들(GRP1, GRP2, GRP3)의 배열은 하나의 그룹 단위를 이루며 복수개의 그룹 단위들로 제공되어 제1방향(D1)과 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
상기 제1 내지 제3 화소 그룹들(GRP1, GRP2, GRP3)은 각각 제1방향(D1)을 따라 3행을 이루고 제2 방향(D2)을 따라 3열을 이루는 3x3 배열의 (Nona 구조의) 제1 내지 제9 화소들(PX1~PX9)을 포함할 수 있다. 상기 제1 내지 제3 화소 그룹들(GRP1, GRP2, GRP3)에서 각각 상기 제1 내지 제3 화소들(PX1~PX3)은 제1 방향(D1)을 따라 차례로 배열되며 제1 열을 구성할 수 있다. 상기 제4 내지 제6 화소들(PX4~PX6)은 제1 방향(D1)을 따라 차례로 배열되며 제2 열을 구성할 수 있다. 상기 제7 내지 제9 화소들(PX7~PX9)은 제1 방향(D1)을 따라 차례로 배열되며 제3 열을 구성할 수 있다. 제1,4,7 화소들(PX1, PX4, PX7)은 제2 방향(D2)을 따라 차례로 배열되며 제1 행을 구성할 수 있다. 제2,5,8 화소들(PX2, PX5, PX8)은 제2 방향(D2)을 따라 차례로 배열되며 제2 행을 구성할 수 있다. 제3,6,9 화소들(PX3, PX6, PX9)은 제2 방향(D2)을 따라 차례로 배열되며 제3 행을 구성할 수 있다. 제1 내지 제9 화소들(PX1~PX9) 내에는 각각 광전변환부들(PD)가 배치될 수 있다. 제1 내지 제9 화소들(PX1~PX9) 의 광전변환부들(PD)은 각각 도 8a의 제1 내지 제9 광전변환부들(PD1~PD9)에 대응될 수 있다.
제1 내지 제9 화소들(PX1~PX9) 상에는 각각 마이크로 렌즈들(ML)가 배치될 수 있다. 제1 내지 제9 화소들(PX1~PX9) 사이 그리고 상기 제1 내지 제3 화소 그룹들(GRP1, GRP2, GRP3) 사이에서 기판(2) 내에는 도 1a 내지 도 2c를 참조하여 설명한 화소 분리부(DTI)가 개재될 수 있다.
본 발명에 있어서, 상기 제1 내지 제3 화소 그룹들(GRP1, GRP2, GRP3)에서 각각 적어도 3개의 소스 팔로워 트랜지스터들(예를 들면 도 8a의 S1~S3)이 배치될 수 있다. 상기 적어도 3개의 소스 팔로워 트랜지스터들은 병렬로 연결되어 핑거드 타입의 소스 팔로워 트랜지스터를 구성하여 신호 노이즈를 감소시킬 수 있다.
본 발명에 있어서, 상기 제1 내지 제3 화소 그룹들(GRP1, GRP2, GRP3)에서 각각 적어도 하나의 선택 트랜지스터(예를 들면 도 8a의 SE)가 배치될 수 있다. 상기 적어도 하나의 선택 트랜지스터는 상기 제1 내지 제3 화소 그룹들(GRP1, GRP2, GRP3)에서 각각 제2열에 배치되는 제4~제6화소들(PX4~PX6)중 적어도 하나에 배치될 수 있다. 이로써 이웃하는 화소 그룹들(GRP1, GRP2, GRP3)의 FD 연결 배선(FDC) 및 출력 라인(Vout)과 멀리 떨어질 수 있어, 이들의 간섭을 줄일 수 있다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 4를 참조하면, 본 예에 따른 이미지 센서(1001)에서의 제2 화소 그룹(GRP2)은 제1방향(D1)을 따라 3행을 이루고 제2 방향(D2)을 따라 3열을 이루는 3x3 배열의 (Nona 구조의) 제1 내지 제9 화소들(PX1~PX9)을 포함한다. 상기 화소들(PX1~PX9)에는 각각 도 1a 및 도 1b를 참조하여 설명한 제1 내지 제 3 활성 영역들(ACT1, ACT2, ACT3)가 배치될 수 있다. 상기 제1 내지 제9 화소들(PX1~PX9)의 제2 활성 영역들(ACT2)에는 각각 이에 대응하는 제1 내지 제9 전송 게이트들(TG1~TG9)과 제1 내지 제9 부유 확산 영역들(FD1~FD9)가 배치될 수 있다. 제1 내지 제9 전송 게이트들(TG1~TG9)과 제1 내지 제9 부유 확산 영역들(FD1~FD9)은 도 8a의 제1 내지 제9 전송 트랜지스터들(T1~T9)을 구성할 수 있다.
상기 제1 내지 제9 화소들(PX1~PX9)의 제2 활성 영역들(ACT2)의 일부는 서로 대칭된 형태를 가질 수 있다. 예를 들면, 제1,4,7 화소들(PX1, PX4, PX7)의 제2 활성 영역들(ACT2)은 각각 제1 방향(D1)으로 제2,5,8 화소들(PX2, PX5, PX8)의 제2 활성 영역들(ACT2)과 거울 대칭된 형태를 가지며 각각 서로 인접할 수 있다. 제4,5,6 화소들(PX4, PX5, PX6)의 제2 활성 영역들(ACT2)은 각각 제2 방향(D1)으로 제7,8,9 화소들(PX7, PX8, PX9)의 제2 활성 영역들(ACT2)과 거울 대칭된 형태를 가지며 각각 서로 인접할 수 있다.
제1 내지 제9 부유 확산 영역들(FD1~FD9)의 일부들은 서로 소정 방향으로 정렬되도록 배치될 수 있다. 예를 들면 제1 내지 제3 부유 확산 영역들(FD1~FD3)은 제1 방향(D1)을 따라 일 열로 정렬되어, 제1 방향(D1)으로 향하는 소정의 직선과 중첩될 수 있다. 마찬가지로 제4 내지 제6 부유 확산 영역들(FD4~FD6)은 제1 방향(D1)을 따라 일 열로 정렬되어, 제1 방향(D1)으로 향하는 소정의 직선과 중첩될 수 있다. 제7 내지 제9 부유 확산 영역들(FD7~FD9)은 제1 방향(D1)을 따라 일 열로 정렬되어, 제1 방향(D1)으로 향하는 소정의 직선과 중첩될 수 있다. 제4,5,7,8 부유 확산 영역들(FD4,FD5,FD7,FD8)은 서로 인접하도록 배치될 수 있다. 상기 제1 내지 제9 화소들(PX1~PX9)에서 이러한 제2 활성 영역들(ACT2)의 배치 형태들과 제1 내지 제9 부유 확산 영역들(FD1~FD9)의 배치는 상기 제1 내지 제9 부유 확산 영역들(FD1~FD9)을 연결하는 도 5의 FD 연결 배선(FDC)의 길이를 상대적으로 짧게 할 수 있어, 이미지 센서(1001)의 노이즈를 감소시킬 수 있다.
상기 제1 화소(PX1)의 제 2 활성 영역(ACT2) 상에는 제1 소스 팔로워 게이트(SF1)가 배치될 수 있다. 상기 제3 화소(PX3)의 제 2 활성 영역(ACT2) 상에는 제2 소스 팔로워 게이트(SF2)가 배치될 수 있다. 상기 제4 화소(PX4)의 제 2 활성 영역(ACT2) 상에는 제3 소스 팔로워 게이트(SF3)가 배치될 수 있다. 상기 제5 화소(PX5)의 제 2 활성 영역(ACT2) 상에는 듀얼 변환 게이트(DCG)가 배치될 수 있다. 상기 제6 화소(PX6)의 제 2 활성 영역(ACT2) 상에는 선택 게이트(SEL)가 배치될 수 있다. 본 예에 있어서, 상기 선택 게이트(SEL)는 제2 화소 그룹(GRP2)의 중심 위치인 제2 열에 위치하여 이웃하는 화소 그룹들의 출력 라인들(Vout) 간의 커플링을 억제하여 신호 노이즈를 감소시킬 수 있다.
상기 제8 화소(PX8)의 제 2 활성 영역(ACT2) 상에는 리셋 게이트(RG)가 배치될 수 있다. 상기 제2 화소(PX2)의 제 2 활성 영역(ACT2) 상에는 제1 더미 게이트(DM1)가 배치될 수 있다. 상기 제7 화소(PX7)의 제 2 활성 영역(ACT2) 상에는 제2 더미 게이트(DM2)가 배치될 수 있다. 상기 제9 화소(PX9)의 제 2 활성 영역(ACT2) 상에는 제3 더미 게이트(DM3)가 배치될 수 있다. 상기 더미 게이트들(DM1~DM3)은 게이트 전극들 형성 과정 중에 로딩 효과(Loading effect)에 의한 불량을 방지하기 위해 형성될 수 있다.
도 4에서 도시하지는 않았으나, 전송 게이트들(TG1~TG9) 상에는 도 1a 및 도 1b 처럼 TG 콘택(CT_TG)가 배치될 수 있다. 제 2 활성 영역들(ACT2) 상에 배치되는 게이트들(SF1~SF3, DCG, SEL, RG, DM1~DM3) 상에는 각각 상에는 도 1a 및 도 1b 처럼 GE 콘택(CT_GE)가 배치될 수 있다. 그 외의 구성은 도 1 내지 도 3을 참조하여 설명한 바와 동일할 수 있다.
도 4의 제 2 활성 영역들(ACT2) 상에 배치되는 게이트들(SF1~SF3, DCG, SEL, RG, DM1~DM3)과 이의 양측에 배치되는 소오스/드레인 영역들(SD1, SD2)에 의해 트랜지스터들이 구성될 수 있다. 예를 들면 제1 내지 제3 소스 팔로워 게이트들(SF1, SF2, SF3)과 이의 양측에 배치되는 소오스/드레인 영역들(SD1, SD2)은 각각 도8a의 제1 내지 제3 소스 팔로워 트랜지스터들(S1, S2, S3)을 구성할 수 있다. 듀얼 변환 게이트(DCG)와 이의 양측에 배치되는 소오스/드레인 영역들(SD1, SD2)은 도 8a의 듀얼 변환 트랜지스터(DCX)를 구성할 수 있다. 선택 게이트(SEL)와 이의 양측에 배치되는 소오스/드레인 영역들(SD1, SD2)은 도 8a의 선택 트랜지스터(SE)를 구성할 수 있다. 리셋 게이트(RG)와 이의 양측에 배치되는 소오스/드레인 영역들(SD1, SD2)은 도 8a의 리셋 트랜지스터(RX)를 구성할 수 있다. 제1 내지 제3 더미 게이트들(DM1~DM3)과 이의 양측에 배치되는 소오스/드레인 영역들(SD1, SD2)은 각각 도 8b의 더미 트랜지스터들(DMX)를 구성할 수 있다.
도 5는 도 4의 이미지 센서에서 배선 연결을 나타내는 평면도이다. 도면의 명확성을 위하여 도 5에서 일부 콘택들의 도시는 생략되었다. 도 6a와 도 6b는 각각 도 5를 D-D'선으로 자른 단면도들이다. 도 7은 도 5의 'P1'을 확대한 도면이다.
도 2a, 도 5 및 도 6a를 참조하면, 제1 방향(D1)으로 제2 화소 그룹(GRP2)의 양 옆에 제1 화소 그룹(GRP1)가 배치될 수 있다. 상기 제1 화소 그룹(GRP1)에도 제1 내지 제9 화소들(PX)과 트랜지스터들이 도 4의 제2 화소 그룹(GRP2)과 동일하게 배치될 수 있다. 이로써 제1 화소 그룹(GRP1)의 제3,6,9 화소들(PX3, PX6, PX9)은 각각 제2 화소 그룹(GRP2)의 제1,4,7 화소들(PX1, PX4, PX7)과 인접할 수 있다. 제1화소 그룹(GRP1)의 제3 화소(PX3)에 배치되는 제2 소스 팔로워 게이트(SF2)는 제2 화소 그룹(GRP2)의 제1 화소(PX1)에 배치되는 제1 소스 팔로워 게이트(SF1)에 인접할 수 있다. 제1화소 그룹(GRP1)의 제6 화소(PX6)에 배치되는 선택 게이트(SEL)는 제2 화소 그룹(GRP2)의 제4 화소(PX4)에 배치되는 제3 소스 팔로워 게이트(SF3)에 인접할 수 있다. 제1화소 그룹(GRP1)의 제9 화소(PX9)에 배치되는 제3 더미 게이트(DM3)는 제2 화소 그룹(GRP2)의 제7 화소(PX7)에 배치되는 제2 더미 게이트(DM2)에 인접할 수 있다. 제1 화소 그룹(GRP1)의 제1,4,7 화소들(PX1, PX4, PX7)은 각각 제2 화소 그룹(GRP2)의 제3,6,9 화소들(PX3, PX6, PX9)과 인접할 수 있다.
제2 화소 그룹(GRP2)의 제1 내지 제9 부유 확산 영역들(FD1~FD9)은 FD 콘택들(CT_FD), FD 연결 배선(FDC) 및 SF 콘택(CT_SF)에 의해 제2 화소 그룹(GRP2)의 제1 및 제3 소스 팔로워 게이트들(SF1, SF3) 그리고 제1 화소 그룹(GRP1)의 제2 소스 팔로워 게이트(SF2)에 연결될 수 있다. 명세서 전체에서 상기 SF 콘택(CT_SF)은 소스 팔로워 게이트 콘택으로도 명명될 수 있다. 상기 FD 콘택들(CT_FD)은 상기 제1 층간절연막(ILD1)을 관통하여 상기 제2 화소 그룹(GRP2)의 제1 내지 제9 부유 확산 영역들(FD1~FD9)과 접할 수 있다. 상기 SF 콘택(CT_SF)은 상기 제1 층간절연막(ILD1)을 관통하여 상기 제1 내지 제 3 소스 팔로워 게이트들(SF1~SF3)과 접할 수 있다.
상기 FD 연결 배선(FDC)은 상기 제1 층간절연막(ILD1) 상에 배치될 수 있다. 상기 FD 연결 배선(FDC)의 일부는 제1 화소 그룹(GRP1)과 제2 화소 그룹(GRP2)의 경계와 중첩될 수 있다. 상기 제2 화소 그룹(GRP2)의 부유 확산 영역들(FD1~FD9)을 연결하는 상기 FD 연결 배선(FDC)의 대부분은 상기 제2 화소 그룹(GRP2) 위에 위치하되, 상기 FD 연결 배선(FDC)의 일부가 제1 화소 그룹(GRP1) 위로 연장될 수 있다.
상기 FD 연결 배선(FDC)은 상기 제2 화소 그룹(GRP2)의 제5 화소(PX5)에 배치되는 듀얼 변환 게이트(DCG) 우측의 제2 소스/드레인 영역(SD2)과 연결될 수 있다. 제1 내지 제9 부유 확산 영역들(FD1~FD9)을 연결하는 상기 FD 연결 배선(FDC)의 일부는 'U' 또는 'C'자 형태를 가질 수 있다. 상기 FD 연결 배선(FDC) 및 상기 FD 콘택들(CT_FD)은 FD 연결 구조체를 구성할 수 있다. 상기 FD 연결 배선(FDC)은 제1 배선들(M1)과 동일한 높이에 위치하여 제1 내지 제9 부유 확산 영역들(FD1~FD9)과 제1 내지 제3 소스 팔로워 게이트들(SF1~SF3) 간의 연결 길이가 상대적으로 짧아질 수 있다. 이로써 이웃 배선들에 의한 기생 캐패시턴스와 같은 간섭 현상을 최소화할 수 있어 전기적 신호의 노이즈를 감소시킬 수 있다. 또한 제1 내지 제9 부유 확산 영역들(FD1~FD9)을 연결하는 FD 연결 구조체의 캐패시턴스가 과도하게 커지는 것을 방지할 수 있다.
제2 화소 그룹(GRP2)의 제1 소스 팔로워 게이트(SF1)의 우측의 제2 소스/드레인 영역(SD2)과 제3 소스 팔로워 게이트(SF3) 좌측의 제1 소스/드레인 영역(SD1), 그리고 제1 화소 그룹(GRP1)의 제2 소스 팔로워 게이트(SF2)의 우측의 제2 소스/드레인 영역(SD2)과 선택 게이트(SEL) 좌측의 제1 소스/드레인 영역(SD1)은 SF-SEL 배선(SF-SEL)에 의해 서로 전기적으로 연결될 수 있다. 명세서 전체에서 상기 SF-SEL 배선(SF-SEL)은 소스 팔로워 게이트-선택 게이트 연결 배선으로도 명명될 수 있다. 상기 SF-SEL 배선(SF-SEL)은 상기 FDC 배선과 동일한 높이에 위치할 수 있다. 상기 SF-SEL 배선(SF-SEL)은 제1 층간절연막(ILD1) 상에 위치할 수 있다. 상기 SF-SEL 배선(SF-SEL)은 평면적 관점에서 'H' 형태를 가질 수 있다. 상기 SF-SEL 배선(SF-SEL)은 상기 제1 화소 그룹(GRP1)과 상기 제2 화소 그룹(GRP2) 사이의 경계를 중심으로 거울 대칭된 형태를 가질 수 있다. 선택 게이트(SEL) 우측의 제2 소스/드레인 영역(SD2)은 출력 라인(Vout)과 연결될 수 있다.
상기 제1 내지 제3 소스 팔로워 게이트들(SF1~SF3)과 상기 선택 게이트(SEL)가 서로 인접하도록 배치되므로, 상기 SF-SEL 배선(SF-SEL)의 길이가 상대적으로 매우 짧아질 수 있다. 구체적으로 도 7을 참조하면, 상기 화소 분리부(DTI)에 의해 한정되는 화소들(PX)은 각각 제1 방향(D1)으로 제1 폭(W1)을 그리고 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 상기 SF-SEL 배선(SF-SEL)은 제1 방향(D1)으로 제3 폭(W3)을 그리고 제2 방향(D2)으로 제4 폭(W4)을 가질 수 있다. 상기 제3 폭(W3)은 상기 제1 폭(W1) 보다 작을 수 있다. 상기 제4 폭(W4)은 상기 제2 폭(W2) 보다 작을 수 있다. 이와 같이 상기 SF-SEL 배선(SF-SEL)의 길이가 상대적으로 매우 짧아져 전기적 신호의 노이즈를 감소시킬 수 있다.
도 6b를 참조하면, 본 예에 있어서, 제1 면(2a)에는 얕은 소자분리막(STI)이 없이 소자 분리 영역들(SR)만으로 활성 영역들(ACT1~ACT2)가 정의될 수 있다. 화소 분리부(DTI)는 도 6a와 다른 구조를 가질 수 있다. 구체적으로 기판(2)에서 제2 면(2b)으로부터 제1 면(2a)으로 깊은 트렌치(TRC)가 형성될 수 있다. 상기 깊은 트렌치(TRC)는 상기 제1 면(2a)과 이격될 수 있다. 상기 깊은 트렌치(TRC)의 바닥면은 소자 분리 영역들(SR)과 접할 수 있다. 상기 깊은 트렌치(TRC)의 내벽과 바닥면 그리고 상기 제2 면(2b)은 고정전하막(40)으로 덮일 수 있다. 상기 깊은 트렌치(TRC)은 매립 절연막(41)으로 채워질 수 있다. 상기 매립 절연막(41)은 연장되어 상기 제2 면(2b) 상의 고정 전하막(40)을 덮을 수 있다. 상기 매립 절연막(41)은 예를 들면 실리콘 산화물을 포함할 수 있다. 상기 깊은 트렌치(TRC) 안의 상기 고정 전하막(40)과 상기 매립 절연막(41)은 상기 화소 분리부(DTI)를 구성할 수 있다. 반사방지막(42)은 매립 절연막(41) 상에 위치할 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.
도 8a는 도 5의 이미지 센서의 회로도를 나타낸다.
도 5 및 도 8a를 참조하면, 본 예에 따른 이미지 센서(1001)에서는 제2 화소 그룹(GRP2)에 배치되는 전송 트랜지스터들(T1~T9), 듀얼 변환 트랜지스터(DCX), 리셋 트랜지스터(RX), 제1 및 제 3 소스 팔로워 트랜지스터들(S1, S3)과 이에 전기적으로 연결되는 제1 화소 그룹(GRP1)의 제2 소스 팔로워 트랜지스터(S1)과 선택 트랜지스터(SE)을 포함한다. 제2 화소 그룹(GRP2)의 제1 내지 제9 광전 변환부들(PD1~PD9)은 이미지 센서(1001)로 입사되는 광에 대응하는 전자(전하)들을 각각 생성하고 축적할 수 있다. 전송 트랜지스터들(T1~T9)의 일단들은 광전 변환부들(PD1~PD9)에 각각 연결되고 전송 트랜지스터들(T1~T9)의 타단들인 부유 확산 영역들(FD1~FD9)은 FD 연결 배선(FDC)에 공통적으로 연결될 수 있다.
전송 트랜지스터들(T1~T9)은 전송 게이트들(TG1~TG9)에 인가되는 전기적 신호(전압)들에 기초하여 광전 변환부들(PD1~PD9)에 의해 집적된 전자들을 FD 연결 배선(FDC)으로 전송할 수 있다. FD 연결 배선(FDC)은 전송 트랜지스터들(T1~T9)로부터 제공되는 전자들을 축적 및 저장할 수 있다. FD 연결 배선(FDC)(또는 부유 확산 영역들(FD1~FD9))의 커패시턴스는 CFDC일 수 있다. 또는 커패시턴스 CFDC는 FD 연결 배선(FDC), 부유 확산 영역들(FD1~FD9) 중 적어도 하나 및 FD 콘택들(CT_FD)의 커패시턴스들의 합일 수 있다.
도 5에 도시되지는 않았지만, 도 5에서 듀얼 변환 게이트(DCG)의 좌측의 제1 소오스/드레인 영역(SD1)(도 8a에서 듀얼 변환 트랜지스터(DCX)의 일 단자에 해당)은 제1 배선들(M1) 중 어느 하나와 제2 배선들(M2) 중 어느 하나에 의해 리셋 게이트(RG)의 좌측의 제1 소오스/드레인 영역(SD1)(도 8a에서 리셋 트랜지스터(RX)의 일 단자에 해당))과 연결될 수 있다. 듀얼 변환 트랜지스터(DCX)의 일 단자와 리셋 트랜지스터(RX)의 일 단자를 연결하는 RD 연결 배선(RDC)의 커패시턴스는 CRDC일 수 있다. 또는 커패시턴스 CRDC는 듀얼 변환 게이트(DCG)의 좌측의 제1 소오스/드레인 영역(SD1), 리셋 게이트(RG)의 좌측의 제1 소오스/드레인 영역(SD1), 그리고 이들을 연결하는 콘택들과 배선들의 커패시턴스들을 합한 값에 해당할 수 있다.
커패시턴스(CFDC)와 전송 트랜지스터들(T1~T9)로부터 제공되는 전자들의 양(전하량)에 따라, FD 연결 배선(FDC)의 전압 레벨이 결정될 수 있다. 리셋 트랜지스터(RX)는 FD 연결 배선(FDC)(또는 부유 확산 영역들(FD1~FD9))을 리셋시킬 수 있다. 예를 들어, 듀얼 변환 트랜지스터(DCX)를 턴온시킨 상태에서 리셋 트랜지스터(RX)는 리셋 게이트(RG)에 인가되는 전기적 신호(리셋 신호)에 기초하여, FD 연결 배선(FDC)과 전원 전압(VPIX)을 전기적으로 연결할 수 있다. 리셋 트랜지스터(RX)는 리셋 신호에 기초하여 FD 연결 배선(FDC)(또는 부유 확산 영역들(FD1~FD9))의 전압 레벨을 전원 전압(VPIX)으로 구동하여 FD 연결 배선(FDC)(또는 부유 확산 영역들(FD1~FD9))에 저장된 전자들을 제거 또는 방출할 수 있다.
제1 내지 제 3 소스 팔로워 트랜지스터들(S1~S3)는 전원 전압(VPIX)과 선택 트랜지스터(SE) 사이에 병렬로 연결될 수 있다. 제1 내지 제 3 소스 팔로워 트랜지스터들(S1~S3)이 병렬로 연결되기 쉽도록 도 5에서 제1 내지 제 3 소스 팔로워 게이트들(SF1~SF3)서로 인접하게 배치될 수 있다.
제1 내지 제 3 소스 팔로워 트랜지스터들(S1~S3)의 게이트들(SF1~SF3)은 FD 연결 배선(FDC)에 연결될 수 있다. 제1 내지 제 3 소스 팔로워 트랜지스터들(S1~S3)는 FD 연결 배선(FDC)의 전압 레벨에 기초하여 선택 트랜지스터(SE)로 출력 신호를 출력할 수 있다. 제1 내지 제 3 소스 팔로워 트랜지스터들(S1~S3)는 소스 팔로워 버퍼 증폭기일 수 있다. 선택 트랜지스터(SE)는 1 내지 제 3 소스 팔로워 트랜지스터들(S1~S3)와 출력 라인(Vout) 사이에 연결될 수 있다. 선택 트랜지스터(SE)는 선택 게이트(SEL)에 인가되는 전기적 신호에 기초하여 출력 라인(Vout)을 통해 출력 신호를 전송할 수 있다.
하나의 화소 그룹에 속한 전송 트랜지스터들(T1~T9)은 동시에 턴온 되어 하나의 화소 그룹의 화소들(PX1~PX9)의 전기적 신호들이 합쳐져 하나의 단위 화소의 출력값으로 읽혀질 수 있다. 또는 하나의 화소 그룹에 속한 전송 트랜지스터들(T1~T9)은 순차적으로 턴온되어 각각의 화소의 출력값으로 읽혀질 수 있다.
듀얼 변환 트랜지스터(DCX)는 부유 확산 영역(FD1)과 리셋 트랜지스터(RX) 사이에 연결될 수 있다. 듀얼 변환 트랜지스터(DCX)가 턴 오프되면, 상기 제2 화소 그룹(GRP2)의 FWC(Full Well Capacity)는 FD 연결 배선(FDC)(또는 부유 확산 영역들(FD1~FD9))의 커패시턴스(CFDC)일 수 있다. 듀얼 변환 트랜지스터(DCX)가 턴 온 되면, 제2 화소 그룹(GRP2)의 FWC는 FD 연결 배선과 RD 연결 배선들의 커패시턴스들(CFDC, CRDC)의 합일 수 있다.
예를 들어, 이미지 센서(1001)가 저조도 조건에서 동작하면, 듀얼 변환 트랜지스터(DCX)가 턴 오프되어(제2 화소 그룹(GRP2)의 FWC는 상대적으로 낮아져서) 제2 화소 그룹(GRP2)의 변환 이득(예를 들어, 변환 이득의 단위는 μV/e-)이 상대적으로 증가할 수 있다. 이미지 센서(1001)가 고조도 조건에서 동작하면, 듀얼 변환 트랜지스터(DCX)가 턴 온되어(제2 화소 그룹(GRP2)의 FWC는 상대적으로 증가하여) 제2 화소 그룹(GRP2)의 변환 이득이 상대적으로 감소할 수 있다. 듀얼 변환 트랜지스터(DCX)는 듀얼 변환 게이트(DCG)에 인가되는 전기적 신호에 응답하여 제2 화소 그룹(GRP2)의 변환 이득을 가변할 수 있다.
상기 제1 내지 제3 소스 팔로워 게이트들(SF1~SF3)은 복수개로 서로 병렬로 연결되어 핑거드 타입(fingered type)의 소스 팔로워 트랜지스터를 구성할 수 있다. 소스 팔로워 트랜지스터는 다른 전송 트랜지스터, 리셋 트랜지스터 및 선택 트랜지스터 보다 트랜지스터 소자 고유의 열 잡음(thermal noise) 및 플리커 잡음(flicker noise)의 영향에 가장 민감할 수 있다. 소스 팔로워 트랜지스터 소자에 유발된 잡음(noise)은 그대로 내부 회로에 전달되어 화질을 저하시키는 결과를 가져온다. 상기 소스 팔로워 트랜지스터를 핑거드 타입으로 형성함으로써 이러한 트랜지스터 소자 고유의 열 잡음 및 플리커 잡음의 영향을 줄이고 상기 FD 연결 배선(FDC)의 전위를 충실히 읽어내는데 도움이 될 수 있다.
도 8b는 도 5의 더미 트랜지스터들의 회로도를 나타낸다.
도 5 및 도 8b를 참조하면, 더미 트랜지스터(DMX)의 게이트 단자와 소오스/드레인 단자들에는 모두 전원 전압(VPIX)이 인가될 수 있다. 즉, 제1 내지 제3 더미 게이트들(DM1~DM3)과 이의 양 옆에 위치하는 제1 및 제2 소오스/드레인 영역들(SD1, SD2)에는 모두 전원 전압(VPIX)이 인가될 수 있다. 만약 제1 내지 제3 더미 게이트들(DM1~DM3)이 전기적으로 플로팅될 경우에, 제1 내지 제3 더미 게이트들(DM1~DM3)에 의해, 이에 인접하는 배선들에 인가되는 전기적 신호에 노이즈가 발생할 수 있다. 그러나 본 발명에서 더미 트랜지스터(DM)의 게이트 단자와 소오스/드레인 단자들에는 모두 전원 전압(VPIX)이 인가되므로, 이에 인접하는 배선들의 신호 노이즈를 방지하거나 최소화할 수 있다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 레이아웃이다.
도 9를 참조하면, 본 예에 따른 이미지 센서(1002)의 제2 화소 그룹(GRP2)에서 제1 화소(PX1)의 제2 활성 영역(ACT2)에 제1 소스 팔로워 게이트(SF1)가 배치될 수 있다. 제2 화소(PX2)의 제2 활성 영역(ACT2)에 제1 더미 게이트(DM1)가 배치될 수 있다. 제3 화소(PX3)의 제2 활성 영역(ACT2)에 제2 소스 팔로워 게이트(SF2)가 배치될 수 있다. 제4 화소(PX4)의 제2 활성 영역(ACT2)에 제1 선택 게이트(SE1)가 배치될 수 있다. 제5 화소(PX5)의 제2 활성 영역(ACT2)에 듀얼 변환 게이트(DCG)가 배치될 수 있다. 제6 화소(PX6)의 제2 활성 영역(ACT2)에 제2 선택 게이트(SEL2)가 배치될 수 있다. 제7 화소(PX7)의 제2 활성 영역(ACT2)에 제3 소스 팔로워 게이트(SF3)가 배치될 수 있다. 제8 화소(PX8)의 제2 활성 영역(ACT2)에 리셋 게이트(RG)가 배치될 수 있다. 제9 화소(PX9)의 제2 활성 영역(ACT2)에 제4 소스 팔로워 게이트(SF4)가 배치될 수 있다. 그 외의 구성은 도 4를 참조하여 설명한 바와 동일할 수 있다.
도 10은 도 9의 이미지 센서에서 배선 연결을 나타내는 평면도이다. 도면의 명확성을 위하여 도 10에서 일부 콘택들의 도시는 생략되었다. 도 11은 도 10의 이미지 센서의 회로도이다.
도 10을 참조하면, 본 예에 따른 이미지 센서(1002)에서, 제1 방향(D1)으로 제2 화소 그룹(GRP2)의 양 옆에 제1 화소 그룹(GRP1)가 배치될 수 있다. 상기 제1 화소 그룹(GRP1)에도 제1 내지 제9 화소들(PX)과 트랜지스터들이 도 9의 제2 화소 그룹(GRP2)과 동일하게 배치될 수 있다. 이로써 제1 화소 그룹(GRP1)의 제3,6,9 화소들(PX3, PX6, PX9)은 각각 제2 화소 그룹(GRP2)의 제1,4,7 화소들(PX1, PX4, PX7)과 인접할 수 있다. 제1화소 그룹(GRP1)의 제3 화소(PX3)에 배치되는 제2 소스 팔로워 게이트(SF2)는 제2 화소 그룹(GRP2)의 제1 화소(PX1)에 배치되는 제1 소스 팔로워 게이트(SF1)에 인접할 수 있다. 제1화소 그룹(GRP1)의 제6 화소(PX6)에 배치되는 제2 선택 게이트(SEL2)는 제2 화소 그룹(GRP2)의 제4 화소(PX4)에 배치되는 제1 선택 게이트(SEL1)에 인접할 수 있다. 제1화소 그룹(GRP1)의 제9 화소(PX9)에 배치되는 제4 소스 팔로워 게이트(SF4)는 제2 화소 그룹(GRP2)의 제7 화소(PX7)에 배치되는 제3 소스 팔로워 게이트(SF3)에 인접할 수 있다. 제1 화소 그룹(GRP1)의 제1,4,7 화소들(PX1, PX4, PX7)은 각각 제2 화소 그룹(GRP2)의 제3,6,9 화소들(PX3, PX6, PX9)과 인접할 수 있다.
도 2a, 도 6a 및 도 10을 참조하면, 제2 화소 그룹(GRP2)의 제1 내지 제9 부유 확산 영역들(FD1~FD9)은 FD 콘택들(CT_FD), FD 연결 배선(FDC) 및 SF 콘택(CT_SF)에 의해 제2 화소 그룹(GRP2)의 제1 및 제3 소스 팔로워 게이트들(SF1, SF3) 그리고 제1 화소 그룹(GRP1)의 제2 및 제4 소스 팔로워 게이트들(SF2, SF4)에 연결될 수 있다.
상기 FD 콘택들(CT_FD)은 상기 제1 층간절연막(ILD1)을 관통하여 상기 제2 화소 그룹(GRP2)의 제1 내지 제9 부유 확산 영역들(FD1~FD9)과 접할 수 있다. 상기 SF 콘택(CT_SF)은 상기 제1 층간절연막(ILD1)을 관통하여 상기 제1 내지 제 4 소스 팔로워 게이트들(SF1~SF4)과 접할 수 있다. 상기 FD 연결 배선(FDC)은 상기 제1 층간절연막(ILD1) 상에 배치될 수 있다. 상기 FD 연결 배선(FDC)은 상기 제2 화소 그룹(GRP2)의 제5 화소(PX5)에 배치되는 듀얼 변환 게이트(DCG) 옆의 제2 소스/드레인 영역(SD2)과 연결될 수 있다. 제1 내지 제9 부유 확산 영역들(FD1~FD9)을 연결하는 상기 FD 연결 배선(FDC)는 'π'자 형태를 가질 수 있다. 상기 FD 연결 배선(FDC)은 제1 배선들(M1)과 동일한 높이에 위치하여 제1 내지 제9 부유 확산 영역들(FD1~FD9)과 제1 내지 제4 소스 팔로워 게이트들(SF1~SF4) 간의 연결 길이가 상대적으로 짧아질 수 있다. 이로써 이웃 배선들에 의한 기생 캐패시턴스와 같은 간섭 현상을 최소화할 수 있어 전기적 신호의 노이즈를 감소시킬 수 있다.
제2 화소 그룹(GRP2)의 제1 소스 팔로워 게이트(SF1)의 우측의 제2 소스/드레인 영역(SD2), 그리고 제1 화소 그룹(GRP1)의 제2 소스 팔로워 게이트(SF2)의 우측의 제2 소스/드레인 영역(SD2)과 제2 선택 게이트(SEL2)의 좌측의 제1 소스/드레인 영역(SD1)은 SF-SEL2 배선(SF-SEL2)에 의해 연결될 수 있다. 제1 화소 그룹(GRP1)의 제4 소스 팔로워 게이트(SF4)의 좌측의 제1 소스/드레인 영역(SD1), 그리고 제2 화소 그룹(GRP2)의 제3 소스 팔로워 게이트(SF3)의 좌측의 제1 소스/드레인 영역(SD1)과 제1 선택 게이트(SEL1)의 우측의 제2 소스/드레인 영역(SD2)은 SF-SEL1 배선(SF-SEL1)에 의해 연결될 수 있다. 평면적으로 상기 SF-SEL2 배선(SF-SEL2)과 상기 SF-SEL1 배선(SF-SEL1)은 각각 'L'자 형태를 가질 수 있다. 본 예에 있어서는 4개의 소스 팔로워 트랜지스터들 사이에 선택 트랜지스터를 두 개로 배열함에 따라 상기 SF-SEL2 배선(SF-SEL2)과 상기 SF-SEL1 배선(SF-SEL1)의 길이가 길어지는 것을 방지하여 전기적 신호의 노이즈를 감소시킬 수 있다.
제2 화소 그룹(GRP2)의 제1 선택 게이트(SEL1)의 좌측의 제1 소스/드레인 영역(SD1)과 제1 화소 그룹(GRP1)의 제2 선택 게이트(SEL2)의 우측의 제2 소스/드레인 영역(SD2)은 출력 라인(Vout)과 공통으로 연결될 수 있다. 상기 SF-SEL2 배선(SF-SEL2)과 상기 SF-SEL1 배선(SF-SEL1)은 상기 FDC 배선과 동일한 높이에 위치할 수 있다. 상기 SF-SEL2 배선(SF-SEL2)과 상기 SF-SEL1 배선(SF-SEL1)은 제1 층간절연막(ILD1) 상에 위치할 수 있다.
상기 제1 내지 제4 소스 팔로워 게이트들(SF1~SF4)과 상기 선택 게이트들(SEL1, SEL2)가 서로 인접하도록 배치되므로, 상기 SF-SEL2 배선(SF-SEL2)과 상기 SF-SEL1 배선(SF-SEL1)의 길이가 상대적으로 매우 짧아질 수 있다. 구체적으로 상기 SF-SEL2 배선(SF-SEL2)과 상기 SF-SEL1 배선(SF-SEL1)은 각각 도 7을 참조하여 설명한 바와 같이, 제1 방향(D1)으로 제3 폭(W3)을 그리고 제2 방향(D2)으로 제4 폭(W4)을 가질 수 있다. 상기 제3 폭(W3)은 상기 제1 폭(W1) 보다 작을 수 있다. 상기 제4 폭(W4)은 상기 제2 폭(W2) 보다 작을 수 있다. 이와 같이 상기 SF-SEL2 배선(SF-SEL2)과 상기 SF-SEL1 배선(SF-SEL1)의 길이가 상대적으로 매우 짧아져 전기적 신호의 노이즈를 감소시킬 수 있다.
도 11을 참조하면, 제1 내지 제4 소스 팔로워 트랜지스터들(S1~S4)이 병렬로 연결될 수 있다. 또한 제1 및 제2 선택 트랜지스터들(SE1, SE2)도 병렬로 연결될 수 있다. 그 외의 설명은 도 8a를 참조하여 설명한 바와 동일할 수 있다.
도 12는 본 발명의 실시예들에 따른 이미지 센서의 레이아웃이다.
도 12를 참조하면, 본 예에 따른 이미지 센서(1003)에서는 도 4의 더미 게이트들(DM1~DM3)을 포함하지 않는다. 제1 내지 제3 화소들(PX1~PX3)의 제2 활성 영역들(ACT) 상에는 도 1a 및 도 1b를 참조하여 설명한 어떠한 게이트 전극도 배치되지 않으며 소스/드레인 영역들 그리고 SD 콘택들과 GE 콘택들도 배치되지 않는다. 제 2,5,8 화소들(PX2, PX5, PX8)은 제1 방향(D1)으로 제3,6,9 화소들(PX3, PX6, PX9)과 거울 대칭될 수 있다. 제4 화소(PX4)의 제2 활성 영역(ACT2)에는 제1 소스 팔로워 게이트(SF1)가 배치될 수 있다. 제5 화소(PX5)의 제2 활성 영역(ACT2)에는 선택 게이트(SEL)가 배치될 수 있다. 제6 화소(PX6)의 제2 활성 영역(ACT2)에는 듀얼 변환 게이트(DCG)가 배치될 수 있다. 제7 화소(PX7)의 제2 활성 영역(ACT2)에는 제2 소스 팔로워 게이트(SF2)가 배치될 수 있다. 제8 화소(PX8)의 제2 활성 영역(ACT2)에는 제3 소스 팔로워 게이트(SF3)가 배치될 수 있다. 제9 화소(PX9)의 제2 활성 영역(ACT2)에는 리셋 게이트(RG)가 배치될 수 있다.
도 13은 도 12의 이미지 센서에서 배선 연결을 나타내는 평면도이다. 도면의 명확성을 위하여 도 12에서 일부 콘택들의 도시는 생략되었다. 도 14는 도 13의 이미지 센서의 회로도이다.
도 13 및 도 14를 참조하면, 제1 방향(D1)으로 제2 화소 그룹(GRP2)과 제1 화소 그룹(GRP1)가 나란히 배치될 수 있다. 상기 제2 화소 그룹(GRP2)의 화소들(PX1~PX9)과 트랜지스터들의 배치는 도 12와 동일할 수 있다. 상기 제1 화소 그룹(GRP1) 내의 화소들(PX1~PX9)과 트랜지스터들의 배치는 상기 제2 화소 그룹(GRP2)과 거울 대칭될 수 있다. 즉, 상기 제1 화소 그룹(GRP1)의 배열은 다음과 같다.
제1 화소 그룹(GRP1)에서 제3,2,1 화소들(PX3, PX2, PX1)이 제1 방향(D1)을 따라 나란히 배열되며 제1열을 구성할 수 있다. 제6,5,4 화소들(PX6, PX5, PX4)이 제1 방향(D1)을 따라 나란히 배열되며 제2열을 구성할 수 있다. 제9,8,7 화소들(PX9, PX8, PX7)이 제1 방향(D1)을 따라 나란히 배열되며 제3열을 구성할 수 있다. 이로써 제2 화소 그룹(GRP2)의 제3,6,9 화소들(PX3, PX6, PX9)은 제1 화소 그룹(GRP1)의 제3,6,9 화소들(PX3, PX6, PX9)과 각각 인접할 수 있다. 제1 및 제2 화소 그룹들(GRP1, GRP2)의 듀얼 변환 게이트들(DCG)은 서로 인접할 수 있다. 제1 및 제2 화소 그룹들(GRP1, GRP2)의 리셋 게이트들(RG)은 서로 인접할 수 있다.
도 2a, 도 6a 및 도 13을 참조하면, 제2 화소 그룹(GRP2)의 제1 내지 제9 부유 확산 영역들(FD1~FD9)은 FD 콘택들(CT_FD), FD 연결 배선(FDC) 및 SF 콘택(CT_SF)에 의해 제2 화소 그룹(GRP2)의 제1 내지 제3 소스 팔로워 게이트들(SF1~SF3)에 연결될 수 있다. 상기 FD 연결 배선(FDC)은 상기 제2 화소 그룹(GRP2)의 제6 화소(PX6)에 배치되는 듀얼 변환 게이트(DCG) 우측의 제2 소스/드레인 영역(SD2)과 연결될 수 있다. 제2 화소 그룹(GRP2)에서 제1 소스 팔로워 게이트(SF1)의 우측의 제2 소스/드레인 영역(SD2), 제2 소스 팔로워 게이트(SF2)의 좌측의 제1 소스/드레인 영역(SD1), 제3 소스 팔로워 게이트(SF3)의 좌측의 제1 소스/드레인 영역(SD1) 및 선택 게이트(SEL)의 우측의 제2 소스/드레인 영역(SD2)은 SF-SEL 배선(SF-SEL)에 의해 연결될 수 있다. 평면적으로 상기 SF-SEL 배선(SF-SEL)은 'C'자 형태를 가질 수 있다. 본 예에 있어서, 평면적으로 상기 FD 연결 배선(FDC)가 상기 SF-SEL 배선(SF-SEL)을 둘러쌀 수 있다. 선택 게이트(SEL)의 좌측의 제1 소스/드레인 영역(SD1)은 출력 라인(Vout)과 연결될 수 있다. 상기 제1 화소 그룹(GRP1)에서 상기 FD 연결 배선(FDC)과 상기 SF-SEL 배선(SF-SEL)의 형태는 상기 제2 화소 그룹(GRP2)과 거울 대칭될 수 있다.
제2 화소 그룹(GRP2)에서 듀얼 변환 게이트(DCG)의 좌측의 제1 소스/드레인 영역(SD1)과 리셋 게이트(RG)의 좌측의 제1 소스/드레인 영역(SD1)은 RD 연결 배선(RDC)에 의해 연결될 수 있다. 상기 RD 연결 배선(RDC)은 제1 화소 그룹(GRP1) 쪽으로 연장되어 제1 화소 그룹(GRP1)에서 듀얼 변환 게이트(DCG)의 좌측의 제1 소스/드레인 영역(SD1)과 리셋 게이트(RG)의 좌측의 제1 소스/드레인 영역(SD1)을 연결시킬 수 있다. 평면적 관점에서 상기 RD 연결 배선(RDC)은 상기 제1 화소 그룹(GRP1)과 상기 제2 화소 그룹(GRP2) 사이의 경계면을 기준으로 거울 대칭된 형태를 가질 수 있다. 본 명세서에 있어서, 상기 RD 연결 배선(RDC)은 리셋 트랜지스터-듀얼 변환 트랜지스터 연결 배선으로 명명될 수 있다.
본 예에 있어서 상기 제1 및 제2 화소 그룹들(GRP1, GRP2)의 제3 화소들(PX3) 상에 더미 게이트들이 배치되지 않기 때문에, 더미 게이트들에 의한 커플링 또는 기생 캐패시턴스 발생 가능성이 없다. 이로써 상기 RD 연결 배선(RDC)은 상기 제1 및 제2 화소 그룹들(GRP1, GRP2)의 제3 화소들(PX3) 상으로 연장될 수 있다. 이로써 상기 RD 연결 배선(RDC)의 표면 면적을 늘릴 수 있다. 이로써 도 14처럼 상기 RD 연결 배선(RDC)의 커패시턴스 CRDC가 늘어날 수 있다. 이로써 고조도에서 제2 화소 그룹(GRP2) 및/또는 제1 화소 그룹(GRP1)의 FWC를 증가시킬 수 있다.
또한 본 예에 있어서 상기 RD 연결 배선(RDC)에 의해 상기 제1 및 제2 화소 그룹들(GRP1, GRP2)의 듀얼 변환 트랜지스터들(DCX)의 일 단자들과 리셋 트랜지스터들(RX)의 일 단자들이 공통으로 연결될 수 있다. 제1 화소 그룹(GRP1)의 FD 연결 배선의 커패시턴스를 CFDC1이라 할 수 있다. 제2 화소 그룹(GRP2)의 FD 연결 배선의 커패시턴스를 CFDC2이라 할 수 있다. 상기 제1 및 제2 화소 그룹들(GRP1, GRP2)의 듀얼 변환 트랜지스터들(DCX)을 각각 독립적으로 턴온 또는 턴오프시킴에 따라 커패시턴스를 더욱 늘려 변환 이득을 가변 범위를 크게 할 수 있다. 예를 들면, 제2 화소 그룹(GRP2)의 전송 트랜지스터들(T1~T9)을 모두 턴 온시키고, 제1 화소 그룹(GRP1)의 전송 트랜지스터들(T1~T9)을 모두 턴 오프시킨 상태에서 상기 제1 및 제2 화소 그룹들(GRP1, GRP2)의 듀얼 변환 트랜지스터들(DCX)을 모두 턴온 시키는 경우, 제2 화소 그룹(GRP2)의 FWC 변화량은 CFDC2+CRDC+CFDC1으로 증가될 수 있다.
이와 같이 RD 연결 배선(RDC)을 이용하여 이웃하는 화소 그룹들(도 3의 GRP1~GRP3)을 연결하고 화소 그룹들(GRP1~GRP3) 각각의 듀얼 변환 트랜지스터들(DCX)과 전송 트랜지스터들(T1~T9)의 동작에 따라 FWC 변화량을 증가시킬 수 있고 듀얼 변환 이득을 1배, 2배, 3배, 4배….등으로 가변시킬 수 있다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 레이아웃이다.
도 15를 참조하면, 본 예에 따른 이미지 센서(1004)에서는 제2 화소 그룹(GRP2)에서 제1 화소(PX1)의 제2 활성 영역(ACT2) 상에는 제1 소스 팔로워 게이트(SF1)가 배치될 수 있다. 제2 화소(PX2)의 제2 활성 영역(ACT2) 상에는 제2 소스 팔로워 게이트(SF2)가 배치될 수 있다. 제3 화소(PX3)의 제2 활성 영역(ACT2) 상에는 리셋 게이트(RG)가 배치될 수 있다. 제4 화소(PX4)의 제2 활성 영역(ACT2) 상에는 제3 소스 팔로워 게이트(SF3)가 배치될 수 있다. 제5 화소(PX5)의 제2 활성 영역(ACT2) 상에는 선택 게이트(SEL)가 배치될 수 있다. 제6 화소(PX6)의 제2 활성 영역(ACT2) 상에는 듀얼 변환 게이트(DCG)가 배치될 수 있다. 제7 화소(PX7)의 제2 활성 영역(ACT2) 상에는 제4 소스 팔로워 게이트(SF4)이 배치될 수 있다. 제8 화소(PX8)의 제2 활성 영역(ACT2) 상에는 제5 소스 팔로워 게이트(SF5)이 배치될 수 있다. 제9 화소(PX9)의 제2 활성 영역(ACT2) 상에는 더미 게이트(DM)이 배치될 수 있다. 그 외의 구성들의 배치는 도 12를 참조하여 설명한 바와 동일할 수 있다.
도 16은 도 15의 이미지 센서에서 배선 연결을 나타내는 평면도이다. 도면의 명확성을 위하여 도 15에서 일부 콘택들의 도시는 생략되었다. 도 17은 도 16의 이미지 센서의 회로도이다.
도 16 및 도 17을 참조하면, 제1 방향(D1)으로 제2 화소 그룹(GRP2)과 제1 화소 그룹(GRP1)가 나란히 배치될 수 있다. 상기 제2 화소 그룹(GRP2)의 화소들(PX1~PX9)과 트랜지스터들의 배치는 도 15와 동일할 수 있다. 상기 제1 화소 그룹(GRP1) 내의 화소들(PX1~PX9)과 트랜지스터들의 배치는, 도 13을 설명한 것처럼, 상기 제2 화소 그룹(GRP2)과 거울 대칭될 수 있다.
도 2a, 도 6a 및 도 16을 참조하면, 제2 화소 그룹(GRP2)의 제1 내지 제9 부유 확산 영역들(FD1~FD9)은 FD 콘택들(CT_FD), FD 연결 배선(FDC) 및 SF 콘택(CT_SF)에 의해 제2 화소 그룹(GRP2)의 제1 내지 제5 소스 팔로워 게이트들(SF1~SF5)에 연결될 수 있다. 상기 FD 연결 배선(FDC)은 상기 제2 화소 그룹(GRP2)의 제6 화소(PX6)에 배치되는 듀얼 변환 게이트(DCG) 우측의 제2 소스/드레인 영역(SD2)과 연결될 수 있다. 제2 화소 그룹(GRP2)에서 제1 소스 팔로워 게이트(SF1)의 우측의 제2 소스/드레인 영역(SD2), 제2 소스 팔로워 게이트(SF2)의 우측의 제2 소스/드레인 영역(SD2), 제3 소스 팔로워 게이트(SF3)의 우측의 제2 소스/드레인 영역(SD2), 제4 소스 팔로워 게이트(SF4)의 좌측의 제1 소스/드레인 영역(SD1), 제5 소스 팔로워 게이트(SF5)의 좌측의 제1 소스/드레인 영역(SD1) 및 선택 게이트(SEL)의 우측의 제2 소스/드레인 영역(SD2)은 SF-SEL 배선(SF-SEL)에 의해 연결될 수 있다. 본 예에 있어서, 평면적으로 상기 FD 연결 배선(FDC)가 상기 SF-SEL 배선(SF-SEL)을 둘러쌀 수 있다. 선택 게이트(SEL)의 좌측의 제1 소스/드레인 영역(SD1)은 출력 라인(Vout)과 연결될 수 있다. 상기 제1 화소 그룹(GRP1)에서 상기 FD 연결 배선(FDC)과 상기 SF-SEL 배선(SF-SEL)의 형태는 상기 제2 화소 그룹(GRP2)과 거울 대칭될 수 있다.
제2 화소 그룹(GRP2)에서 듀얼 변환 게이트(DCG)의 좌측의 제1 소스/드레인 영역(SD1)과 리셋 게이트(RG)의 우측의 제2 소스/드레인 영역(SD2)은 RD 연결 배선(RDC)에 의해 연결될 수 있다. 상기 RD 연결 배선(RDC)은 제1 화소 그룹(GRP1) 쪽으로 연장되어 제1 화소 그룹(GRP1)에서 듀얼 변환 게이트(DCG)의 좌측의 제1 소스/드레인 영역(SD1)과 리셋 게이트(RG)의 우측의 제1 소스/드레인 영역(SD1)을 연결시킬 수 있다. 평면적 관점에서 상기 RD 연결 배선(RDC)은 상기 제1 화소 그룹(GRP1)과 상기 제2 화소 그룹(GRP2) 사이의 경계면을 기준으로 거울 대칭된 형태를 가질 수 있다. 상기 RD 연결 배선(RDC)은 평면적으로 정사각형 또는 직사각형 형태를 가질 수 있다. 상기 RD 연결 배선(RDC)은 제1 방향(D1)과 제2 방향(D2)으로 하나의 화소(PX)의 폭들보다 상대적으로 작은 폭을 가져 신호 노이즈를 줄이는 동시에, 평면적으로 정사각형 또는 직사각형 형태를 가져, 라인 형태의 배선에 비해 표면 면적이 넓어져, 도 17처럼 상기 RD 연결 배선(RDC)의 커패시턴스 CRDC가 늘어날 수 있다. 이로써 고조도에서 제2 화소 그룹(GRP2) 및/또는 제1 화소 그룹(GRP1)의 FWC를 증가시킬 수 있다.
또한 본 예에 있어서 제1 내지 제 5 소스 팔로워 트랜지스터들(S1~S5)이 병렬로 연결되어 핑거드 타입(fingered type)의 소스 팔로워 트랜지스터를 구성할 수 있다. 이와 같이 병렬로 연결되는 소스 팔로워 트랜지스터들의 개수가 많아질수록 신호 노이즈가 더욱 감소할 수 있다. 그 외의 구성 및 동작은 도 13 및 도 14를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16에서, 서로 인접하는 제1 및 제2 화소 그룹들(GRP1, GRP2)을 하나의 단위 그룹으로 볼 때 6행과 3열의 배열(6x3 배열)의 화소들이 배치될 수 있다. 이 단위 그룹의 중심(즉, 제1 및 제2 화소 그룹들(GRP1, GRP2)의 경계)에 인접하여 (즉, 3행과 4행에) 리셋 게이트들(RG)과 듀얼 변환 게이트들(DCG)이 배치될 수 있다. 또한 이 단위 그룹의 가장자리에 인접하여 (즉, 2행과 5행에) 선택 게이트들(SEL)이 배치될 수 있다.
도 18은 본 발명의 실시예들에 따른 이미지 센서의 레이아웃이다.
도 18을 참조하면, 본 예에 따른 이미지 센서(1005)에서는, 제2 화소 그룹(GRP2)에서 제1 화소(PX1)의 제2 활성 영역(ACT2) 상에는 리셋 게이트(RG)가 배치될 수 있다. 제2 화소(PX2)의 제2 활성 영역(ACT2) 상에는 듀얼 변환 게이트(DCG)가 배치될 수 있다. 제3 화소(PX3)의 제2 활성 영역(ACT2) 상에는 제1 더미 게이트(DM1)가 배치될 수 있다. 제4 화소(PX4)의 제2 활성 영역(ACT2) 상에는 제1 소스 팔로워 게이트(SF1)가 배치될 수 있다. 제5 화소(PX5)의 제2 활성 영역(ACT2) 상에는 제2 소스 팔로워 게이트(SF2)가 배치될 수 있다. 제6 화소(PX6)의 제2 활성 영역(ACT2) 상에는 선택 게이트(SEL)가 배치될 수 있다. 제7 화소(PX7)의 제2 활성 영역(ACT2) 상에는 제3 소스 팔로워 게이트(SF3)이 배치될 수 있다. 제8 화소(PX8)의 제2 활성 영역(ACT2) 상에는 제4 소스 팔로워 게이트(SF4)이 배치될 수 있다. 제9 화소(PX9)의 제2 활성 영역(ACT2) 상에는 제2 더미 게이트(DM2)이 배치될 수 있다. 그 외의 구성들의 배치는 도 4를 참조하여 설명한 바와 동일할 수 있다. 본 예에 따른 이미지 센서(1005)에서는, 제2 화소 그룹(GRP2)의 화소들과 트랜지스터들의 배열이 도 3의 제1 및 제3 화소 그룹들(GRP1, GRP3)에서도 동일하게 배치될 수 있다. 즉, 본 예에 따른 이미지 센서(1005)에서는, 제2 화소 그룹(GRP2)의 화소들과 트랜지스터들의 배열이 제1 방향(D1)과 제2 방향(D2)을 따라 주기적으로 반복하여 배치될 수 있다.
도 19는 도 18의 이미지 센서에서 배선 연결을 나타내는 평면도이다. 도면의 명확성을 위하여 도 18에서 일부 콘택들의 도시는 생략되었다. 도 20은 도 19의 이미지 센서의 회로도이다.
도 19 및 도 20을 참조하면, 제1 방향(D1)으로 제2 화소 그룹(GRP2)과 제1 화소 그룹(GRP1)가 나란히 배치될 수 있다. 제2 화소 그룹(GRP2)과 제1 화소 그룹(GRP1)에서 각각 화소들(PX1~PX9)과 트랜지스터들의 배치는 도 18과 동일할 수 있다.
도 2a, 도 6a 및 도 19를 참조하면, 제2 화소 그룹(GRP2)의 제1 내지 제9 부유 확산 영역들(FD1~FD9)은 FD 콘택들(CT_FD), FD 연결 배선(FDC) 및 SF 콘택(CT_SF)에 의해 제2 화소 그룹(GRP2)의 제1 내지 제4 소스 팔로워 게이트들(SF1~SF4)에 연결될 수 있다. 상기 FD 연결 배선(FDC)은 상기 제2 화소 그룹(GRP2)의 제1 화소(PX1)에 배치되는 리셋 게이트(ㄲG) 우측의 제2 소스/드레인 영역(SD2)과 연결될 수 있다. 상기 FD 연결 배선(FDC) 평면적으로 제5 화소(PX5)와 제8 화소(PX8) 사이에서 십자 형태를 가질 수 있다. 상기 제1 화소 그룹(GRP1)에서 상기 FD 연결 배선(FDC)의 형태도 상기 제2 화소 그룹(GRP2)에서 상기 FD 연결 배선(FDC)의 형태와 같을 수 있다. 선택 게이트(SEL)의 좌측의 제1 소스/드레인 영역(SD1)은 출력 라인(Vout)과 연결될 수 있다.
제2 화소 그룹(GRP2)의 듀얼 변환 게이트(DCG)의 좌측의 제1 소스/드레인 영역(SD1)은 제1 화소 그룹(GRP1) 의 듀얼 변환 게이트(DCG)의 좌측의 제1 소스/드레인 영역(SD1)과 DCL 배선(DCL)에 의해 연결될 수 있다. 본 명세서에 있어서, 상기 DCL 배선(DCL)은 듀얼 변환 트랜지스터 연결 라인으로 명명될 수 있다. 상기 DCL 배선(DCL)은 커패시턴스 CDCL을 가질 수 있다.
상기 DCL 배선(DCL)에 의해 상기 제1 및 제2 화소 그룹들(GRP1, GRP2)의 듀얼 변환 트랜지스터들(DCX)의 일 단자들이 공통으로 연결될 수 있다. 제1 화소 그룹(GRP1)의 FD 연결 배선의 커패시턴스를 CFDC1이라 할 수 있다. 제2 화소 그룹(GRP2)의 FD 연결 배선의 커패시턴스를 CFDC2이라 할 수 있다. 상기 제1 및 제2 화소 그룹들(GRP1, GRP2)의 듀얼 변환 트랜지스터들(DCX)을 각각 독립적으로 턴온 또는 턴오프시킴에 따라 커패시턴스를 더욱 늘려 변환 이득을 가변 범위를 크게 할 수 있다. 예를 들면, 제2 화소 그룹(GRP2)의 전송 트랜지스터들(T1~T9)을 모두 턴 온시키고, 제1 화소 그룹(GRP1)의 전송 트랜지스터들(T1~T9)을 모두 턴 오프시킨 상태에서 상기 제1 및 제2 화소 그룹들(GRP1, GRP2)의 듀얼 변환 트랜지스터들(DCX)을 모두 턴 온시키는 경우, 제2 화소 그룹(GRP2)의 FWC 변화량은 CFDC2+CDCL+CFDC1으로 증가될 수 있다.
이와 같이 DCL 배선(DCL)을 이용하여 이웃하는 화소 그룹들(도 3의 GRP1~GRP3)을 연결하고 화소 그룹들(GRP1~GRP3) 각각의 듀얼 변환 트랜지스터들(DCX)과 전송 트랜지스터들(T1~T9)의 동작에 따라 FWC 변화량을 증가시킬 수 있고 듀얼 변환 이득을 1배, 2배, 3배, 4배….등으로 가변시킬 수 있다. 그 외의 구성 및 동작은 도 5, 도 8a 및 도 8b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 21은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 이미지 센서는 화소 어레이 영역(AR), 광학 블랙 영역(OB), 및 패드 영역(PAD)을 갖는 기판(100), 기판(100)의 제1 면(100a) 상의 배선층(200), 배선층(200) 상에 베이스 기판(400)을 포함할 수 있다. 배선층(200)은 상부 배선층(221) 및 하부 배선층(223)을 포함할 수 있다. 화소 어레이 영역(AR)은 복수 개의 화소들(PX)을 포함할 수 있다. 화소 어레이 영역(AR)에 배치되는 화소들(PX)은 앞서 도 1a 내지 도 20을 참조하여 설명한 것과 실질적으로 동일할 수 있다.
광학 블랙 영역(OB)에서 기판(100) 상에 제1 연결 구조체(50), 제1 도전 패드(81), 및 벌크 컬러 필터(90)가 제공될 수 있다. 제1 연결 구조체(50)는 제1 차광 패턴(51), 절연 패턴(53), 및 제1 캐핑 패턴(55)을 포함할 수 있다.
제1 차광 패턴(51)이 기판(100)의 제2 면(100b) 상에 제공될 수 있다. 보다 구체적으로, 제1 차광 패턴(51)은 제2 면(100b) 상의 제2 절연막(136)을 덮되, 제3 트렌치(TR3) 및 제4 트렌치(TR4)의 내벽을 콘포말 하게 덮을 수 있다. 제1 차광 패턴(51)은 광전 변환층(150) 및 상부 배선층(221)을 관통하여 광전 변환층(150) 및 배선층(200)을 연결할 수 있다. 보다 구체적으로, 제1 차광 패턴(51)은 상부 배선층(221) 및 하부 배선층(223) 내의 배선들 및 광전 변환층(150) 내의 화소 분리부(DTI)의 분리 도전 패턴(10)과 접촉할 수 있다. 이에 따라, 제1 연결 구조체(50)는 배선층(200) 내의 배선들과 전기적으로 연결될 수 있다. 제1 차광 패턴(51)은 금속 물질 예를 들어, 텅스텐을 포함할 수 있다. 제1 차광 패턴(51)은 광학 블랙 영역(OB) 내로 입사되는 빛을 차단할 수 있다.
제1 도전 패드(81)가 제3 트렌치(TR3)의 내부에 제공되어 제3 트렌치(TR3)의 나머지 부분을 채울 수 있다. 제1 도전 패드(81)는 금속 물질 예를 들어, 알루미늄을 포함할 수 있다. 제1 도전 패드(81)는 도 13a의 도전 패턴(113)과 연결될 수 있다. 상기 제 1 도전 패드(81)를 통해 상기 도전 패턴(113)에 음의 바이어스 전압을 인가할 수 있다. 이로써 화이트 스팟이나 암전류 문제를 방지/감소시킬 수 있다.
절연 패턴(53)이 제4 트렌치(TR4)의 나머지 부분을 채울 수 있다. 절연 패턴(53)은 광전 변환층(150) 및 배선층(200)을 전부 또는 일부 관통할 수 있다. 절연 패턴(53)의 상면 상에 제1 캐핑 패턴(55)이 제공될 수 있다. 제1 캐핑 패턴(55)이 절연 패턴(53) 상에 제공될 수 있다.
벌크 컬러 필터(90)가 제1 도전 패드(81), 제1 차광 패턴(51), 및 제1 캐핑 패턴(55) 상에 제공될 수 있다. 벌크 컬러 필터(90)는 제1 도전 패드(81), 제1 차광 패턴(51), 및 제1 캐핑 패턴(55)을 덮을 수 있다. 제1 보호막(71)이 벌크 컬러 필터(90) 상에 제공되어 벌크 컬러 필터(90)를 밀봉할 수 있다.
기판(100)의 광학 블랙 영역(OB)에 광전 변환 영역(110') 및 더미 영역(111)이 제공될 수 있다. 상기 광전 변환 영역(110')은 예를 들면 제1 도전형과 다른 제2 도전형의 불순물로 도핑될 수 있다. 제2 도전형은 예를 들어, n형일 수 있다. 화소 어레이 영역(AR)은 복수 개의 단위 픽셀 영역들(PX)을 포함할 수 있다. 상기 광전 변환 영역(110')은 광전 변환 영역(110')과 유사한 구조를 갖지만, 광전 변환 영역(110')과 같은 동작(즉, 빛을 받아 전기적 신호를 발생시키는 동작)을 수행하지 않을 수 있다. 더미 영역(111)은 불순물로 도핑되지 않을 수 있다. 더미 영역(111)에서 발생된 신호는 이후 공정 노이즈를 제거하는 정보로 사용될 수 있다.
패드 영역(PAD)에서, 기판(100) 상에 제2 연결 구조체(60), 제2 도전 패드(83), 및 제2 보호막(73)이 제공될 수 있다. 제2 연결 구조체(60)는 제2 차광 패턴(61), 절연 패턴(63), 및 제2 캐핑 패턴(65)을 포함할 수 있다.
제2 차광 패턴(61)이 기판(100)의 제2 면(100b) 상에 제공될 수 있다. 보다 구체적으로, 제2 차광 패턴(61)은 제2 면(100b) 상의 제2 절연막(136)을 덮되, 제5 트렌치(TR5) 및 제6 트렌치(TR6)의 내벽을 콘포말 하게 덮을 수 있다. 제2 차광 패턴(61)은 광전 변환층(150) 및 상부 배선층(221)을 관통하여 광전 변환층(150) 및 배선층(200)을 연결할 수 있다. 보다 구체적으로, 제2 차광 패턴(61)은 하부 배선층(223) 내의 배선들과 접촉할 수 있다. 이에 따라, 제2 연결 구조체(60)는 배선층(200) 내의 배선들과 전기적으로 연결될 수 있다. 제2 차광 패턴(61)은 금속 물질 예를 들어, 텅스텐을 포함할 수 있다.
제2 도전 패드(83)가 제5 트렌치(TR5)의 내부에 제공되어 제5 트렌치(TR5)의 나머지 부분을 채울 수 있다. 제2 도전 패드(83)는 금속 물질 예를 들어, 알루미늄을 포함할 수 있다. 제2 도전 패드(83)는 이미지 센서 소자의 외부와의 전기적 연결 통로 역할을 할 수 있다. 절연 패턴(63)이 제6 트렌치(TR6)의 나머지 부분을 채울 수 있다. 절연 패턴(63)은 광전 변환층(150) 및 배선층(200)을 전부 또는 일부 관통할 수 있다. 제2 캐핑 패턴(65)이 절연 패턴(63) 상에 제공될 수 있다. 제2 보호막이 제2 차광 패턴(61)의 일부 및 제2 캐핑 패턴(65)를 덮을 수 있다.
제2 도전 패드(83)를 통해 인가된 전류는 제2 차광 패턴(61), 배선층(200) 내의 배선들, 제1 차광 패턴(51)을 통해 화소 분리부(DTI)의 분리 도전 패턴(10)으로 흐를 수 있다. 광전 변환 영역들(110, 110') 및 더미 영역(111)으로부터 발생한 전기적 신호는 배선층(200) 내의 배선들, 제2 차광 패턴(61), 및 제2 도전 패드(83)를 통해 외부로 전송될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 도 1a 내지 도 20의 실시예들은 서로 조합될 수 있다.

Claims (10)

  1. 제1 방향으로 서로 인접한 제1 화소 그룹과 제2화소 그룹을 포함하는 기판, 상기 제1 및 제2 화소 그룹들은 각각 상기 제1방향으로 3행과 제2방향으로 3열의 배열을 이루는 제1 내지 제9 화소들을 포함하고, 상기 제1 내지 제3 화소들은 제1열을 이루고, 상기 제4 내지 제6 화소들은 제2열을 이루고, 상기 제7 내지 제9 화소들은 제3열을 이루고;
    상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제9 화소들에 각각 대응되도록 배치되는 제1 내지 제9 전송 트랜지스터들, 상기 제1 내지 제9 전송 트랜지스터들은 각각 전송 게이트와 부유 확산 영역을 포함하고;
    상기 제1 및 제2 화소 그룹들 각각에서 상기 제4 내지 제6 화소들 중에 적어도 하나에서 배치되는 선택 트랜지스터; 및
    상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제3 화소들과 상기 제7 내지 제9 화소들 중 적어도 두 개의 화소들에 각각 배치되는 소스 팔로워 트랜지스터들을 포함하되,
    상기 소스 팔로워 트랜지스터들의 소스 팔로워 게이트들은 상기 제1 내지 제9 전송 트랜지스터들 각각의 부유 확산 영역과 연결되는 이미지 센서.
  2. 제1 항에 있어서,
    상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제3 화소들과 상기 제7 내지 제9 화소들 중 적어도 하나의 화소에 배치되는 더미 트랜지스터를 더 포함하는 이미지 센서.
  3. 제2 항에 있어서,
    상기 더미 트랜지스터는 더미 게이트와 이의 양측의 소스/드레인 영역들을 포함하며, 상기 더미 게이트와 이의 양측의 소스/드레인 영역들에는 모두 전원 전압이 인가되는 이미지 센서.
  4. 제1 항에 있어서,
    상기 제1 화소 그룹 상에 배치되는 제1 칼라 필터; 및
    상기 제2 화소 그룹 상에 배치되며 상기 제1 칼라 필터와 다른 색을 가지는 제2 칼라 필터를 더 포함하는 이미지 센서.
  5. 제4 항에 있어서,
    상기 제2 화소 그룹에 배치되는 상기 제1 내지 제9 전송 트랜지스터들 각각의 부유 확산 영역은 상기 제1 화소 그룹에 배치되는 상기 소스 팔로워 게이트들 중 적어도 일부와 연결되는 이미지 센서.
  6. 제5 항에 있어서,
    상기 제2 화소 그룹에 배치되는 상기 소스 팔로워 트랜지스터들 중 일부의 소스/드레인 영역은 상기 제1 화소 그룹에 배치되는 선택 트랜지스터의 소스/드레인 영역과 연결되는 이미지 센서.
  7. 제 6 항에 있어서,
    상기 기판을 덮는 층간절연막; 및
    상기 층간절연막 상에 배치되며, 상기 제2 화소 그룹에 배치되는 상기 소스 팔로워 트랜지스터들 중 일부의 소스/드레인 영역과 상기 제1 화소 그룹에 배치되는 선택 트랜지스터의 소스/드레인 영역을 연결시키는 연결 배선을 더 포함하되,
    상기 연결 배선은 평면적으로 'H' 또는 'L'자 형태를 가지는 이미지 센서.
  8. 제 7 항에 있어서,
    상기 연결 배선은 상기 제1 방향 또는 상기 제2 방향으로 제1 폭을 가지고,
    상기 제1 내지 제9 화소들은 각각 상기 제1 방향 또는 상기 제2 방향으로 제2 폭을 가지고,
    상기 제1 폭은 상기 제2 폭보다 작은 이미지 센서.
  9. 제1 방향으로 서로 인접한 제1 화소 그룹과 제2화소 그룹을 포함하는 기판, 상기 제1 및 제2 화소 그룹들은 각각 상기 제1방향으로 3행과 제2방향으로 3열의 배열을 이루는 제1 내지 제9 화소들을 포함하고, 상기 제1 내지 제3 화소들은 제1열을 이루고, 상기 제4 내지 제6 화소들은 제2열을 이루고, 상기 제7 내지 제9 화소들은 제3열을 이루고;
    상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제9 화소들에 각각 대응되도록 배치되는 제1 내지 제9 전송 트랜지스터들, 상기 제1 내지 제9 전송 트랜지스터들은 각각 전송 게이트와 부유 확산 영역을 포함하고;
    상기 제1 및 제2 화소 그룹들 각각에서 상기 제4 내지 제6 화소들 중에 적어도 하나에서 배치되는 선택 트랜지스터; 및
    상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제3 화소들과 상기 제7 내지 제9 화소들 중 적어도 하나의 화소에 배치되는 더미 트랜지스터를 포함하는 이미지 센서.
  10. 제1 방향으로 서로 인접한 제1 화소 그룹과 제2화소 그룹을 포함하는 기판, 상기 제1 및 제2 화소 그룹들은 각각 상기 제1방향으로 3행과 제2방향으로 3열의 배열을 이루는 제1 내지 제9 화소들을 포함하고, 상기 제1 내지 제3 화소들은 제1열을 이루고, 상기 제4 내지 제6 화소들은 제2열을 이루고, 상기 제7 내지 제9 화소들은 제3열을 이루고;
    상기 기판 내에 배치되며 상기 제1 내지 제9 화소들을 분리시키고 상기 제1 및 제2 화소 그룹들을 분리시키는 깊은 소자분리부;
    상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제9 화소들에 각각 대응되도록 배치되는 제1 내지 제9 전송 트랜지스터들, 상기 제1 내지 제9 전송 트랜지스터들은 각각 전송 게이트와 부유 확산 영역을 포함하고;
    상기 제1 및 제2 화소 그룹들 각각에서 상기 제1 내지 제3 화소들과 상기 제7 내지 제9 화소들 중 적어도 두 개의 화소들에 각각 배치되는 소스 팔로워 트랜지스터들;
    상기 제1 내지 제9 전송 트랜지스터들 및 상기 소스 팔로워 트랜지스터들을 덮는 층간절연막;
    상기 층간절연막 상에 배치되며, 상기 소스 팔로워 트랜지스터들의 소스 팔로워 게이트들과 상기 제1 내지 제9 전송 트랜지스터들 각각의 부유 확산 영역을 연결시키는 제1 연결 배선; 및
    상기 제1 화소 그룹과 상기 제2 화소 그룹을 각각 덮으며 서로 다른 색의 제1 컬러 필터 및 제2 컬러필터를 포함하는 이미지 센서.
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