KR20240057382A - 디스플레이 기판 및 디스플레이 패널 - Google Patents

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KR20240057382A
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KR
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signal line
drive circuit
resistance value
circuit
scan drive
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KR1020237041682A
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징보 쉬
쉐광 하오
징취안 왕
신인 우
루 바이
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보에 테크놀로지 그룹 컴퍼니 리미티드
베이징 보에 테크놀로지 디벨로프먼트 씨오., 엘티디.
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Abstract

디스플레이 기판 및 디스플레이 패널에 관한 것이다. 디스플레이 기판은 기질 기판을 포함하며, 기질 기판은 디스플레이 영역(10)과 상기 디스플레이 영역(10)의 적어도 한쪽에 위치하는 주변 영역(20)이 포함된다. 디스플레이 영역(10)에는 어레이 배열된 픽셀 유닛(11), 제1 게이트 스캔 신호선(E1 ~ Em) 및 제2 게이트 스캔 신호선(RT1 ~ RTm)이 포함되며; 주변 영역(20)에는 제1 연결 배선(30)을 통하여 제1 게이트 스캔 신호선(E1~Em)과 연결된 제1 스캔 드라이브 회로(21), 제2 연결 배선(40)을 통하여 제2 게이트 스캔 신호선(RT1~RTm)과 연결된 제2 스캔 드라이브 회로(22), 제1 전압을 제공하도록 구성된 제1 전압 신호선(Evgh) 및 제2 전압을 제공하도록 구성된 제2 전압 신호선(GNvgh)이 포함되며, 제2 스캔 드라이브 회로(22)는 제1 스캔 드라이브 회로(21)의 디스플레이 영역(10)에 가까운 쪽에 위치한다. 제2 저항값과 제1 저항값의 비율은 제2 전압 신호선(GNvgh)의 평균 선폭과 제1 전압 신호선(Evgh)의 평균 선폭의 비율보다 작다. 해당 디스플레이 기판은 서로 다른 연결 배선의 저항이 서로 다름으로 인하여 가져온 신호 지연 시간의 차이를 줄일 수 있다.

Description

디스플레이 기판 및 디스플레이 패널
본 출원은 2021년 09월 03일에 제출된 중국 특허출원 제202111033089.8호의 우선권을 주장하며, 본 중국 특허 출원의 전체 내용은 인용을 통하여 본 출원에 포함되어 있다.
본 공개의 실시예는 디스플레이 기판 및 디스플레이 패널을 관한 것이다.
디스플레이 기술에서, 예를 들어 액정 디스플레이 패널이나 유기 발광 다이오드(Organic Light Emitting Diode, OLED) 디스플레이 패널의 픽셀 어레이에는 일반적으로 다수 행의 게이트선 및 게이트선과 교차하는 다수 열의 데이터선이 포함된다. 게이트선의 드라이브에 대하여 바인딩된 집적 드라이브 회로를 통하여 구현될 수 있다. 최근 몇 년간 비정질 실리콘 박막 트랜지스터 또는 산화물 박막 트랜지스터 제조 공정이 향상됨에 따라, 게이트선 드라이브 회로를 박막 트랜지스터 어레이 기판에 직접 집적하여 GOA(Gate driver On Array)를 형성하여 게이트선을 드라이브할 수도 있다. 예를 들어, 다수의 캐스케이드의 시프트 레지스터 유닛을 포함하는 GOA를 이용하여 픽셀 어레이의 다수 행의 게이트선에 온/오프 상태 전압 신호(스캔 신호)를 제공할 수 있으며, 예를 들어, 다수 행의 게이트선이 순차적으로 켜지도록 제어하고, 동시에 데이터선이 픽셀 어레이 중 대응되는 행의 픽셀 유닛에 데이터 신호를 제공하여 각 픽셀 유닛에서 이미지의 각 그레이스케일을 디스플레이하는 데 필요한 그레이스케일 전압을 형성하여, 나아가 단일 프레임 이미지를 디스플레이한다.
본 공개의 적어도 하나의 실시예가 디스플레이 기판을 제공하고, 기질 기판을 포함하며, 상기 기질 기판은 디스플레이 영역과 상기 디스플레이 영역의 적어도 한쪽에 위치하는 주변 영역을 포함하며, 상기 디스플레이 영역은 어레이 배열된 다수 행 및 다수 열의 픽셀 유닛, 상기 다수 행 및 다수 열의 픽셀 유닛 중의 다수 행의 픽셀 유닛의 발광 제어 서브 회로와 각각 연결된 다수의 제1 게이트 스캔 신호선, 상기 다수 행의 픽셀 유닛의 제1 리셋 서브 회로와 각각 연결된 다수의 제2 게이트 스캔 신호선을 포함하며; 상기 주변 영역은 제1 스캔 드라이브 회로를 포함하며, 다수의 제1 연결 배선을 통하여 각각 상기 다수의 제1 게이트 스캔 신호선과 연결되어, 각각 상기 다수 행의 픽셀 유닛의 발광 제어 서브 회로에 발광 제어 신호를 제공하며, 각 상기 제1 연결 배선의 저항값은 제1 저항값이며; 제2 스캔 드라이브 회로는 상기 제1 스캔 드라이브 회로의 상기 디스플레이 영역에 가까운 한쪽에 위치하며, 또한 다수의 제2 연결 배선을 통하여 각각 상기 다수의 제2 게이트 스캔 신호선과 연결되어, 각각 상기 다수 행의 픽셀 유닛의 제1 리셋 서브 회로에 제1 리셋 제어 신호를 제공하며, 각 상기 제2 연결 배선의 저항값은 제2 저항값이며; 제1 전압 신호선은 제1 전압을 제공하도록 구성되고 제2 전압 신호선은 제2 전압을 제공하도록 구성되며; 상기 제1 스캔 드라이브 회로는 상기 제1 전압 신호선과 연결되어 상기 제1 전압을 상기 발광 제어 신호의 제1 부분으로 출력하고, 상기 제2 스캔 드라이브 회로는 상기 제2 전압 신호선과 연결되어 상기 제2 전압을 상기 제1 리셋 제어 신호의 제1 부분으로 출력하며, 상기 제2 저항값과 상기 제1 저항값의 비율값은 상기 제2 전압 신호선의 평균 선폭과 상기 제1 전압 신호선의 평균 선폭의 비율값보다 작다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 주변 영역에는 또한 제3 전압 신호선이 제3 전압을 제공하도록 구성되며; 및 제4 전압 신호선이 제4 전압을 제공하도록 구성되는 것이 포함되며, 상기 제1 스캔 드라이브 회로는 또한 상기 제3 전압 신호선과 연결되어 상기 제3 전압을 상기 발광 제어 신호의 제2 부분으로 출력하며; 상기 제2 스캔 드라이브 회로는 또한 상기 제4 전압 신호선과 연결되어 상기 제4 전압을 상기 제1 리셋 제어 신호의 제2 부분으로 출력하며; 상기 제3 전압은 상기 제1 전압보다 작고, 상기 제4 전압은 상기 제2 전압보다 작다.
예를 들면, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제2 저항값과 상기 제1 저항값의 비율값은 상기 제4 전압 신호선의 평균 선폭과 상기 제3 전압 신호선의 평균 선폭의 비율값보다 작다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 디스플레이 영역에는 또한 상기 다수 행의 픽셀 유닛의 임계값 보상 서브 회로와 각각 연결된 다수의 제3 게이트 스캔 신호선이 포함되며; 상기 제2 스캔 드라이브 회로는 또한 다수의 제3 연결 배선을 통하여 각각 상기 다수의 제3 게이트 스캔 신호선과 연결되어, 각각 상기 다수 행의 픽셀 유닛의 임계값 보상 서브 회로에 임계값 보상 제어 신호를 제공하며, 각 상기 제3 연결 배선의 저항값은 제3 저항값이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 디스플레이 영역에는 또한 상기 다수 행의 픽셀 유닛의 데이터 기입 서브 회로와 각각 연결된 다수의 제4 게이트 스캔 신호선이 포함되며; 상기 주변 영역은 또한 제3 스캔 드라이브 회로를 포함하며, 상기 제3 스캔 드라이브 회로는 다수의 제4 연결 배선을 통하여 각각 상기 다수의 제4 게이트 스캔 신호선과 연결되어, 각각 상기 다수 행의 픽셀 유닛의 데이터 기입 서브 회로에 데이터 기입 제어 신호를 제공하며; 상기 제2 스캔 드라이브 회로는 상기 디스플레이 영역에 상대하여 상기 제1 스캔 드라이브 회로와 상기 제3 스캔 드라이브 회로 사이에 위치하며; 각각의 상기 제4 연결 배선의 저항값은 제4 저항값이며, 상기 제4 저항값은 상기 제3 저항값보다 작다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제1 전압 신호선의 평균 선폭과 상기 제2 전압 신호선의 평균 선폭은
WGNvgh= WEvgh* (R2/R1+R3/R1+a)를 만족하며,
여기에서, R1은 상기 제1 저항값, R2는 상기 제2 저항값, R3은 상기 제3 저항값, WGNvgh는 상기 제2 전압 신호선의 평균 선폭, WEvgh는 상기 제1 전압 신호선의 평균 선폭이며, a는 상수이고 0.5≤a≤7.5이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제1 전압 신호선의 평균 선폭과 상기 제2 전압 신호선의 평균 선폭은
WGNvgh= WEvgh* (R2/R1+R3/R1+a)를 만족하며,
여기에서, R1은 상기 제1 저항값, R2는 상기 제2 저항값, R3은 상기 제3 저항값, WGNvgh는 상기 제2 전압 신호선의 평균 선폭, WEvgh는 상기 제1 전압 신호선의 평균 선폭이며, a는 상수이고 0.6≤a≤3이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제4 전압 신호선의 평균 선폭과 상기 제3 전압 신호선의 평균 선폭은
WGNvgl= WEvgl* (R2/R1+R3/R1+b)를 만족하며;
여기에서, R1은 상기 제1 저항값, R2는 상기 제2 저항값, R3은 상기 제3 저항값, WGNvgl는 상기 제3 전압 신호선의 평균 선폭, WEvgl는 상기 제4 전압 신호선의 평균 선폭이며, b는 상수이고 0.3≤b≤4.5이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제4 전압 신호선의 평균 선폭과 상기 제3 전압 신호선의 평균 선폭은
WGNvgl= WEvgl* (R2/R1+R3/R1+b)를 만족하며;
여기에서, R1은 상기 제1 저항값, R2는 상기 제2 저항값, R3은 상기 제3 저항값, WGNvgl는 상기 제3 전압 신호선의 평균 선폭, WEvgh는 상기 제4 전압 신호선의 평균 선폭이며, b는 상수이고 1.5≤b≤3.5이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제1 저항값, 상기 제2 저항값, 상기 제3 저항값은
1.2≤R2/R1≤2.5, 및 1.7≤(R2+R3)/R1≤3를 만족한다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제1 저항값, 상기 제2 저항값 및 상기 제3 저항값은
1.5≤R2/R1≤2.5 및
2≤(R2+R3)/R1≤3를 만족한다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제1 저항값, 상기 제3 저항값은
R1/R3=c*(GN(T(out)W/L))/d*EM(T(out)W/L)를 만족하며,
여기에서, GN(T(out)W/L)는 상기 제2 스캔 드라이브 회로에 포함되는 출력 트랜지스터의 너비와 길이의 비율을 나타내고, d는 상기 제2 스캔 드라이브 회로에 포함되는 제2 시프트 레지스터 유닛이 드라이브하는 픽셀의 행 수를 나타내며, EM(T(out)W/L)은 상기 제1 스캔 드라이브 회로가 포함하는 출력 트랜지스터의 너비와 길이의 비율을 나타내며, c는 상수이고, 0.5≤c≤1.5이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제2 스캔 드라이브 회로는 캐스케이드의 다수의 제1 시프트 레지스터 유닛을 포함하며, 제i 번째의 상기 제1 시프트 레지스터 유닛은 제i 번째의 제3 연결 배선을 통하여 제i 번째의 제3 게이트 스캔 신호선으로 연결되고, 상기 제i 번째의 제3 게이트 스캔 신호선은 제i 행의 픽셀 유닛의 임계값 보상 서브 회로와 연결되며, 또한 제i 번째의 상기 제1 시프트 레지스터 유닛은 또한 제i+n 번째의 제2 연결 배선을 통하여 제 i+n 번째의 제2 게이트 스캔 신호선으로 연결되고, 상기 제i+n 번째의 제2 게이트 스캔 신호선은 제 i+n 번째의 픽셀 유닛의 제1 리셋 서브 회로와 연결되며, i와 n은 모두 0보다 큰 정수이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제2 스캔 드라이브 회로는 또한 캐스케이드의 n개의 추가 시프트 레지스터 유닛을 포함하며, n개의 제2 연결 배선을 통하여 각각 앞n행의 픽셀 유닛에 각각 대응되는 n개의 제2 게이트 스캔 신호선과 각각 연결되어, 상기 앞 n 행의 픽셀 유닛 중의 제1 리셋 서브 회로에 상기 제1 리셋 제어 신호를 제공하며, 제j 번째의 상기 추가 시프트 레지스터 유닛은 제j 번째의 제2 연결 배선을 통하여 제j 번째의 제2 게이트 스캔 신호선으로 연결되고, 상기 제j 번째의 제2 게이트 스캔 신호선은 상기 제j 행의 픽셀 유닛과 연결되며; j는 1보다 크거나 같고 n보다 작거나 같은 정수이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 디스플레이 영역에는 제1 디스플레이 서브 영역과 제2 디스플레이 서브 영역이 포함되며, 상기 제2 디스플레이 서브 영역 중의 각 행의 픽셀 유닛의 개수는 같으며, 상기 제1 디스플레이 서브 영역 중 임의의 한 행의 픽셀 유닛의 개수는 상기 제2 디스플레이 서브 영역 중 한 행의 픽셀 유닛의 개수보다 작다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제1 디스플레이 서브 영역에는 제p 행의 픽셀 유닛이 포함되고, 상기 제2 디스플레이 서브 영역에는 제q 행의 픽셀 유닛이 포함되며; 상기 제p행의 픽셀 유닛으로 연결된 제1 연결 배선의 저항값과 상기 제q행의 픽셀 유닛으로 연결된 제1 연결 배선의 저항값 사이의 차이값은 제5 저항값이며; 상기 제p 행의 픽셀 유닛으로 연결된 제3 연결 배선의 저항값과 상기 제q 행의 픽셀 유닛으로 연결된 제3 연결 배선의 저항값 사이의 차이값은 제6 저항값이며; 상기 제p 행의 픽셀 유닛으로 연결된 제4 연결 배선의 저항값과 상기 제q 행의 픽셀 유닛으로 연결된 제4 연결 배선의 저항값 사이의 차이값은 제7 저항값이며; 상기 제5 저항값, 상기 제6 저항값 및 상기 제7 저항값은 모두 상기 제p 행의 픽셀 유닛의 상기 제q 행의 픽셀에 상대하여 부족한 픽셀 유닛의 개수가 증가함에 따라 증가하며, p는 0보다 큰 정수이고 q는 p보다 큰 정수이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제5 저항값, 상기 제6 저항값 및 상기 제7 저항값은
R5=Rf+e5*(fp-1)*g5, 1/3Wpitch≤g5≤1/2Wpitch, e5=k1/(w1*u1);
R6=Rf+e6*(fp-1)*g6, 1/3Wpitch≤g6≤1/2Wpitch, e6=k2/(w2*u2);
R7=Rf+e7*(fp-1)*g7, 1/3Wpitch≤g7≤1/2Wpitch, e7=k4/(w4*u4)를 만족하며;
여기에서, Rf는 상기 제p 행의 픽셀 유닛의 상기 제q 행의 픽셀 유닛에 상대하여 부족한 픽셀 유닛의 개수가 1인 경우의 저항이고, fp는 상기 제p 행의 픽셀 유닛의 상기 제q 행의 픽셀 유닛에 상대하여 부족한 픽셀 유닛의 개수이고, e5, e6 및 e7은 상수이며, k1, k2 및 k4는 각각 상기 제p 행의 픽셀 유닛과 연결된 제1 연결 배선의 저항률, 제3 연결 배선의 저항률 및 제4 연결 배선의 저항률이며, w1, w2 및 w4는 각각 상기 제p 행의 픽셀 유닛과 연결된 제1 연결 배선의 평균 선폭, 제3 연결 배선의 평균 선폭 및 제4 연결 배선의 평균 선폭이며, u1, u2 및 u4는 각각 상기 제p 행의 픽셀 유닛과 연결된 제1 연결 배선의 평균 두께, 제3 연결 배선의 두께 및 제4 연결 배선의 평균 두께이며, g5, g6 및 g7은 상수이고, Wpitch는 하나의 픽셀 유닛의 제1 방향에서의 사이즈이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 주변 영역은 제3 스캔 드라이브 회로를 포함하며, 상기 제3 스캔 드라이브 회로는 상기 다수 행의 픽셀 유닛의 데이터 기입 서브 회로에 데이터 기입 제어 신호를 제공하도록 구성되며; 상기 제1 연결 배선은 적어도 두 개의 제1 트랜스퍼 전극과 다수의 제1 연결 전극을 포함하며, 상기 적어도 두 개의 제1 트랜스퍼 전극이 상기 다수의 제1 연결 전극과 서로 다른 층에 위치하고, 상기 다수의 제1 연결 전극이 각각 절연층을 관통하는 통과홀을 통하여 상기 적어도 두 개의 제1 트랜스퍼 전극과 연결되어 상기 제1 연결 배선을 구성하며, 각 상기 제1 트랜스퍼 전극의 저항률은 각 상기 제1 연결 전극의 저항률보다 작으며; 상기 제3 연결 배선은 적어도 하나의 제2 트랜스퍼 전극과 다수의 제2 연결 전극을 포함하며, 상기 적어도 하나의 제2 트랜스퍼 전극과 상기 다수의 제2 연결 전극이 서로 다른 층에 위치하며, 상기 다수의 제2 연결 전극이 각각 절연층을 관통하는 통과홀을 통하여 상기 적어도 하나의 제2 트랜스퍼 전극과 연결되어 상기 제3 연결 배선을 구성하며, 각 상기 제2 트랜스퍼 전극의 저항률이 각 상기 제2 연결 전극의 저항률보다 작으며; 상기 제1 트랜스퍼 전극의 수량이 상기 제2 트랜스퍼 전극의 수량보다 크다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 인접한 두 개의 상기 제1 트랜스퍼 전극 사이의 거리는
1.5Wpitch≤Dt1≤WGn+WGp를 만족하며,
여기에서, Dt1는 인접한 두 개의 상기 제1 트랜스퍼 전극 사이의 거리, Wpitch는 하나의 픽셀 유닛의 제1 방향에서의 사이즈, WGn는 상기 제2 스캔 드라이브 회로의 상기 제1 방향에서의 사이즈, WGp는 상기 제3 스캔 드라이브 회로의 상기 제1 방향에서의 사이즈이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 각 상기 제1 트랜스퍼 전극의 두 개의 연결단 사이의 거리는
Lt1= WEM*s1를 만족하며;
여기에서, Lt1는 각 상기 제1 트랜스퍼 전극의 두 개의 연결단 사이의 거리이고, WEM는 상기 제1 스캔 드라이브 회로의 제1 방향에서의 사이즈이며, s1는 상수이고, 1/9≤s1≤1/5이며; 각 상기 제2 트랜스퍼 전극의 두 개의 연결단 사이의 거리는 Lt2= WGN* s2를 만족하며, Lt1는 각 상기 제2 트랜스퍼 전극의 두 개의 연결단 사이의 거리이고, WGN는 상기 제2 스캔 드라이브 회로의 상기 제1 방향에서의 사이즈이며, s2는 상수이고, 1/11≤s2≤1/9이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제2 연결 배선은 제1 방향과 다른 제2 방향으로 연장된 적어도 하나의 제3 트랜스퍼 전극과 상기 제2 방향으로 연장된 다수의 제3 연결 전극을 포함하며, 상기 적어도 하나의 제3 트랜스퍼 전극과 상기 다수의 제3 연결 전극은 서로 다른 층에 위치하며, 상기 다수의 제3 연결 전극은 각각 절연층을 관통하는 통과홀을 통하여 상기 적어도 하나의 제3 트랜스퍼 전극과 연결되어 상기 제2 연결 배선을 구성하며, 상기 제3 트랜스퍼 전극의 저항률은 상기 제3 연결 전극의 저항률보다 작으며; 인접한 두 개의 상기 제3 트랜스퍼 전극 사이의 거리는
1.3Wpitch1≤Dt3≤2.5Wpitch1를 만족하며,
여기에서, Dt3는 인접한 두 개의 상기 제3 트랜스퍼 전극 사이의 거리이고, Wpitch1는 하나의 픽셀 유닛의 상기 제2 방향에서의 사이즈이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제1 트랜스퍼 전극과 상기 제2 스캔 드라이브 회로의 제1 신호선은 상기 기질 기판과 수직인 방향에서 적어도 부분적으로 중첩되며; 및/또는 상기 제2 트랜스퍼 전극과 상기 제3 스캔 드라이브 회로의 제2 신호선은 상기 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩된다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 주변 영역에는 또한 제1 보조 전극층이 포함되며; 상기 디스플레이 영역의 픽셀 유닛은 발광 소자를 포함하며, 상기 발광 소자는 제1 전극층, 상기 제1 전극층의 상기 기질 기판에서 멀리 떨어진 한쪽에 위치하는 제2 전극층 및 상기 제1 전극층과 상기 제2 전극층 사이에 위치하는 발광층을 포함하며, 상기 제1 보조 전극층은 상기 디스플레이 영역의 픽셀 유닛에 포함된 발광 소자의 제1 전극층과 같은 층에 설치되며, 상기 제1 보조 전극층은 상기 제1 스캔 드라이브 회로의 상기 기질 기판에서 멀리 떨어진 한쪽에 위치하며, 상기 제1 보조 전극층에 전극 배기홀이 설치되며; 상기 제1 트랜스퍼 전극의 적어도 일단과 상기 전극 배기홀이 상기 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩되며; 및/또는 상기 제2 트랜스퍼 전극의 적어도 일단과 상기 전극 배기홀이 상기 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩된다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제2 전압 신호선에 신호선 배기홀이 설치되고, 상기 신호선 배기홀의 사이즈는
H1 = z* Wpitch를 만족하며,
여기에서, H1은 상기 신호선 배기홀의 사이즈이고, Wpitch 는 하나의 픽셀 유닛의 제1 방향에서의 사이즈이며, z는 상수이고, 1/7≤z≤1/3이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제2 전압 신호선에 신호선 배기홀이 설치되고, 신호선 배기홀의 사이즈는
1/3WGNvgh≤H1≤1/2WGNvgh를 만족하며;
여기에서, H1은 상기 신호선 배기홀의 사이즈이고, WGNvgh는 상기 제2 전압 신호선의 평균 선폭이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 각 상기 제1 시프트 레지스터 유닛은 제1 스위치 트랜지스터를 포함하며; 인접한 두 개의 상기 신호선 배기홀 사이의 거리와 상기 제1 스위치 트랜지스터의 채널 사이즈 사이의 차이값은 예정된 임계값보다 작으며, 또한 상기 제1 전압 신호선과 상기 제2 커패시터의 제1 극의 연결 통과홀이 인접한 두 개의 상기 신호선 배기홀 사이에 위치하거나 상기 신호선 배기홀과 적어도 부분적으로 중첩된다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 디스플레이 영역에는 또한 픽셀 정의층이 포함되며, 상기 픽셀 정의층에는 개구부가 포함되고, 상기 개구부는 상기 디스플레이 영역을 제한하는 픽셀 유닛의 발광 영역이 구성되며, 상기 주변 영역에는 또한 보조 절연층과 제2 보조 전극층이 포함되며, 상기 보조 절연층은 상기 디스플레이 영역에 위치하는 픽셀 정의층과 같은 층으로 설치되며, 상기 제2 보조 전극층은 상기 디스플레이 영역에 위치하는 상기 제2 전극층과 같은 층으로 설치되며, 상기 보조 절연층은 상기 제1 보조 절연층의 상기 기질 기판에서 멀리 떨어진 한쪽에 위치하고, 상기 제2 보조 전극층은 상기 보조 절연층의 상기 기질 기판에서 멀리 떨어진 한쪽에 위치하며; 상기 보조 절연층은 적어도 하나의 홀을 가지며; 상기 보조 절연층의 홀의 사이즈는
0.65≤B/(WEM+WGN+WGP)≤0.95를 만족하며,
여기에서, B는 상기 보조 절연층의 홀의 사이즈, WEM는 상기 제1 스캔 드라이브 회로의 제1 방향에서의 사이즈, WGN는 상기 제2 스캔 드라이브 회로의 제1 방향에서의 사이즈, WGP는 상기 제3 스캔 드라이브 회로의 제1 방향에서의 사이즈이다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제1 스캔 드라이브 회로, 상기 제2 스캔 드라이브 회로 및 상기 제3 스캔 드라이브 회로 중 적어도 하나는 상기 보조 절연층의 적어도 하나의 홀과 상기 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩된다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 디스플레이 영역의 한쪽의 주변 영역에 다수의 스캔 드라이브 회로가 포함되는 경우, 상기 다수의 스캔 드라이브 회로에 대하여 상기 디스플레이 영역과의 거리가 가까운 스캔 드라이브 회로일수록 상기 스캔 드라이브 회로에 연결된 연결 배선에서 설치된 트랜스퍼 전극의 수량이 적으며, 상기 다수의 스캔 드라이브 회로는 상기 제1 스캔 드라이브 회로와 상기 제2 스캔 드라이브 회로를 포함하며, 상기 연결 배선은 상기 제1 연결 배선과 상기 제2 연결 배선을 포함한다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 디스플레이 영역은 또한 상기 다수 행의 픽셀 유닛의 제2 리셋 서브 회로와 각각 연결된 다수의 제5 게이트 스캔 신호선을 포함하며; 상기 주변 영역은 또한 제4 스캔 드라이브 회로를 포함하며, 상기 제4 스캔 드라이브 회로는 다수의 제5 연결 배선을 통하여 각각 상기 다수의 제5 게이트 스캔 신호선과 연결되어, 각각 상기 다수 행의 픽셀 유닛의 제2 리셋 서브 회로에 제2 리셋 제어 신호를 제공하며; 상기 제4 스캔 드라이브 회로는 상기 3 스캔 드라이브 회로의 상기 디스플레이 영역에서 멀리 떨어진 한쪽에 위치하며; 각 상기 제5 연결 배선의 저항값은 제8 저항값이고, 상기 제8 저항값은 상기 제3 저항값보다 크다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제4 스캔 드라이브 회로는 상기 제1 스캔 드라이브 회로와 상기 제3 스캔 드라이브 회로 사이에 위치하며; 상기 제8 저항값은 상기 제1 저항값보다 작다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 주변 영역에는 또한 제5 전압 신호선과 제6 전압 신호선이 포함되며; 상기 제4 스캔 드라이브 회로는 상기 제5 전압 신호선과 연결되어 제5 전압을 상기 제2 리셋 제어 신호의 제1 부분으로 출력하고, 상기 제4 스캔 드라이브 회로는 상기 제6 전압 신호선과 연결되어 제6 전압을 상기 제2 리셋 제어 신호의 제2 부분으로 출력하며; 상기 제5 전압 신호선의 평균 선폭은 상기 제1 전압 신호선의 평균 선폭보다 크고 상기 제3 전압 신호선의 평균 선폭보다 작으며; 상기 제6 전압 신호선의 평균 선폭은 상기 제2 전압 신호선의 평균 선폭보다 크고 상기 제4 전압 신호선의 평균 선폭보다 작다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 디스플레이 영역은 또한 상기 다수 행의 픽셀 유닛의 발광 제어 서브 화로와 각각 연결된 다수의 제6 게이트 스캔 신호선을 포함하며; 상기 주변 영역은 또한 제5 스캔 드라이브 회로를 포함하며, 상기 제5 스캔 드라이브 회로는 다수의 제6 연결 배선을 통하여 각각 상기 다수의 제6 게이트 스캔 신호선과 연결되어, 각각 상기 다수 행의 픽셀 유닛의 발광 제어 서브 회로에 발광 제어 신호를 제공하며; 상기 제5 스캔 드라이브 회로는 상기 3 스캔 드라이브 회로의 상기 디스플레이 영역에서 멀리 떨어진 한쪽에 위치하며; 각 상기 제6 연결 배선의 저항값은 제9 저항값이고, 상기 제9 저항값은 상기 제3 저항값보다 크다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 제5 스캔 드라이브 회로는 상기 제1 스캔 드라이브 회로의 상기 디스플레이 영역에서 멀리 떨어진 한쪽에 위치하며; 상기 제9 저항값은 상기 제1 저항값보다 크다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 다수 행 및 다수 열의 픽셀 유닛의 각각은 발광 소자와 상기 발광 소자의 발광을 드라이브하는 픽셀 회로를 포함하며, 상기 픽셀 회로는 드라이브 서브 회로, 상기 데이터 기입 서브 회로, 상기 임계값 보상 서브 회로, 리셋 서브 회로 및 발광 제어 서브 회로를 포함하며; 상기 드라이브 서브 회로는 제어단, 제1 단 및 제2단을 포함하며, 또한 상기 발광 소자를 통과하는 드라이브 전류를 제어하도록 구성되며, 상기 데이터 기입 서브 회로는 상기 드라이브 서브 회로의 제1 단, 데이터선 및 상기 제4 게이트 스캔 신호선과 연결되며, 또한 상기 제4 게이트 스캔 신호선이 제공하는 상기 데이터 기입 제어 신호에 응답하여 상기 데이터선이 제공하는 데이터 신호를 상기 드라이브 서브 회로의 제1 단에 기입하도록 구성되며; 상기 임계값 보상 서브 회로는 상기 드라이브 서브 회로의 제어단과 제2 단, 제1 전압선 및 상기 제3 게이트 스캔 신호선과 연결되며, 또한 상기 제3 게이트 스캔 신호선이 제공하는 상기 임계값 보상 제어 신호 및 기입된 데이터 신호에 응답하여 상기 드라이브 서브 회로를 보상하도록 구성되며; 상기 리셋 서브 회로는 상기 제1 리셋 서브 회로를 포함하며, 상기 제1 리셋 서브 회로는 상기 드라이브 서브 회로의 제2 단, 초기 신호선 및 상기 제2 게이트 스캔 신호선과 연결되며, 또한 상기 제2 게이트 스캔 신호선이 제공하는 상기 제1 리셋 제어 신호에 응답하여 상기 초기 신호선이 제공하는 초기 전압을 상기 드라이브 서브 회로의 제2 단에 가하도록 구성되며; 상기 발광 제어 서브 회로는 제1 발광 제어 서브 회로를 포함하며, 상기 제1 발광 제어 서브 회로와 상기 제1 전압선, 상기 드라이브 서브 회로의 제1단 및 상기 제1 게이트 스캔 신호선과 연결되며, 또한 상기 제1 게이트 스캔 신호선이 제공하는 상기 발광 제어 신호에 응답하여 상기 제1 전압선이 제공하는 제1 전압을 상기 드라이브 서브 회로의 제1단에 가하도록 구성된다.
예를 들어, 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판에서, 상기 리셋 서브 회로는 또한 제2 리셋 서브 회로를 포함하며, 상기 다수의 제4 게이트 스캔 신호선은 또한 상기 다수 행의 픽셀 유닛의 상기 제2 리셋 서브 회로와 각각 연결하고, 상기 제3 스캔 드라이브 회로는 상기 다수의 제4 게이트 스캔 신호선을 통하여 각각 상기 다수 행의 픽셀 유닛의 제2 리셋 서브 회로에 제2 리셋 제어 신호를 제공하며; 상기 제2 리셋 서브 회로는 상기 초기 신호선, 상기 제4 게이트 스캔 신호선 및 상기 발광 소자의 제1 단과 연결되어, 상기 제4 게이트 스캔 신호선이 제공하는 상기 제2 리셋 제어 신호에 응답하여 상기 초기 신호선이 제공하는 초기 전압을 상기 발광 소자의 제1 단에 가하도록 구성되며; 상기 발광 제어 서브 회로는 또한 제2 발광 제어 서브 회로를 포함하며, 상기 제2 발광 제어 서브 회로는 상기 드라이브 서브 회로의 제2 단, 상기 발광 소자의 제1단 및 상기 제1 게이트 스캔 신호선과 연결되며, 또한 상기 제1 게이트 스캔 신호선이 제공하는 상기 발광 제어 신호에 응답하여 상기 드라이브 전류가 상기 발광 소자의 제1 단에 가할 수 있도록 구성된다.
본 공개의 적어도 하나의 실시예는 또한 디스플레이 패널을 제공하며, 상기 임의의 하나에 설명된 디스플레이 기판을 포함한다.
본 발명의 실시예의 기술적 방안을 보다 명확하게 설명하기 위하여, 아래는 실시예의 첨부 도면을 간단히 소개하고자 하며, 아래의 설명의 첨부 도면은 단지 본 발명의 실시예와 관련된 일부 실시예를 언급한 것일 뿐, 본 발명에 대한 제한은 아니다.
도 1은 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 평면 도면이다.
도 2는 본 공개의 적어도 하나의 실시예가 제공하는 픽셀 유닛의 회로 구조도이다.
도 3a는 본 공개의 적어도 하나의 실시예가 제공하는 제2 시프트 레지스터 유닛의 회로 구조도이다.
도 3b는 도 3a에 도시된 제2 시프트 레지스터 유닛의 디스플레이 기판에서의 배치 도면이다.
도 4a는 본 공개의 적어도 하나의 실시예가 제공하는 제1 시프트 레지스터 유닛의 회로 구조도이다.
도 4b는 도 4a에 도시된 제1 시프트 레지스터 유닛의 디스플레이 기판에서의 배치의 일부 신호선의 도면이다.
도 5a는 본 공개의 적어도 하나의 실시예가 제공하는 제3 시프트 레지스터 유닛의 회로 구조도이다.
도 5b는 도 5a에 도시된 제3 시프트 레지스터 유닛의 디스플레이 기판에서의 배치 도면이다.
도 6은 본 공개의 적어도 하나의 실시예가 제공하는 발광 제어 신호와 제1 리셋 제어 신호의 타임 도면이다.
도 7은 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 일부 영역 평면 도면이다.
도 8은 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 일부 영역 평면 도면이다.
도 9는 본 공개의 적어도 하나의 실시예가 제공하는 주변 영역 일부 배치 도면이다.
도 10은 도 7에 도시된 주변 영역(20)의 A-A` 방향을 따른 일부 예시의 단면도이다.
도 11a는 본 공개의 적어도 하나의 실시예가 제공하는 다른 일 디스플레이 기판의 평면 도면이다.
도 11b는 본 공개의 적어도 하나의 실시예가 제공하는 다른 일 디스플레이 기판의 평면 도면이다.
도 11c는 본 공개의 적어도 하나의 실시예가 제공하는 다른 일 디스플레이 기판의 평면 도면이다.
도 11d는 본 공개의 적어도 하나의 실시예가 제공하는 다른 일 디스플레이 기판의 평면 도면이다.
도 12는 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 패널의 도면이다.
본 발명의 실시예의 목적, 기술 방안과 장점을 더욱 명확하게 하기 위하여, 아래는 본 발명의 실시예의 첨부 도면을 결합하여 본 발명의 실시예의 기술 방안에 대하여 명확하고 완전하게 설명한다. 기재되는 실시예는 본 발명의 일부 실시예에 불과하며 모든 실시예가 아님은 자명한 것이다. 설명된 본 출원의 실시예를 기반으로 당업계의 기술자들이 창조적인 노력을 하지 않고 취득할 수 있는 모든 기타 실시예는 모두 본 출원의 범위에 속한다 하여야 할 것이다.
별도의 정의가 없으면, 본 공개에 이용되는 기술 용어 또는 과학적 용어는 본 발명의 속한 분야 내에 일반 기능을 가진 기술자가 이해할 수 있는 통상 의미인 것으로 해야한다. 본 공개에서 이용되는 "제1", "제2" 및 유사한 용어는 임의의 순서, 수량 또는 중용성을 나타내지 않고, 다른 조성 부분을 구분하기 위한 것일 뿐이다. 마찬가지로, "하나", "일" 또는 "해당" 등 유사한 용어도 수량 제한을 나타내는 것이 아니라, 적어도 하나가 존재한다는 것을 나타낸다. "포함" 등 유사한 용어는 해당 용어 앞에 나타난 소자 또는 물건에 해당 용어 뒤에 열거된 소자 또는 물건 및 그와 같은 것을 말하고, 기타 소자 또는 물건을 배제하지 않는다. "연결" 또는 "상호 연결" 등 유사한 용어는 물리적 또는 기계적 연결에 제한되는 것이 아니라, 직접 또는 간접적 전기적 연결이 포함될 수 있다. "상", "하", "좌", "우" 등은 단지 비교적 위치 관계를 나타내며, 상기 대상의 절대 위치가 변화한 후, 해당 비교적 위치 관계도 상응하게 변할 수 있다.
아래는 몇 개의 구체적인 실시예를 통하여 본 공개에 대하여 설명한다. 본 발명의 실시예의 아래의 설명을 명확하고 간결하게 유지하기 위하여, 일부 알려진 기능 및 알려진 부품의 상세한 설명을 생략한다. 본 발명의 실시예의 임의의 부품이 하나 이상의 도면에서 나타나면, 해당 부품은 각 도면에서 동일한 참조 번호로 표시된다.
디스플레이 기판에는 디스플레이 영역과 주변 영역이 포함되며, 디스플레이 영역에는 어레이 배치된 픽셀 유닛이 포함되며, 주변 영역은 디스플레이 영역의 적어도 한쪽에 위치할 수 있다. 디스플레이 영역의 한쪽에 위치하는 주변 영역에 하나 또는 다수(두 개 또는 두 개 이상)의 GOA를 설치할 수 있으며, 주변 영역에 다수의 GOA가 설치된 경우, 서로 다른 위치에 위치하는 GOA와 디스플레이 영역의 거리가 다르기 때문에 서로 다른 위치에 위치하는 GOA의 출력단에서 디스플레이 영역까지의 배선의 길이가 다르며, 서로 다른 위치에 위치하는 GOA의 출력단에서 디스플레이 영역까지의 배선 상의 저항이 서로 다르며, 배선의 저항이 GOA의 출력 신호의 지연 시간에 영향을 미치기 때문에 서로 다른 위치에 위치하는 GOA의 출력 신호의 지연 시간이 서로 다르다.
본 공개의 적어도 하나의 실시예가 디스플레이 기판을 제공하고, 기질 기판을 포함하며, 해당 기질 기판은 디스플레이 영역과 디스플레이 영역의 적어도 한쪽에 위치하는 주변 영역을 포함하며; 디스플레이 영역은 어레이 배열된 다수 행 및 다수 열의 픽셀 유닛, 다수 행 및 다수 열의 픽셀 유닛 중의 다수 행의 픽셀 유닛의 발광 제어 서브 회로와 각각 연결된 다수의 제1 게이트 스캔 신호선, 해당 다수 행의 픽셀 유닛의 제1 리셋 서브 회로와 각각 연결된 다수의 제2 게이트 스캔 신호선을 포함하며; 주변 영역은 제1 스캔 드라이브 회로를 포함하며, 다수의 제1 연결 배선을 통하여 각각 다수의 제1 게이트 스캔 신호선과 연결되어, 각각 다수 행의 픽셀 유닛의 발광 제어 서브 회로에 발광 제어 신호를 제공하며, 각 제1 연결 배선의 저항값은 제1 저항값이며; 제2 스캔 드라이브 회로는 제1 스캔 드라이브 회로의 디스플레이 영역에 가까운 한쪽에 위치하며, 또한 다수의 제2 연결 배선을 통하여 각각 다수의 제2 게이트 스캔 신호선과 연결되어, 각각 다수 행의 픽셀 유닛의 제1 리셋 서브 회로에 제1 리셋 제어 신호를 제공하며, 각 제2 연결 배선의 저항값은 제2 저항값이며; 제1 전압 신호선은 제1 전압을 제공하도록 구성되고 제2 전압 신호선은 제2 전압을 제공하도록 구성되며; 제1 스캔 드라이브 회로는 제1 전압 신호선과 연결되어 제1 전압을 발광 제어 신호의 제1 부분으로 출력하고, 제2 스캔 드라이브 회로는 제2 전압 신호선과 연결되어 제2 전압을 제1 리셋 제어 신호의 제1 부분으로 출력하며, 제2 저항값과 제1 저항값의 비율값은 제2 전압 신호선의 평균 선폭과 제1 전압 신호선의 평균 선폭의 비율값보다 작다.
본 공개의 실시예가 제공하는 디스플레이 기판은 제1 스캔 드라이브 회로와 연결된 제1 전압 신호선의 선폭과 제2 스캔 드라이브 회로와 연결된 제2 전압 신호선의 선폭을 조절함으로써 제1 연결 배선의 저항과 제2 전압 신호선의 저항이 지연 시간에 미치는 영향의 균형을 맞추고, 나아가 제1 연결 배선과 제2 연결 배선의 저항이 서로 다르기 때문에 발생하는 신호 지연 시간의 차이를 줄일 수 있다.
아래는 도면을 결합시켜 본 공개의 실시예 및 그 일부 예시에 대하여 상세한 설명을 수행하도록 한다.
도 1은 본 공개의 적어도 하나의 실시가 제공하는 디스플레이 기판의 평면 도면이다. 예를 들어, 도 1에 도시된 바와 같이, 디스플레이 기판(1)에는 디스플레이 영역(즉, 픽셀 어레이 영역)(10) 및 디스플레이 영역(10)의 적어도 한쪽에 위치하는 주변 영역(20)이 포함되며, 해당 디스플레이 영역(10)에는 어레이 배열된 다수 행 및 다수 열의 픽셀 유닛(11), 다수 행의 픽셀 유닛(11)의 발광 제어 서브 회로와 각각 연결된 다수의 제1 게이트 스캔 신호선(E1,…, Ei,…, Em(i는 1보다 크거나 같은 정수, m은 i보다 크거나 같은 정수)), 다수 행의 픽셀 유닛(11)의 제1 리셋 서브 회로와 각각 연결된 다수의 제2 게이트 스캔 신호선(RT1,…, RTi,…, RTm), 다수 행의 픽셀 유닛(11)의 임계값 보상 서브 회로와 각각 연결된 다수의 제3 게이트 스캔 신호선(GN1,…, GNi,…, GNm), 다수 행의 픽셀 유닛(11)의 데이터 기입 서브 회로와 각각 연결된 다수의 제4 게이트 스캔 신호선(GP1,…, GPi,…, Gpm)이 포함된다. 예를 들어, 각 픽셀 유닛(11)은 본 분야의 7T1C, 7T2C, 8T2C 또는 4T1C와 같은 회로 구조를 가진 픽셀 회로와 발광 소자를 포함할 수 있다.
예를 들어, 주변 영역(20)에는 제1 스캔 드라이브 회로(21)와 제2 스캔 드라이브 회로(22)가 포함된다.
예를 들어, 제1 스캔 드라이브 회로(21)는 다수의 제1 연결 배선(30)을 통하여 각각 다수의 제1 게이트 스캔 신호선(E1, E2,…, Ei,…, Em)과 연결되어 각각 다수 행의 픽셀 유닛(11)의 발광 제어 서브 회로에 발광 제어 신호를 제공하며, 각 제1 연결 배선(30)의 저항값은 제1 저항값(R1)이다. 제1 스캔 드라이브 회로(21)가 픽셀 유닛(11)의 발광 제어 서브 회로를 드라이브하는 데 이용되기 때문에 제1 스캔 드라이브 회로(21)는 또한 EM GOA(발광 제어 게이트 스캔 드라이브 회로)라고 할 수 있다. 각 제1 연결 배선(30)과 그에 연결된 제1 게이트 스캔 신호선은 일체형이 될 수 있으며, 도 1은 제1 연결 배선과 제1 게이트 스캔 신호선을 구분하기 위하여 서로 다른 너비의 선을 이용하여 제1 연결 배선(30)과 제1 게이트 스캔 신호선을 나타내며, 그러나 실제 응용 과정에서, 제1 연결 배선(30)과 제1 게이트 스캔 신호선의 너비가 같거나 다를 수 있으며, 본 공개는 이에 대하여 제한하지 않는다.
예를 들어, 제2 스캔 드라이브 회로(22)는 제1 스캔 드라이브 회로(21)의 디스플레이 영역(10)에 가까운 한쪽에 위치하며, 또한 다수의 제2 연결 배선(40)을 통하여 각각 다수의 제2 게이트 스캔 신호선(RT1, RT2,…, RTi,…, RTm)과 연결되어 각각 다수 행의 픽셀 유닛의 제1 리셋 서브 회로에 제1 리셋 제어 신호를 제공하며, 각 제2 연결 배선(40)의 저항값은 제2 저항값(R2)이다. 예를 들어, 제2 스캔 드라이브 회로(22)는 픽셀 유닛(11) 중의 N형 트랜지스터에 게이트 스캔 드라이브 신호를 제공함으로 제2 스캔 드라이브 회로(22)는 GATE GOA N, 즉 GN으로 약칭할 수 있다. 각 제2 연결 배선(40)과 그에 연결된 제2 게이트 스캔 신호선은 일체형이 될 수 있으며, 도 1은 제2 연결 배선과 제2 게이트 스캔 신호선을 구분하기 위하여 서로 다른 너비의 선을 이용하여 제2 연결 배선과 제2 게이트 스캔 신호선을 나타내며, 그러나 실제 응용 과정에서, 제2 연결 배선과 제1 게이트 스캔 신호선의 너비가 같거나 다를 수 있으며, 본 공개는 이에 대하여 제한하지 않는다.
예를 들어, 제2 스캔 드라이브 회로(22)는 또한 다수의 제3 연결 배선(50)을 통하여 각각 다수의 제3 게이트 스캔 신호선(GN1,…, GN i,…, GN m)과 연결되어 각각 다수 행의 픽셀 유닛의 임계값 보상 서브 회로에 임계값 보상 제어 신호를 제공하며, 각 제3 연결 배선(50)의 저항값은 제3 저항값(R3)이다. 각 제3 연결 배선(50)과 그에 연결된 제3 게이트 스캔 신호선은 일체형이 될 수 있으며, 도 1은 제3 연결 배선(50)과 제3 게이트 스캔 신호선을 구분하기 위하여 서로 다른 너비의 선을 이용하여 제3 연결 배선(50)과 제3 게이트 스캔 신호선을 나타내며, 그러나 실제 응용 과정에서, 제3 연결 배선(50)과 제3 게이트 스캔 신호선의 너비가 같거나 다를 수 있으며, 본 공개는 이에 대하여 제한하지 않는다.
예를 들어, 주변 영역(20)에는 또한 제3 스캔 드라이브 회로(23)가 포함되며, 제3 스캔 드라이브 회로(23)는 다수의 제4 연결 배선(60)을 통하여 각각 다수의 제4 게이트 스캔 신호선(GP1,…, GPi,…, Gpm)과 연결되어, 각각 다수 행의 픽셀 유닛의 데이터 기입 서브 회로에 데이터 기입 제어 신호를 제공한다. 제2 스캔 드라이브 회로(22)는 디스플레이 영역(10)에 상대하여 제1 스캔 드라이브 회로(21)와 제3 스캔 드라이브 회로(23) 사이에 위치하며, 즉 제3 스캔 드라이브 회로(23)는 제2 스캔 드라이브 회로(22)의 디스플레이 영역(10)에 가까운 한쪽에 위치한다. 각 제4 연결 배선(60)의 저항값은 제4 저항값(R4)이다. 예를 들어, 제3 스캔 드라이브 회로(23)는 픽셀 유닛(11) 중의 P형 트랜지스터에 게이트 스캔 드라이브 신호를 제공함으로 제3 스캔 드라이브 회로(23)는 GATE GOA P, 즉 GP로 약칭할 수 있다. 각 제4 연결 배선(60)과 그에 연결된 제4 게이트 스캔 신호선은 일체형이 될 수 있으며, 도 1은 제4 연결 배선(60)과 제4 게이트 스캔 신호선을 구분하기 위하여 서로 다른 너비의 선을 이용하여 제4 연결 배선(60)과 제4 게이트 스캔 신호선을 나타내며, 그러나 실제 응용 과정에서, 제4 연결 배선(60)과 제4 게이트 스캔 신호선의 너비가 같거나 다를 수 있으며, 본 공개는 이에 대하여 제한하지 않는다.
도 1에 도시된 바와 같이, 데이터선(DL1-DLN)(N은 1보다 큰 정수)은 디스플레이 영역(10)을 세로로 관통하여 어레이 배열된 픽셀 유닛(11)에 데이터 신호를 제공한다. 예를 들어, 각 픽셀 유닛(11)은 본 분야의 7T1C, 7T2C, 8T2C 또는 4T1C와 같은 회로 구조를 가진 픽셀 회로와 발광 소자를 포함할 수 있으며, 픽셀 회로(11)는 데이터선을 통하여 전송되는 데이터 신호와 게이트선을 통하여 전송되는 게이트 스캔 드라이브 신호 및 발광 제어 신호의 제어 하에서 작동하여 발광 소자를 구동시켜 디스플레이 등의 작업을 구현한다. 해당 발광 소자는 유기 발광 다이오드(OLED) 또는 양자점 발광 다이오드(QLED)일 수 있으며, 본 공개의 실시예는 이에 대하여 제한하지 않는다.
도 2는 본 공개의 적어도 하나의 실시예가 제공하는 픽셀 유닛의 회로 구조도이다. 도 2에 도시된 바와 같이, 다수 행 및 다수 열의 픽셀 유닛의 각 픽셀 유닛(11)은 발광 소자(111)와 발광 소자(111)의 발광을 드라이브하는 픽셀 회로(112)를 포함하며, 픽셀 회로(112)는 드라이브 서브 회로(1123), 데이터 기입 서브 회로(1124), 임계값 보상 서브 회로(1122), 리셋 서브 회로, 발광 제어 서브 회로 및 저장 커패시터(Cst)가 포함된다.
제1 리셋 서브 회로(1121)는 제1 리셋 트랜지스터(BT1)를 포함하고, 임계값 보상 서브 회로(1122)는 임계값 보상 트랜지스터(BT2)를 포함하며, 드라이브 서브 회로(1123)는 드라이브 트랜지스터(BT3)를 포함하고, 데이터 기입 서브 회로(1124)는 데이터 기입 트랜지스터(BT4)를 포함하며, 제1 발광 제어 서브 회로(1125)는 제1 발광 제어 트랜지스터(BT5)를 포함하고, 제2 발광 제어 서브 회로(1126)는 제2 발광 제어 트랜지스터(BT6)를 포함하며, 제2 리셋 서브 회로(1127)는 제2 리셋 트랜지스터(BT7)를 포함한다. 예를 들어, 제1 리셋 트랜지스터(BT1)와 임계값 보상 트랜지스터(BT2)는 N형 트랜지스터이고, 데이터 기입 트랜지스터(BT4)와 제2 리셋 트랜지스터(BT7)는 P형 트랜지스터이다. 본 공개의 실시예의 픽셀 유닛의 연결 관계와 작동 원리는 예시일 뿐이며, 필요에 따라 픽셀 유닛은 다른 구조를 채택할 수 있으며, 본 공개는 이에 대하여 제한하지 않는다.
예를 들어, 드라이브 서브 회로(1123)는 제어단, 제1 단 및 제2 단을 포함하며, 또한 발광 소자(111)에 흐르는 드라이브 전류를 제어하도록 구성된다. 예를 들어, 드라이브 서브 회로(1123)의 제어단은 제1 노드(S1)와 연결되고, 제1 단은 제2 노드(S2)와 연결되며, 제2 단은 제3 노드(S3)와 연결된다.
예를 들어, 도 1과 도 2에 도시된 보와 같이, 데이터 기입 서브 회로(1124)는 드라이브 서브 회로(1123)의 제1 단, 데이터선(Vdata) 및 제4 게이트 스캔 신호선(GPi)(i는 1보다 크거나 같고 m보다 작거나 같은 정수)과 연결되며, 또한 제4 게이트 스캔 신호선(GPi)이 제공하는 데이터 기입 제어 신호에 응답하여 데이터선(Vdata)이 제공하는 데이터 신호를 드라이브 서브 회로(1124)의 제1 단에 기입하도록 구성된다.
예를 들어, 임계값 보상 서브 회로(1122)는 드라이브 서브 회로(1123)의 제어단 및 제2 단, 제1 전압선(VDD) 및 제3 게이트 스캔 신호선(GNi)과 연결되며, 또한 제3 게이트 스캔 신호선(GNi)이 제공하는 임계값 보상 제어 신호와 기입된 데이터 신호에 응답하여 드라이브 서브 회로(1123)3를 보상하도록 구성된다.
예를 들어, 리셋 서브 회로는 제1 리셋 서브 회로(1121)를 포함하며, 제1 리셋 서브 회로(1121)는 드라이브 서브 회로(1123)의 제어단, 초기 신호선(Vinit1) 및 제2 게이트 스캔 신호선(RTi)과 연결되며, 또한 제2 게이트 스캔 신호선(RTi)이 제공하는 제1 리셋 제어 신호에 응답하여 초기 신호선이 제공하는 초기 전압을 드라이브 서브 회로(1123)의 제2 단에 가하도록 구성된다.
예를 들어, 리셋 서브 회로는 또한 제2 리셋 서브 회로(1127)를 포함하며, 다수의 제4 게이트 스캔 신호선(GPi)은 또한 각각 다수 행의 픽셀 유닛의 제2 리셋 서브 회로(1127)와 연결되며, 제3 스캔 드라이브 회로(23)는 다수의 제4 게이트 스캔 신호선(GPi)을 통하여 각각 다수 행의 픽셀 유닛의 제2 리셋 서브 회로(1127)에 제2 리셋 제어 신호를 제공한다. 예를 들어, 제2 리셋 서브 회로(1127)는 초기 신호선(Vinit2), 제4 게이트 스캔 신호선(GPi) 및 발광 소자(111)의 제1 단과 연결되며, 또한 제4 게이트 스캔 신호선(GPi)이 제공하는 제2 리셋 제어 신호에 응답하여 초기 신호선(Vinit2)이 제공하는 초기 전압을 발광 소자(111)의 제1 단에 가하도록 구성된다. 발광 소자(111)의 제2 단은 제2 전압선(VSS)과 연결된다.
예를 들어, 발광 제어 서브 회로는 제1 발광 제어 서브 회로(1125)를 포함하며, 제1 발광 제어 서브 회로(1125)는 제1 전압선(VDD), 드라이브 서브 회로(1123)의 제1 단 및 제1 게이트 스캔 신호선(Ei)과 연결되며, 또한 제1 게이트 스캔 신호선(Ei)이 제공하는 발광 제어 신호에 응답하여 제1 전압선(VDD)이 제공하는 제1 전압을 드라이브 서브 회로(1123)의 제1 단에 가하도록 구성된다.
예를 들어, 발광 제어 서브 회로는 또한 제2 발광 제어 서브 회로(1126)를 포함하며, 제2 발광 제어 서브 회로(1126)는 드라이브 서브 회로(1123)의 제2 단, 발광 소자(111)의 제1 단 및 제1 게이트 스캔 신호선(Ei)과 연결되며, 또한 제1 게이트 스캔 신호선(Ei)이 제공하는 발광 제어 신호에 응답하여 드라이브 전류를 발광 소자(111)의 제1 단에 가하도록 구성된다.
예를 들어, 도 1에 도시된 바와 같이, 제1 스캔 드라이브 회로(21)는 캐스케이드의 다수의 제2 시프트 레지스터 유닛(211)(예를 들어, 도 1의 점선 프레임(21)에서 다이아몬드 체크무늬로 채워진 블록(211)으로 표시)을 포함하며, 각 제2 시프트 레지스터 유닛(211)은 한 행 또는 다수 행의 픽셀 유닛(11)을 드라이브하는 데 이용된다. 본 공개의 실시예는 각 제2 시프트 레지스터 유닛(211)이 한 행의 픽셀 유닛(11)을 드라이브하는 것을 예로 설명하지만, 본 공개의 실시예는 이에 대하여 제한하지 않는다.
예를 들어, 주변 영역에는 또한 제1 전압 신호선(Evgh)(도 1 에 도시되지 않음)과 제3 전압 신호선(Evgl)(도 1 에 도시되지 않음)이 포함되며, 제1 전압 신호선(Evgh)은 제1 전압을 제공하도록 구성되고, 제3 전압 신호선(Evgl)은 제3 전압을 제공하도록 구성되며, 제3 전압은 제1 전압보다 작다. 제1 스캔 드라이브 회로(21)는 제1 전압 신호선(Evgh)과 연결되어 제1 전압을 발광 제어 신호의 제1 부분으로 출력하며, 예를 들어, 제1 전압 신호선(Evgh)은 제1 스캔 드라이브 회로(21) 중의 다수의 제2 시프트 레지스터 유닛(211)과 모두 연결된다. 발광 제어 신호의 제1 부분은 예를 들어 발광 제어 신호의 고레벨 부분이며, 예를 들어, 해당 발광 제어 신호의 고레벨 부분은 제1 발광 제어 트랜지스터(BT5)와 제2 발광 제어 트랜지스터(BT6)가 비발광 단계에서 컷오프하게 할 수 있다. 제1 스캔 드라이브 회로(21)는 또한 제3 전압 신호선(Evgl)과 연결되어 제3 전압을 발광 제어 신호의 제2 부분으로 출력하며, 예를 들어, 제3 전압 신호선(Evgl)은 제1 스캔 드라이브 회로(21) 중의 다수의 제2 시프트 레지스터 유닛(211)과 모두 연결된다. 발광 제어 신호의 제2 부분은 예를 들어 발광 제어 신호의 저레벨 부분이며, 예를 들어, 해당 발광 제어 신호의 저레벨 부분은 제1 발광 제어 트랜지스터(BT5)와 제2 발광 제어 트랜지스터(BT6)가 발광 단계에서 도통 되게 할 수 있다.
도 3a는 본 공개의 적어도 하나의 실시예가 제공하는 제2 시프트 레지스터 유닛의 회로 구조도이다. 도 3b는 도 3a에 도시된 제2 시프트 레지스터 유닛의 디스플레이 기판에서의 배치 도면이다. 아래는 도 3a와 도 3b를 결합시켜 해당 제2 시프트 레지스터 유닛에 대하여 간략하게 소개한다.
도 3a와 도 3b에 도시된 바와 같이, 해당 제2 시프트 레지스터 유닛(211)에는 12개의 트랜지스터(제1 트랜지스터(ET1), 제2 트랜지스터(ET2), 제3 트랜지스터(ET3), 제4 트랜지스터(ET4), 제5 트랜지스터(ET5), 제6 트랜지스터(ET6), 제7 트랜지스터(ET7), 제8 트랜지스터(ET8), 제9 트랜지스터(ET9)(출력 트랜지스터라고도 함), 제10 트랜지스터(ET10)(출력 제어 트랜지스터라고도 하고, 출력 트랜지스터라고도 하며, 본 공개의 실시예는 이에 대하여 제한하지 않음), 제11 트랜지스터(ET11) 및 제12 트랜지스터(ET12) 및 3개의 커패시터(제1 커패시터(EC1), 제2 커패시터(EC2), 제3 커패시터(EC3))가 포함된다. 일부 실시예에서, 해당 제2 시프트 레지스터 유닛(211)은 또한 제1 트랜지스터(ET11)와 제12 트랜지스터(ET12)를 포함하지 않는 10T3C의 회로가 될 수 있다. 다른 일부 실시예에서, 해당 제2 시프트 레지스터 유닛(211)은 또한 도 4a에 도시된 13T3C의 회로이거나 제13 트랜지스터(GNT13)를 포함하지 않는 12T3C의 회로일 수도 있다.
예를 들어, 다수의 제2 시프트 레지스터 유닛(211)이 캐스케이드된 경우, 제1 레벨의 제2 시프트 레지스터 유닛(211) 중의 제1 트랜지스터(ET1)의 제2 극이 입력단(EI)과 연결되고, 입력단(EI)은 트리거 신호선(ESTV)과 연결되어 트리거 신호를 입력 신호로 수신하도록 구성되며, 다른 각 레벨의 제2 시프트 레지스터 유닛(211) 중의 제1 트랜지스터(ET1)의 제2 극이 이전 레벨의 제2 시프트 레지스터 유닛(211)의 출력단과 전기적으로 연결되어, 이전 레벨의 제2 시프트 레지스터 유닛(211)의 출력단(EOUT)(예를 들어, 출력단(E021)과 출력단(E022))이 출력된 출력 신호를 입력 신호로 수신함으로써, 시프트 출력을 구현하며, 디스플레이 패널의 디스플레이 영역(10) 중의 어레이 배열된 픽셀 유닛(11)에 한행씩 시프트된 발광 제어 신호를 제공하도록 한다. 예를 들어, 아래는 제9 트랜지스터(ET9)를 출력 트랜지스터로 예를 들어 소개한다.
또한, 도 3a와 도 3b에 도시된 바와 같이, 해당 제2 시프트 레지스터 유닛(211)은 또한 제1 클럭 신호단(ECK)과 제2 클럭 신호단(ECB)을 포함하며, ECK는 또한 제1 클럭 신호선을 나타내고, ECB는 제2 클럭 신호선을 나타낸다. 예를 들어, 제1 클럭 신호와 제2 클럭 신호는 듀티비 50%보다 큰 펄스 신호를 이용할 수 있으며, 두 신호는 예를 들어 반사이클 차이가 난다.
예를 들어, Evgh는 제1 전압 신호선과 제1 전압 신호선이 제공하는 제1 전압을 나타내고, Evgl은 제3 전압 신호선과 제3 전압 신호선이 제공하는 제3 전압을 나타내며, 제3 전압은 제1 전압보다 작으며; 예를 들어, 제1 전압은 직류 고레벨이고, 제3 전압은 직류 저레벨이다.
도 3a와 도 3b에 도시된 바와 같이, 제1 트랜지스터(ET1)의 게이트가 제1 클럭 신호단(ECK)과 연결되어(제1 클럭 신호단은 제1 클럭 신호선(ECK)과 연결), 제1 클럭 신호를 수신하며, 제1 트랜지스터(ET1)의 제2 극이 입력단(EI)과 연결되고, 제1 트랜지스터(ET1)의 제1 극이 제1 노드(ED1)와 연결된다. 예를 들어, 해당 제2 시프트 레지스터 유닛은 제1 레벨의 제2 시프트 레지스터 유닛일 경우, 입력단(EI)은 트리거 신호선(ESTV)과 연결되어 트리거 신호를 수신하며, 해당 제2 시프트 레지스터 유닛은 제1 레벨의 제2 시프트 레지스터 유닛을 제외한 다른 각 레벨의 제2 시프트 레지스터 유닛일 경우, 입력단(EI)은 그 이전 레벨의 제2 시프트 레지스터 유닛의 출력단(EOUT)과 연결된다.
제2 트랜지스터(ET2)의 게이트가 제1 노드(ED1)와 연결되고, 제2 트랜지스터(ET2)의 제1 극이 제2 노드(ED2)와 연결되며, 제2 트랜지스터(ET2)의 제2 극이 제1 클럭 신호단(ECK)과 연결되어 제1 클럭 신호를 수신한다.
제3 트랜지스터(ET3)의 게이트가 제1 클럭 신호단(ECK)과 연결되어 제1 클럭 신호를 수신하며, 제3 트랜지스터(ET3)의 제1 극이 제2 노드(ED2)와 연결되며, 제3 트랜지스터(ET3)의 제2 극이 제3 전압 신호선(Evgl)과 연결되어 제3 전압을 수신한다.
제4 트랜지스터(ET4)의 게이트가 제2 클럭 신호단(ECB)(예를 들어, 제2 클럭 신호단(ECB)이 제2 클럭 신호선(ECB)과 연결)과 연결되어, 제2 클럭 신호를 수신하며, 제4 트랜지스터(ET4)의 제1 극이 제1 노드(ED1)와 연결되며, 제4 트랜지스터(ET4)의 제2 극이 제5 트랜지스터(ET5)의 제2 극과 연결된다.
제5 트랜지스터(ET5)의 게이트가 제2 노드(ED2)와 연결되고, 제5 트랜지스터(ET5)의 제1극이 제1 전압 신호선(Evgh)과 연결되어 제1 전압을 수신한다.
제6 트랜지스터(ET6)의 게이트가 제11 트랜지스터(ET11)의 제2 극과 연결되고, 제6 트랜지스터(ET6)의 제1 극이 제2 클럭 신호단(ECB)과 연결되어 제2 클럭 신호를 수신하며, 제6 트랜지스터(ET6)의 제2 극이 제3 노드(ED3)와 연결된다.
제1 커패시터(EC1)의 제1 극이 제11 트랜지스터(ET11)의 제2 극과 연결되고, 제1 커패시터(EC2)의 제2 극이 제3 노드(ED3)와 연결된다.
제7 트랜지스터(ET7)의 게이트가 제2 클럭 신호단(ECB)과 연결되어 제2 클럭 신호를 수신하며, 제7 트랜지스터(ET7)의 제1 극이 제3 노드(ED3)와 연결되며, 제7 트랜지스터(ET7)의 제2 극이 제4 노드(ED4)와 연결된다.
제8 트랜지스터(ET8)의 게이트가 제1 노드(ED1)와 연결되고, 제8 트랜지스터(ET8)의 제1 극이 제4 노드(ED4)와 연결되며, 제8 트랜지스터(ET8)의 제2 극이 제1 전압 신호선(Evgh)과 연결되어 제1 전압을 수신한다.
출력 트랜지스터(ET9)의 게이트가 제4 노드(ED4)와 연결되고, 출력 트랜지스터(ET9)의 제1 극이 제1 전압 신호선(Evgh)과 연결되어 제1 전압을 수신하며, 출력 트랜지스터(ET9)의 제2 극이 출력단(EOUT)과 연결된다.
제3 커패시터(EC3)의 제1 극이 제4 노드(ED4)와 연결되고, 제3 커패시터(EC3)의 제2 극이 제1 전압 신호선(Evgh)과 연결되어 제3 전압을 수신한다.
제10 트랜지스터(ET10)의 게이트가 제12 트랜지스터(ET12)의 제2 극과 연결되고, 제10 트랜지스터(ET10)의 제1 극이 제3 전압 신호선(Evgl)과 연결되어 제3 전압을 수신하며, 제10 트랜지스터(ET10)의 제2 극이 출력단(EOUT)과 연결된다.
제2 커패시터(EC2)의 제1 극이 제12 트랜지스터(ET12)의 제2 극과 연결되고, 제2 커패시터(EC2)의 제2 극이 제2 클럭 신호단(ECB)과 연결되어 제2 클럭 신호를 수신한다.
제11 트랜지스터(ET11)의 게이트가 제3 전압 신호선(Evgl)과 연결되어 제3 전압을 수신하며, 제11 트랜지스터(ET11)의 제1 극이 제2 노드(ED2)와 연결된다.
제12 트랜지스터(ET12)의 게이트가 제3 전압 신호선(Evgl)과 연결되어 제3 전압을 수신하며, 제12 트랜지스터(ET12)의 제1 극이 제1 노드(ED1)와 연결된다.
주의해야 할 것은, 해당 제2 시프트 레지스터 유닛의 작동 원리는 본 분야의 소개를 참고할 수 있으며, 여기에서, 다시 설명하지 않는다.
도 3b에 도시된 바와 같이, 신호선 ECB, ECK, Evgl, Evgh는 제1 방향(예를 들어, X축 방향)을 따라 배열되고 제2 방향(예를 들어, Y축 방향)을 따라 연장될 수 있다.
도 3a에 도시된 제2 시프트 레지스터 유닛(105) 중의 트랜지스터는 모두 P형 트랜지스터를 예로 들어 설명한 것이며, 즉 각 트랜지스터는 게이트가 저레벨(도통 레벨)에 접속될 때 도통되고, 고레벨(레벨 컷오프)에 접속될 때 컷오프된다. 이때 트랜지스터의 제1 극이 소스 극이 될 수 있고, 트랜지스터의 제2 극이 드레인 극이 될 수 있다.
해당 제2 시프트 레지스터 유닛은 도 3a의 구성 방식을 포함하지만 이에 제한되지 않으며, 예를 들어, 제2 시프트 레지스터 유닛(105)에 ET11과 ET12를 포함하지 않을 수도 있고, ED3 또는 ED4 노드 위치에 ET11 또는 ET12와 유사한 기능을 하는 트랜지스터를 설치할 수도 있으며, 각 트랜지스터는 N형 트랜지스터를 이용하거나 P형 트랜지스터와 N형 트랜지스터를 혼합하여 이용할 수도 있으며, 선택된 유형의 트랜지스터의 포트 극성을 본 공개의 실시예 중의 해당 트랜지스터의 포트 극성에 따라 동시에 연결하면 된다. 도 3b에 도시된 배치는 단지 예시일 뿐이며, 제2 시프트 레지스터 유닛의 디스플레이 기판에서의 배치는 실제 수요에 따라 결정될 수 있으며, 본 공개의 실시예는 이에 대하여 제한하지 않는다.
예를 들어, 도 1에 도시된 바와 같이, 제2 스캔 드라이브 회로(22)는 캐스케이드된 m개의 제1 시프트 레지스터 유닛(221)(예를 들어 도 1의 점선 프레임(22)에서 아래쪽 대각선으로 채워진 블록(221)으로 나타냄)과 캐스케이드된 n개 추가 시프트 레지스터 유닛(222)(예를 들어, 도 1의 점선 프레임(22)에서 가로로 채워진 블록(222)으로 나타냄)을 포함하며, 예를 들어, m은 1보다 큰 정수이고, n은 0보다 큰 정수이며, m은 n보다 크고 n은 예하면 1보다 크거나 같고 10보다 작거나 같은 정수이다. 각 제1 시프트 레지스터 유닛(221)은 한 행이나 다수 행의 픽셀 유닛(11)을 드라이브하며, 각 추가 시프트 레지스터 유닛(222)은 한 행이나 다수 행의 픽셀 유닛(11)을 드라이브하며, 본 공개의 실시예는 각 제1 시프트 레지스터 유닛(221)이 한 행의 픽셀 유닛(11)을 드라이브하고, 각 추가 시프트 레지스터 유닛(222)이 한 행의 픽셀 유닛(11)을 드라이브하는 것을 예로 설명하지만, 본 공개의 실시예는 이에 제한되지 않는다. N개의 추가 시프트 레지스터 유닛(222)과 m개의 제1 시프트 레지스터 유닛(221)이 캐스케이드된다.
예를 들어, n개의 추가 시프트 레지스터 유닛(222)은 n개의 제2 연결 배선(40)을 통하여, 각각 앞 n 행의 픽셀 유닛에 대응되는 n개의 제2 게이트 스캔 신호선(RT1) ~ (RTn)과 각각 연결되어, 앞의 n 행의 픽셀 유닛 중의 제1 리셋 서브 회로에 제1 리셋 제어 신호를 제공한다. 제j 번째의 추가 시프트 레지스터 유닛(222)은 제j 번째의 제2연결 배선(40)을 통하여 제j 번째의 제2 게이트 스캔 신호선(RTj)에 연결되고, 제j 번째의 제2 게이트 스캔 신호선(RTj)은 제j 행의 픽셀 유닛과 연결된다. j는 1보다 크거나 같고 n보다 작거나 같은 정수이다.
예를 들어, 일부 예시에서 제2 스캔 드라이브 회로(22)는 4개의 추가 시프트 레지스터 유닛(222)을 포함할 수 있으며, 해당 4개의 추가 시프트 레지스터 유닛(222)(Dummy GOA N, DGN로 약칭)은 4개의 제2 연결 배선(40)을 통하여 각각 앞의 4 행의 픽셀 유닛의 제2 게이트 스캔 신호선(RT1~RT4)과 연결되어 나아가 앞의 4 행의 픽셀 유닛의 제1 리셋 서브 회로(또는 제1 리셋 트랜지스터(BT1))와 연결된다. 다시 말하면, 첫 번째의 추가 시프트 레지스터 유닛(222)은 하나의 제2 연결 배선(40)을 통하여 제1 행의 픽셀 유닛의 제2 게이트 스캔 신호선(RT1)과 연결되며, 나아가 제1 행의 픽셀 유닛의 제1 리셋 서브 회로와 연결되어 제1 리셋 서브 회로에 제1 리셋 제어 신호를 제공한다. 두 번째의 추가 시프트 레지스터 유닛(222), 세 번째의 시프트 레지스터 유닛(222) 등은 만차가지이다.
주의해야 할 것은, 본 공개의 실시예는 제1 시프트 레지스터 유닛의 캐스케이드 관계와 관련이 있으며, 4개의 추가 시프트 레지스터 유닛에 제한되지 않으며, 구체적인 상황에 따라 결정하며, 본 공개의 실시예는 이에 대하여 제한하지 않는다.
예를 들어, n개의 추가 시프트 레지스터 유닛(222) 이후에 위치하는 다수(m-n개)의 제1 시프트 레지스터 유닛(221)은 다수(m-n 개)의 제2 연결 배선(40)을 통하여 각각 제n+1 번째의 제2 게이트 스캔 신호선 내지 제m 번째의 게이트 스캔 신호선(RTn+1 ~ RTm)으로 연결되며, 또한 m개의 제1 시프트 레지스터 유닛(221)은 m 개의 제3 연결 배선(50)을 통하여 각각 첫 번째의 제3 게이트 스캔 신호선 내지 제m 번째의 제3 게이트 스캔 신호선(GN1 ~ GNm)으로 연결된다.
예를 들어, 제i 번째의 제1 시프트 레지스터 유닛(221)은 제i 번째의 제3 연결 배선(50)을 통하여 제i 번째의 제3 게이트 스캔 신호선(GNi)에 연결되고, 제i 번째의 제3 게이트 스캔 신호선(GNi)은 제i 행의 픽셀 유닛의 임계값 보상 서브 회로와 연결된다. 제i 번째의 제1 시프트 레지스터 유닛은 또한 제i+n 번째의 제2 연결 배선(40)을 통하여 제i+n 번째의 제2 게이트 스캔 신호선(RTi+n)에 연결되고, 제i+n 번째의 제2 게이트 스캔 신호선(RTi+n)은 제i+n 행의 픽셀 유닛의 제1 리셋 서브 회로와 연결되며, i와 n은 모두 0보다 큰 정수이다.
예를 들어, 제2 스캔 드라이브 회로(22)는 4개의 추가 시프트 레지스터 유닛(222)을 포함하는 경우(즉, n은 4와 같음), 첫 번째의 제1 시프트 레지스터 유닛(221)은 하나의 제3 연결 배선(50)을 통하여 첫 번째의 제3 게이트 스캔 신호선(GN1)에 연결될 수 있으며, 나아가 제1 행의 픽셀 유닛의 임계값 보상 서브 회로와 연결된다. 그리고, 첫 번째의 제1 시프트 레지스터 유닛(221)은 하나의 제2 연결 배선(40)을 통하여 다섯 번째의 제2 게이트 스캔 신호선(RT5)에 연결될 수 있으며, 나아가 제5 행의 픽셀 유닛의 제1 리셋 서브 회로와 연결된다. 제2 연결 배선(40)과 제3 연결 배선(50)이 모두 제1 시프트 레지스터 유닛(221)의 출력단과 연결된다. 나머지 제1 시프트 레지스터 유닛(221)도 마찬가지이다. 이 방식을 기반으로, 각 제1 시프트 레지스터 유닛(221)의 출력 신호는 뒤에 있는 한 행 또는 다수 행의 픽셀 유닛을 리셋하도록 드라이브하는 동시에 같은 행의 픽셀 유닛의 임계값 보상을 하도록 드라이브한다.
예를 들어, 주변 영역에는 또한 제2 전압 신호선(GNvgh)(도 1에 도시되지 않음)과 제4 전압 신호선(GNvgl)(도 1에 도시되지 않음)을 포함하며, 제2 전압 신호선(GNvgh)은 제2 전압을 제공하도록 구성되고, 제4 전압 신호선(GNvgl)은 제4 전압을 제공하도록 구성되며, 제4 전압은 제2 전압보다 작다. 제2 스캔 드라이브 회로(22)는 또한 제2 전압 신호선(GNvgh)과 연결되어, 제2 전압을 제1 리셋 제어 신호의 제1 부분으로 출력하며, 예를 들어, 제2 전압 신호선(GNvgh)은 제2 스캔 드라이브 회로(22) 중의 다수의 제1 시프트 레지스터 유닛(221)과 모두 연결된다. 제1 리셋 제어 신호의 제1 부분은 예하면 제1 리셋 제어 신호의 고레벨 부분이며, 예를 들어, 제1 리셋 제어 신호의 고레벨 부분은 제1 리셋 트랜지스터(BT1)가 리셋 단계에서 가동하게 할 수 있다. 제2 스캔 드라이브 회로(22)는 또한 제4 전압 신호선(GNvgl)과 연결되어, 제4 전압을 제1 리셋 제어 신호의 제2 부분으로 출력하며, 예를 들어, 제4 전압 신호선(GNvgl)은 제2 스캔 드라이브 회로(22) 중의 다수의 제1 시프트 레지스터 유닛(221)과 모두 연결된다. 제1 리셋 제어 신호의 제2 부분은 예하면 제1 리셋 제어 신호의 저레벨 부분이며, 예를 들어, 제1 리셋 제어 신호의 저레벨 부분은 제1 리셋 트랜지스터(BT1)가 비리셋 단계에서 컷오프하게 할 수 있다.
도 4a는 본 공개의 적어도 하나의 실시예가 제공하는 제1 시프트 레지스터 유닛의 회로 구조도이다. 도 4b는 도 4a에 도시된 제1 시프트 레지스터 유닛의 디스플레이 기판에서의 배치에 있는 일부 신호선의 도면이다. 아래는 도 4a와 도 4b를 결합시켜 해당 제1 시프트 레지스터 유닛에 대하여 간략하게 소개한다.
도 4a와 도 4b에 도시된 바와 같이, 해당 제1 시프트 레지스터 유닛(221)은 13개의 트랜지스터(제1 트랜지스터(GNT1), 제2 트랜지스터(GNT2), 제3 트랜지스터(GNT3), 제4 트랜지스터(GNT4), 제5 트랜지스터(GNT5), 제6 트랜지스터(GNT6), 제7 트랜지스터(GNT7), 제8 트랜지스터(GNT8), 제9 트랜지스터(GNT9)(출력 트랜지스터라고도 함), 제10 트랜지스터(GNT10)(출력 트랜지스터라고도 함), 제11 트랜지스터(GNT11), 제12 트랜지스터(GNT12) 및 제13 트랜지스터(GNT13), 그리고 세 개의 커패시터(제1 커패시터(GNC1), 제2 커패시터(GNC2) 및 제3 커패시터(GNC3))을 포함한다. 예를 들어, 다수의 제1 시프트 레지스터 유닛(221)이 캐스케이드된 경우, 제1 레벨의 제1 시프트 레지스터 유닛(221) 중의 제1 트랜지스터(GNT1)의 제2 극이 입력단(GNI)과 연결되며, 입력단(GNI)은 트리거 신호선(STV)과 연결되어 트리거 신호를 입력 신호로 수신하며, 트리거 신호선(STV)은 신호선(GSTVN)이다. 다른 각 레벨의 제1 시프트 레지스터 유닛(221) 중의 제1 트랜지스터(GNT1)의 제2 극이 이전 레벨의 제1 시프트 레지스터 유닛(221)의 출력단과 전기적으로 연결되어, 이전 레벨의 제1 시프트 레지스터 유닛(221)의 출력단(EOUT)이 출력한 출력 신호를 입력 신호로 수신함으로써 시프트 출력을 구현하여 디스플레이 패널의 디스플레이 영역(10) 중의 어레이 배열된 픽셀 유닛(11)에 예하면 한행씩 시프트된 발광 제어 신호를 제공한다.
일부 실시예에서, 해당 제1 시프트 레지스터 유닛(221)은 앞에서 말한 제13트랜지스터(GNT13)를 제외하고 12개의 트랜지스터를 포함할 수 있다. 다른 일부 실시예에서, 해당 제1 시프트 레지스터 유닛(221)은 또한 도 3a에 도시된 12T3C/10T3C의 회로일 수도 있다.
또한, 도 4a와 도 4b에 도시된 바와 같이, 해당 제1 시프트 레지스터 유닛(221)은 또한 제1 클럭 신호단(GNCK)과 제2 클럭 신호단(GNCB)을 포함하며, GNCK는 또한 제1 클럭 신호선을 나타내고, GNCB는 또한 제2 클럭 신호선을 나타낸다.
예를 들어, GNvgh는 제2 전압 신호선 및 제2 전압 신호선이 제공하는 제2 전압을 나타내고, GNvgl은 제4 전압 신호선 및 제4 전압 신호선이 제공하는 제4 전압을 나타내며, 또한 제4 전압은 제2 전압보다 작으며; 예를 들어, 제2 전압은 직류 고레벨이고, 제4 전압은 직류 저레벨이다.
도 4a와 도 4b에 도시된 바와 같이, 제1 트랜지스터(GNT1)의 게이트가 제1 클럭 신호단(GNCK)과 연결되어(제1 클럭 신호단은 제1 클럭 신호선(GNCK)과 연결), 제1 클럭 신호를 수신하며, 제1 트랜지스터(GNT1)의 제2 극이 입력단(GNI)과 연결되고, 제1 트랜지스터(GNT1)의 제1 극이 제5 노드(GND5)와 연결된다. 예를 들어, 해당 제1 시프트 레지스터 유닛은 제1 레벨의 제1 시프트 레지스터 유닛일 경우, 입력단(GN)은 트리거 신호선(GSTVN)과 연결되어 트리거 신호를 수신하며, 해당 제1 시프트 레지스터 유닛은 제1 레벨의 제1 시프트 레지스터 유닛을 제외한 다른 각 레벨의 제1 시프트 레지스터 유닛일 경우, 입력단(GNI)은 그 이전 레벨의 제1 시프트 레지스터 유닛의 출력단(EOUT)과 연결된다.
제2 트랜지스터(GNT2)의 게이트가 제5 노드(GND5)와 연결되고, 제2 트랜지스터(T2)의 제1 극이 제2 노드(GND2)와 연결되며, 제2 트랜지스터(GNT2)의 제2 극이 제1 클럭 신호단(GNCK)과 연결되어 제1 클럭 신호를 수신한다.
제3 트랜지스터(GNT3)의 게이트가 제1 클럭 신호단(GNCK)과 연결되어 제1 클럭 신호를 수신하며, 제3 트랜지스터(GNT3)의 제1 극이 제2 노드(GND2)와 연결되며, 제3 트랜지스터(GNT3)의 제2 극이 제4 전압 신호선(GNvgl)과 연결되어 제4 전압을 수신한다.
제4 트랜지스터(GNT4)의 게이트가 제1 노드(GND1)와 연결되고, 제4 트랜지스터(GNT4)의 제1극이 제2 클럭 신호단(GNCB)(예를 들어, 제2 클럭 신호단(GNCB)이 제2 클럭 신호선(GNCB)과 연결)과 연결되어, 제2 클럭 신호를 수신하며, 제4 트랜지스터(GNT4)의 제2 극이 제7 노드(GND7)와 연결되며, 제4 트랜지스터(GNT4)의 제2 극이 제5 트랜지스터(GNT5)의 제2 극과 연결된다.
제5 트랜지스터(GNT5)의 게이트가 제2 노드(GND2)와 연결되고, 제5 트랜지스터(GNT5)의 제1극이 제2 전압 신호선(GNvgh)과 연결되어 제2 전압을 수신한다.
제6 트랜지스터(GNT6)의 게이트가 제6 노드(GND6)와 연결되고, 제6 트랜지스터(GNT6)의 제1 극이 제3 노드(GND3)와 연결되며, 제6 트랜지스터(GNT6)의 제2 극이 제2 클럭 신호단(GNCB)과 연결되어 제2 클럭 신호를 수신하며, 제6 트랜지스터(GNT6)의 제1 극이 제7 트랜지스터(GNT6)의 제1 극과 연결된다.
제7 트랜지스터(GNT7)의 게이트가 제2 클럭 신호단(GNCB)과 연결되어 제2 클럭 신호를 수신하며, 제7 트랜지스터(GNT7)의 제1 극이 제3 노드(GND3)와 연결되며, 제7 트랜지스터(GNT7)의 제2 극이 제4 노드(GND4)와 연결된다.
제8 트랜지스터(GNT8)의 게이트가 제1 노드(GND1)와 연결되고, 제8 트랜지스터(GNT8)의 제1 극이 제4 노드(GND4)와 연결되며, 제8 트랜지스터(GNT8)의 제2 극이 제2 전압 신호선(GNvgh)과 연결되어 제2 전압을 수신한다.
제9 트랜지스터(GNT9)의 게이트가 제4 노드(GND4)와 연결되고, 제9 트랜지스터(GNT9)의 제1 극이 제2 전압 신호선(GNvgh)과 연결되어 제2 전압을 수신하며, 제9 트랜지스터(GNT9)의 제2 극이 출력단(GNOUT)과 연결된다.
제10 트랜지스터(GNT10)의 게이트가 제1 노드(GND1)와 연결되고, 제10 트랜지스터(GNT10)의 제1 극이 제4 전압 신호선(GNvgl)과 연결되어 제4 전압을 수신하며, 제10 트랜지스터(GNT10)의 제2 극이 출력단(GNOUT)과 연결된다.
제11 트랜지스터(GNT11)의 게이트가 제4 전압 신호선(GNvgl)과 연결되어 제4 전압을 수신하며, 제11 트랜지스터(GNT11)의 제1극이 제2 노드(GND2)와 연결되고, 제11 트랜지스터(GNT11)의 제2극이 제6 노드(GND6)와 연결된다.
제12 트랜지스터(GNT12)의 게이트가 제4 전압 신호선(GNvgl)과 연결되어 제4 전압을 수신하며, 제12 트랜지스터(GNT12)의 제1극이 제5 노드(GND5)와 연결되고, 제12 트랜지스터(GNT12)의 제2극이 제1 노드(GND1)와 연결된다.
제13 트랜지스터(GNT13)의 게이트가 신호선(NCX)과 연결되고, 제13 트랜지스터(GNT13)의 제1 극이 제2 전압 신호선(GNvgh)과 연결되어 제2 전압을 수신하며, 제13 트랜지스터(GNT13)의 제2 극이 제1 노드(GND1)와 연결된다.
제1 커패시터(GNC1)의 제1 극이 제6 노드(GND6)와 연결되고 제1 커패시터(GNC2)의 제2 극이 제3 노드(GND3)와 연결된다.
제2 커패시터(GNC2)의 제1 극이 제4 노드(GND4)와 연결되고, 제2 커패시터(GNC2)의 제2 극이 제2 전압 신호선(GNvgh)과 연결되어 제4 전압을 수신한다.
제3 커패시터(GNC3)의 제1 극이 제1 노드(GND1)와 연결되고 제3 커패시터(GNC3)의 제2 극이 제1 노드(GND1)와 연결된다.
주의해야 할 것은, 해당 제1 시프트 레지스터 유닛의 작동 원리는 본 분야의 소개를 참고할 수 있으며, 여기에서, 다시 설명하지 않는다.
도 4b에 도시된 바와 같이, 신호선 GNCB, GNCK, GNvl, GSTVN, GNvgh는 모두 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 배열될 수 있다. 각 트랜지스터(GNT1-GNT13)와 각 커패시터(GNC1-GNC3)는 영역(401)에서 형성될 수 있으며, 각 트랜지스터와 커패시터의 디스플레이 기판에서의 구체적인 배치 방식은 수요에 따라 정할 수 있으며, 본 분야에 이미 있는 배치를 채택할 수 있으며, 본 공개의 실시예는 이에 대하여 제한하지 않는다.
해당 제1 시프트 레지스터 유닛은 도 4a의 구성 방식을 포함하지만 이에 제한되지 않으며, 각 트랜지스터(GNT1-GNT13)가 P형 트랜지스터, N형 트랜지스터를 이용하거나 또는 P형 트랜지스터와 N형 트랜지스터를 혼합하여 이용할 수 있으며, 동시에 선택한 유형의 트랜지스터의 포트 극성을 본 공개의 실시예에서 상응된 트랜지스터의 포트 극성에 따라 연결하면 된다.
예를 들어, 도 1에 도시된 바와 같이, 제3 스캔 드라이브 회로(23)는 캐스케이드의 다수의 제3 시프트 레지스터 유닛(231)(예를 들어, 도 1의 점선 프레임(23)에서 작은 검은 점으로 채워진 블록(231)으로 표시)을 포함하며, 각 제3 시프트 레지스터 유닛(231)은 하나 다수 행의 픽셀 유닛(11)을 드라이브한다. 본 공개의 실시예는 각 제3 시프트 레지스터 유닛(231)이 한 행의 픽셀 유닛(11)을 드라이브하는 것을 예로 설명하지만, 본 공개의 실시예는 이에 대하여 제한하지 않는다.
예를 들어, 주변 영역에는 또한 제3 스캔 드라이브 회로(23)와 연결된 제5 전압 신호선(GPvgh) 및 제6 전압 신호선(GPvgl)(도 1에 도시되지 않음)이 포함되며, 제5 전압 신호선(GPvgh)은 고레벨 전압을 제공하도록 구성되고 제6 전압 신호선(GPvgl)은 저레벨 전압을 제공하도록 구성된다.
도 5a는 본 공개의 적어도 하나의 실시예가 제공하는 제3 시프트 레지스터 유닛의 회로 구조도이다. 도 5b는 도 5a에 도시된 제3 시프트 레지스터 유닛의 디스플레이 기판에서의 부분적 배치 도면이다. 도 5a와 도 5b에 도시된 바와 같이, 해당 제3 시프트 레지스터 유닛(231)은 8개의 트랜지스터(제1 트랜지스터(GPT1), 제2 트랜지스터(GPT2), 제3 트랜지스터(GPT3), 제4 트랜지스터(GPT4), 제5 트랜지스터(GPT5), 제6 트랜지스터(GPT6), 제7 트랜지스터(GPT7) 및 제8 트랜지스터(GPT8)), 및 두 개의 커패시터(제1 커패시터(GPC1)와 제2 커패시터(GPC2)), 그리고 다수의 노드(GPD1-GPD3)를 포함한다.
예를 들어, 다수의 제3 시프트 레지스터 유닛(231)이 캐스케이드된 경우, 제1 레벨의 제3 시프트 레지스터 유닛(231) 중의 제1 트랜지스터(GPT1)의 제2 극이 입력단(GPI)과 연결되며, 입력단(GPI)은 트리거 신호선(GSTVP)과 연결되어 트리거 신호를 입력 신호로 수신하도록 구성된다. 다른 각 레벨의 제3 시프트 레지스터 유닛(231) 중의 제1트랜지스터(GPT1)의 제2 극이 이전 레벨의 제3 시프트 레지스터 유닛(231)의 출력단과 전기적으로 연결되어, 이전 레벨의 제3 시프트 레지스터 유닛(231)의 출력단(GPOUT)이 출력한 출력 신호를 입력 신호로 수신하여 시프트 출력을 구현한다.
예를 들어, 일부 실시예에서, 제1 레벨의 시프트 레지스터 유닛의 전기적으로 연결된 트리거 신호선(GSTVN), 제1 레벨의 제2 시프트 레지스터 유닛의 전기적으로 연결된 트리거 신호선(ESTV), 제1 극의 제3 시프트 레지스터 유닛의 전기적으로 연결된 트리거 신호선(GSTVP)은 모두 제2 스캔 드라이브 회로의 위쪽에 위치할 수 있고, 또는 모두 제1 스캔 드라이브 회로의 위쪽에 위치하며, 또는 모두 상기 제3 스캔 드라이브 회로의 위쪽에 위치하고, 또는 모두 제1 스캔 드라이브 회로와 제2 스캔 드라이브 회로 사이에 위치하며, 또는 모두 제2 스캔 드라이브 회로와 상기 제3 스캔 드라이브 회로 사이에 위치하며, 또는 그 중의 두 개의 트리거 신호선이 모두 제1 스캔 드라이브 회로와 제2 스캔 드라이브 회로 사이에 위치하며, 또는 그 중의 두 개의 트리거 신호선이 모두 제2 스캔 드라이브 회로와 제3 스캔 드라이브 회로 사이에 위치한다.
또한, 도 5a와 도 5b에 도시된 바와 같이, 해당 제3 시프트 레지스터 유닛(231)은 또한 제1 클럭 신호단(GPCK)과 제2 클럭 신호단(GPCB)을 포함하며, GPCK는 또한 제1 클럭 신호선을 나타내고, GPCB는 또한 제2 클럭 신호선을 나타낸다.
예를 들어, GPvgh는 제5 전압 신호선 및 제5 전압 신호선이 제공하는 제5 전압을 나타내고, GPvgl은 제6 전압 신호선 및 제6 전압 신호선이 제공하는 제6 전압을 나타내며, 제6 전압은 제5 전압보다 작으며; 예를 들어, 제5 전압은 직류 고레벨이고, 제6 전압은 직류 저레벨이다.
주의해야 할 것은, 해당 제1 시프트 레지스터 유닛의 작동 원리는 본 분야의 소개를 참고할 수 있으며, 여기에서, 다시 설명하지 않는다.
도 5b에 도시된 바와 같이, 신호선 GPCB, GPCK, GPvgl, GPvgh는 모두 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 배열된다. 각 트랜지스터(GPT1-GPT8)와 각 커패시터(GPC1-GPC2)는 영역(701)에서 형성될 수 있으며, 각 트랜지스터의 디스플레이 기판에서의 구체적인 배치 방식은 수요에 따라 정할 수 있으며, 본 분야에 이미 있는 배치를 채택할 수 있으며, 본 공개의 실시예는 이에 대하여 제한하지 않는다.
해당 제3 시프트 레지스터 유닛은 도 5a의 구성 방식을 포함하지만 이에 제한되지 않으며, 각 트랜지스터(GPT1-GPT8)는 P형 트랜지스터, N형 트랜지스터를 이용 또는 P형 트랜지스터와 N형 트랜지스터를 혼합하여 이용할 수 있으며, 동시에 선택한 유형의 트랜지스터의 포트 극성을 본 공개의 실시예에서 상응된 트랜지스터의 포트 극성에 따라 연결하면 된다.
설명해야 할 바로는, 해당 제1 시프트 레지스터 유닛, 제2 시프트 레지스터 유닛 및 제3 시프트 레지스터 유닛에 이용된 트랜지스터는 모두 박막 트랜지스터 또는 필드 효과 트랜지스터 또는 기타 특성이 동일한 스위치 부품이 될 수 있으며, 여기에서 모두 박막 트랜지스터를 예로 들어 설명하며, 예를 들면 해당 트랜지스터의 능동층(채널 영역)에 반도체 재료를 이용하고, 예를 들면, 폴리실리콘(예를 들면, 저온 폴리실리콘 또는 고온 폴리실리콘), 비결정 실리콘, 산화 인듐 갈륨 아연(IGZO) 등을 이용하며, 게이트, 소스극, 드레인극 등은 금속 알루미늄 또는 알루미늄 합금과 같은 금속 재료를 이용한다. 여기에서 이용된 트랜지스터의 소스극, 드레인극은 구조 상에서 대칭이 될 수 있으므로 그 소스극, 드레인극은 구조 상에서 차이가 없을 수 있다. 본 공개의 실시예에서, 게이트를 제외한 트랜지스터의 양극을 구분하기 위하여, 그 중의 한 극이 제1 극으로, 다른 한 극이 제2 극으로 직접 설명하였다. 또한, 본 공개의 실시예에서, 커패시터의 전극이 금속 전극을 이용하거나 또는 그 중의 하나의 전극이 반도체 재료(예를 들어, 도핑된 폴리실리콘)를 이용할 수 있다.
도 6은 본 공개의 적어도 하나의 실시예가 제공하는 발광 제어 신호와 제1 리셋 제어 신호의 타임 도면이다. 도 6 중의 EM은 발광 제어 신호를 나타내며, 도 6에 도시된 바와 같이, 제1 연결 배선의 저항 등의 요소로 인하여, 제1 전압 신호선(Evgh)의 신호와 제3 전압 신호선(Evgl)의 신호가 제1 게이트 스캔선으로 전송되는 과정에서 신호가 지연되며, 즉 발광 제어 신호의 지연이 발생하며, 예를 들어, 제1 스캔 드라이브 회로의 출력 신호가 고레벨과 저레벨 사이에 전환될 때 발광 제어 신호에 상승 에지(701)와 하강 에지(702)가 존재하게 한다. 상승 에지(701)의 기간(t1)은 제1 스캔 드라이브 회로가 제3 전압 신호선(Evgl)의 전압을 출력하는 것으로부터 제1 전압 신호선(Evgh)의 전압을 출력하는 것으로 바뀔 때(즉, 제3 전압(저레벨)에서 제1 전압(고레벨)으로 바뀔 때), 제1 전압 신호선(Evgh)의 신호가 제1 게이트 스캔선으로 전송되는 지연 시간을 나타내며, 하강 에지(702)의 기간(t2)은 제1 스캔 드라이브 회로가 제1 전압 신호선(Evgh)의 전압을 출력하는 것으로부터 제3 전압 신호선(Evgl)의 전압을 출력하는 것으로 바뀔 때(즉, 고레벨에서 저레벨로 바뀔 때), 제3 전압 신호선(Evgl)의 신호가 제1 게이트 스캔선으로 전송되는 지연 시간을 나타낸다.
예를 들어, 도 6 중의 Re는 제1 리셋 신호를 나타내며, 도 6에 도시된 바와 같이, 제2 연결 배선의 저항 등의 요소로 인하여, 제2 전압 신호선(GNvgh)과 제4 전압 신호선(GNvgl)의 신호가 제2 게이트 스캔선으로 전송되는 과정에서 신호가 지연되며, 즉 제1 리셋 제어 신호의 지연이 발생하며, 예를 들어, 제2 스캔 드라이브 회로의 출력 신호가 고레벨과 저레벨 사이에 전환될 때 제1 리셋 제어 신호에 상승 에지(703)와 하강 에지(704)가 존재하게 한다. 상승 에지(703)의 기간(t3)은 제2 스캔 드라이브 회로가 제4 전압 신호선(GNvgl)의 전압을 출력하는 것으로부터 제2 전압 신호선(GNvgh)의 전압을 출력하는 것으로 바뀔 때(즉, 제4 전압(저레벨)에서 제2 전압(고레벨)으로 바뀔 때), 제2 전압 신호선(GNvgh)의 신호가 제2 게이트 스캔선으로 전송되는 지연 시간을 나타내며, 하강 에지(704)의 기간(t4)은 제2 스캔 드라이브 회로가 제2 전압 신호선(GNvgh)의 전압을 출력하는 것으로부터 제4 전압 신호선(GNvgl)의 전압을 출력하는 것으로 바뀔 때(즉, 고레벨에서 저레벨로 바뀔 때), 제4 전압 신호선(GNvgl)의 신호가 제2 게이트 스캔선으로 전송되는 지연 시간을 나타낸다.
예를 들어, 전압 신호선의 지연 시간에 영향을 미치는 요소는 연결 배선의 저항을 포함할 뿐 아니라, 또한 전압 신호선 자체의 선폭도 포함한다(본 공개의 실시예의 설명된 선폭은 평균 선폭이라고 이해할 수 있다). 예를 들어, 전압 신호선 자체의 선폭이 커지면 전압 신호선 자체의 저항이 줄어들어 전압 신호선의 전압 전송이 더욱 원활해지고 지연 시간이 줄어든다.
예를 들어, 제1 전압 신호선(Evgh)의 지연 시간에 영향을 미치는 요소는 제1 연결 배선의 저항을 포함할 뿐만 아니라, 또한 제1 전압 신호선(Evgh) 자체의 선폭도 포함한다. 제1 전압 신호선(Evgh)의 지연 시간은 제1 연결 배선의 저항이 커짐에 따라 증가하며, 또한 제1 전압 신호선(Evgh)의 선폭이 커짐에 따라 감소한다. 다시 말하면, 제1 연결 배선의 저항이 클수록 제1 전압의 지연 시간이 길어지며; 제1 전압 신호선(Evgh)의 선폭이 클수록 제1 전압의 지연 시간이 짧아진다. 제3 전압 신호선(Evgl)도 마찬가지로, 제1 연결 배선의 저항이 클수록 제3 전압의 지연 시간이 길어지며; 제3 전압 신호선(Evgl)의 선폭이 클수록 제3 전압의 지연 시간이 짧아진다.
예를 들어, 제2 전압 신호선(GNvgh)의 지연 시간에 영향을 미치는 요소는 제2 연결 배선의 저항을 포함할 뿐만 아니라, 또한 제2 전압 신호선(GNvgh) 자체의 선폭도 포함한다. 제2 전압 신호선(GNvgh)의 지연 시간은 제2 연결 배선의 저항이 커짐에 따라 증가하며, 또한 제2 전압 신호선(GNvgh)의 선폭이 커짐에 따라 감소한다. 다시 말하면, 제2 연결 배선의 저항이 클수록 제2 전압의 지연 시간이 길어지며; 제2 전압 신호선(GNvgh)의 선폭이 클수록 제2 전압의 지연 시간이 짧아진다. 제4 전압 신호선(GNvgl)도 마찬가지로, 제2 연결 배선의 저항이 클수록 제4 전압의 지연 시간이 길어지며; 제4 전압 신호선(GNvgl)의 선폭이 클수록 제4 전압의 지연 시간이 짧아진다.
예를 들어, 제1 스캔 드라이브 회로와 연결된 전압 신호선(예를 들어, 제1 전압 신호선)의 선폭과 제2 스캔 드라이브 회로와 연결된 제2 전압 신호선(예를 들어, 제2 전압 신호선)의 선폭을 조절함으로써 제1 연결 배선의 저항과 제2 전압 신호선의 저항이 지연 시간에 미치는 영향의 균형을 맞추고, 나아가 제1 연결 배선과 제2 연결 배선의 저항이 서로 다르기 때문에 발생하는 신호 지연 시간의 차이를 줄일 수 있다.
설명해야 할 바로는, 제1 전압 신호선, 제2 전압 신호선, 제3 전압 신호선, 제4 전압 신호선이 각각 다수를 포함할 때, 제1 전압 신호선의 평균 선폭은 상기 제1 스캔 드라이브 회로에 포함된 제2 시프트 레지스터 유닛의 출력 트랜지스터와 전기적으로 연결된 제1 전압 신호선의 평균 선폭을 가리킬 수 있으며, 제3 전압 신호선의 평균 선폭은 상기 제1 스캔 드라이브 회로에 포함된 제2 시프트 레지스터 유닛의 출력 트랜지스터와 전기적으로 연결된 제3 전압 신호선의 평균 선폭을 가리킬 수 있으며, 제2 전압 신호선의 평균 선폭은 상기 제2 스캔 드라이브 회로에 포함된 제1 시프트 레지스터 유닛의 출력 트랜지스터와 전기적으로 연결된 제2 전압 신호선의 평균 선폭을 가리킬 수 있으며, 제4 전압 신호선의 평균 선폭은 상기 제2 스캔 드라이브 회로에 포함된 제1 시프트 레지스터 유닛의 출력 트랜지스터와 전기적으로 연결된 제4 전압 신호선의 평균 선폭을 가리킬 수 있다.
예를 들어, 제2 저항값(R2)과 제1 저항값(R1)의 비율은 제2 전압 신호선(GNvgh)의 평균 선폭(WGNvgh)과 제1 전압 신호선(Evgh)의 평균 선폭(WEvgh)의 비율보다 작으며, 즉
R2/ R1≤WGNvgh/ WEvgh (1)이다.
예를 들어, 제1 전압 신호선(Evgh) 선폭, 제2 전압 신호선(GNvgh)의 선폭, 제1 연결 배선(30)의 제1 저항값(R1) 및 제2 연결 배선(40)의 제2 저항값(R2) 중 적어도 하나를 조절함으로써 식(1)에 도시된 조건을 만족한다.
이 방식을 기반으로, 적어도 발광 제어 신호의 상승 에지의 기간과 제1 리셋 제어 신호의 상승 에지의 기간 사이의 차이를 줄일 수 있어, 발광 제어 신호의 상승 에지의 기간과 제1 리셋 제어 신호의 상승 에지의 기간을 일치하도록 할 수 있다(즉, 두 개의 상승 에지의 기간의 차이값이 어떤 임계값보다 작다).
예를 들어, 제2 저항값(R2)과 제1 저항값(R1)의 비율은 제4 전압 신호선(GNvgl)의 평균 선폭(WGNvgl)과 제3 전압 신호선(Evgl)의 평균 선폭(WEvgl)의 비율보다 작으며, 즉
R2/ R1≤WGNvgl/ WEvgl (2)이다.
예를 들어, 제3 전압 신호선(Evgl) 선폭, 제4 전압 신호선(GNvgl)의 선폭, 제1 연결 배선(30)의 제1 저항값(R1) 및 제2 연결 배선(40)의 제2 저항값(R2) 중 적어도 하나를 조절함으로써 식(2)에 도시된 조건을 만족한다.
이 방식을 기반으로, 적어도 발광 제어 신호의 하강 에지의 기간과 제1 리셋 제어 신호의 하강 에지의 기간 사이의 차이를 행일 수 있어, 발광 제어 신호의 하강 에지의 기간과 제1 리셋 제어 신호의 하강 에지의 기간을 일치하도록 할 수 있다(즉, 두 개의 하강 에지의 기간의 차이값이 어떤 임계값보다 작다).
예를 들어, 제1 연결 배선(30)의 제1 저항값(R1)은 제2 연결 배선(40)의 제2 저항값(R2)보다 작고, 제1 연결 배선(30)의 제1 저항값(R1)은 제3 연결 배선(50)의 제3 저항값(R3)보다 크다. 제3 스캔 드라이브 회로와 픽셀 영역의 거리가 가장 가까우므로, 제4 연결 배선(60)의 제4 저항값(R4)은 작고, 제4 저항값(R4)은 제3 저항값(R3)보다 작다.
예를 들어, 일부 예시에서 제1 저항값(R1), 제2 저항값(R2) 및 제3 저항값(R3)은 식 (3)과 (4)에 도시된 관계를 만족할 수 있으며,
1.2≤R2/R1≤2.5 (3)
1.7≤(R2+R3)/R1≤3 (4)
예를 들어, 다른 일부 예시에서 제1 저항값(R1), 제2 저항값(R2) 및 제3 저항값(R3)은 나아가 식 (5)과 (6)에 도시된 관계를 만족할 수 있으며,
1.5≤R2/R1≤2.5 (5)
2≤(R2+R3)/R1≤3 (6)
예를 들어, 제1 저항값(R1)과 제3 저항값(R3)은 또한
R1/R3=c*(GN(T(out)W/L))/d*EM(T(out)W/L) (7)를 만족할 수 있으며,
여기에서, GN(T(out)W/L)은 제2 스캔 드라이브 회로에 포함된 출력 트랜지스터의 너비와 길이의 비율을 나타내며, 예를 들어, 도 4a 중의 출력 트랜지스터(GNT9) 또는 (GNT10)의 채널 너비와 길이의 비율이며; d는 제2 스캔 드라이브 회로에 포함된 각 제1 시프트 레지스터 유닛으로 드라이브되는 픽셀의 행수를 나타내며; EM(T(out)W/L)은 제1 스캔 드라이브 회로에 포함된 출력 트랜지스터의 너비와 길이의 비율을 나타내며, 예를 들어 도 3a의 출력 트랜지스터(ET9) 또는 (ET10)의 채널의 너비와 길이의 비율이며; c는 상수이고 0.5≤c≤1.5이다.
예를 들어, 제1 스캔 드라이브 회로(EMGOA)의 제1 전압 신호선(Evgh)과 제3 전압 신호선(Evgl)의 선폭 범위, 제2 스캔 드라이브 회로(Gate GOA N)의 제2 전압 신호선(GNvgh)과 제4 전압 신호선(GNvgl)의 선폭 범위, 및 제3 드라이브 회로(Gate GOA P)의 제5 전압 신호선(GPvgh)과 제6 전압 신호선(GPvgl)의 선폭 범위는 아래 표 1에 나와 있다.
예를 들어, 표 1에 따르면 3≤WGNvgh/WEvgh≤9.4이며, 위 식 (3) 또는 (5)를 결합하면 R2/R1≤WGNvgh/ WEvgh를 확정할 수 있다. 표 1의 값 범위에 따라 발광 제어 신호의 상승 에지와 제1 리셋 제어 신호의 상승 에지의 지연 시간이 거의 일치하도록 할 수 있다.
예를 들어, 제1 전압 신호선의 평균 선폭과 제2 전압 신호선의 평균 선폭은
WGNvgh=WEvgh*(R2/R1+R3/R1+a) (8)를 만족한다.
식(8)에서, R1은 제1 저항값, R2는 제2 저항값, R3은 제3 저항값, WGNvgh는 제2 전압 신호선의 평균 선폭, WEvgh는 제1 전압 신호선의 평균 선폭이며, a는 상수이고 0.5≤a≤7.5이다.
위의 식(8)에 근거하여 진일보로 제1 연결 배선의 저항, 제2 연결 배선의 저항 및 제3 연결 배선의 저항은 제1 전압 신호선과의 선폭과 제2 전압 신호선의 선폭 사이의 수치 관계를 제한하여, 제1 전압 신호선의 선폭과 제2 전압 신호선의 선폭을 정밀하게 조절할 수 있으며, 이로써 제1 전압 신호선의 선폭과 제2 전압 신호선의 선폭은 각 연결 배선의 저항 차이를 더욱 정확하게 균형시켜, 나아가 신호 상승 에지 기간의 차이를 더욱 줄일 수 있다.
예를 들어, 일부 예시에서 식(8)의 상수(a)의 값의 범위는 진일보로 0.6≤a≤3으로 제한될 수 있다. 상수(a)의 값의 범위를 줄임으로써, 제1 전압 신호선의 선폭과 제2 전압 신호선의 선폭을 더욱 정밀하게 조절할 수 있다.
예를 들어, 제4 전압 신호선의 평균 선폭과 제3 전압 신호선의 평균 선폭은
WGNvgl=WEvgl*(R2/R1+R3/R1+b) (9)를 만족할 수 있다.
식(9)에서, R1은 제1 저항값, R2는 제2 저항값, R3은 제3 저항값, WGNvgl는 제3 전압 신호선의 평균 선폭, WEvgl는 제4 전압 신호선의 평균 선폭이며, a는 상수이고 0.3≤a≤4.5이다.
위의 식(9)에 근거하여 진일보로 제1 연결 배선의 저항, 제2 연결 배선의 저항 및 제3 연결 배선의 저항과 제3 전압 신호선의 선폭 및 제4 전압 신호선의 선폭 사이의 수치 관계를 제한하여, 제3 전압 신호선의 선폭과 제4 전압 신호선의 선폭을 정밀하게 조절할 수 있으며, 제3 전압 신호선의 선폭과 제4 전압 신호선의 선폭은 각 연결 배선의 저항 차이를 더욱 정확하게 균형시켜, 나아가 신호 하강 에지 기간의 차이를 더욱 줄일 수 있다.
예를 들어, 일부 예시에서 식(9)의 상수(b)의 값의 범위는 진일보로 1.5≤b≤3.5으로 제한될 수 있다. 상수(b)의 값의 범위를 줄임으로써, 제3 전압 신호선의 선폭과 제4 전압 신호선의 선폭을 더욱 정밀하게 조절할 수 있다.
도 7은 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 일부 영역 평면 도면이다. 도 7에 도시된 바와 같이, 디스플레이 영역은 제1 디스플레이 서브 영역(101)과 제2 디스플레이 서브 영역(102)을 포함하며, 제2 디스플레이 서브 영역(102) 중의 각 행의 픽셀 유닛(11)의 개수는 같으며, 제1 디스플레이 서브 영역(101)에서 임의의 한 행의 픽셀 유닛(11)의 개수는 제2 디스플레이 서브 영역(101) 중의 한 행의 픽셀 유닛의 개수보다 작다.
예를 들어, 제1 디스플레이 서브 영역(101)은 코너 디스플레이 영역이고, 디스플레이 기판의 코너(Corner)와 대응되며, 제1 디스플레이 서브 영역(101)에서 각 행의 픽셀 유닛의 개수가 한 행씩 증가할 수 있다. 제1 디스플레이 서브 영역(102)은 정상 디스플레이 영역이며, 제2 디스플레이 서브 영역(102)에서 각 행의 픽셀 유닛의 개수가 같다. 제1 디스플레이 서브 영역(101)에서 각 행에 포함된 픽셀 유닛의 개수는 모두 제2 디스플레이 서브 영역(102)에서 한 행의 픽셀 유닛의 개수보다 작다. 주변 영역에는 제2 시프트 레지스터 유닛(211)을 포함하는 제1 스캔 드라이브 회로, 제1 시프트 레지스터 유닛(221)을 포함하는 제2 스캔 드라이브 회로 및 제3 시프트 레지스터 유닛(231)을 포함하는 제3 스캔 드라이브 회로가 설치되며, 주변 영역은 제1 디스플레이 서브 영역(101) 및 제2 디스플레이 서브 영역(102)과 서로 대응되며, 제1 스캔 드라이브 회로, 제2 스캔 드라이브 회로 및 제3 스캔 드라이브 회로는 제1 디스플레이 서브 영역(101)과 제2 디스플레이 서브 영역(102) 중의 픽셀 유닛을 드라이브할 수 있다.
예를 들어, 위의 식 (1)~(9)은 제2 디스플레이 영역(102)에 적용되지만 제1 디스플레이 영역(101)에 적용되지 않는다. 또는 위의 식 (1)~(9)은 제2 디스플레이 영역(102)과 제1 디스플레이 영역(101)에 적용될 수 있다.
예를 들어, 제1 디스플레이 서브 영역(101)에는 제p 행의 픽셀 유닛이 포함되고 제2 디스플레이 서브 영역(102)에는 제q 행의 픽셀 유닛이 포함된다. 제p 행의 픽셀 유닛에 연결된 제1 연결 배선(30)의 저항값과 제q 행의 픽셀 유닛에 연결된 제1 연결 배선(30)의 저항값 사이의 차이값은 제5 저항값(R5)이다. 제p 행의 픽셀 유닛에 연결된 제3 연결 배선(50)의 저항값과 제q 행의 픽셀 유닛에 연결된 제3 연결 배선(50)의 저항값 사이의 차이값은 제6 저항값(R6)이다. 제p 행의 픽셀 유닛에 연결된 제4 연결 배선(60)의 저항값과 제q 행의 픽셀 유닛에 연결된 제4 연결 배선(60)의 저항값 사이의 차이값은 제7 저항값(R7)이다. 제5 저항값, 제6 저항값 및 제7 저항값은 모두 제p 행의 픽셀 유닛의 제q 행의 픽셀 유닛에 상대하여 부족한 픽셀 유닛의 개수가 증가함에 따라 증가하며, p는 0보다 큰 정수이고 q는 p보다 큰 정수이다.
예를 들어, p=1 및 q=10의 경우 제1 행의 픽셀 유닛은 제1 디스플레이 서브 영역(101)에 위치하고, 제10 행의 픽셀 유닛은 제2 디스플레이 서브 영역(102)에 위치한다. 제1 행의 픽셀 유닛에서 주변 영역에 가장 가까운 픽셀 유닛과 각 스캔 드라이브 회로 사이의 거리는, 각각 제10 행의 픽셀 유닛에서 주변 영역에 가장 가까운 픽셀 유닛과 각 스캔 드라이브 회로 사이의 거리보다 크기 때문에, 제1 행의 픽셀 유닛과 연결된 각 연결 배선의 길이도 각각 제10 행의 픽셀 유닛에 연결된 각 연결 배선의 길이보다 크다. 예를 들어, 제10 행의 픽셀 유닛과 연결된 제1 연결 배선(30)의 저항은 제1 저항값(R1)이고, 제1 행의 픽셀 유닛과 연결된 제1 연결 배선(30)의 저항은 제1 저항값(R1)보다 제5 저항값(R5)을 증가하며, 제1 행의 픽셀 유닛의 제10 행의 픽셀 유닛에 비하여 부족한 픽셀 유닛의 수량이 많을수록 제5 저항값(R5)이 커진다. 예를 들어, 제10 행의 픽셀 유닛과 연결된 제3 연결 배선(50)의 저항은 제3 저항값(R3)이고, 제1 행의 픽셀 유닛과 연결된 제2 연결 배선(50)의 저항은 제3 저항값(R3)보다 제6 저항값(R6)을 증가하며, 제1 행의 픽셀 유닛의 제10 행의 픽셀 유닛에 비하여 부족한 픽셀 유닛의 수량이 많을수록 제6 저항값(R6)이 커진다. 예를 들어, 제10 행의 픽셀 유닛과 연결된 제4 연결 배선(60)의 저항은 제4 저항값(R4)이고, 제1 행의 픽셀 유닛과 연결된 제2 연결 배선(50)의 저항은 제4 저항값(R4)에 비하여 제7 저항값(R7)을 증가하며, 제1 행의 픽셀 유닛의 제10 행의 픽셀 유닛에 비하여 부족한 픽셀 유닛의 수량이 많을수록 제7 저항값(R7)이 커진다.
예를 들어, 제5 저항값, 제6 저항값 및 제7 저항값은 다음과 같은 관계를 만족한다.
R5=Rf+e5*(fp-1)*g5, 1/3Wpitch≤g5≤1/2Wpitch, e5= k1/(w1*u1) (10)
R6=Rf+e6*(fp-1)*g6, 1/3Wpitch≤g6≤1/2Wpitch, e6= k2/(w2*u2) (11)
R7=Rf+e7*(fp-1)*g7, 1/3Wpitch≤g7≤1/2Wpitch, e7= k4/(w4*u4) (12)
식(10), (11) 및(12)에서, Rf는 제p 행의 픽셀 유닛의 제q 행의 픽셀 유닛에 상대하여 부족한 픽셀 유닛의 개수가 1인 경우의 저항이고, fp는 제p 행의 픽셀 유닛의 제q 행의 픽셀 유닛에 상대하여 부족한 픽셀 유닛의 개수이고, e5, e6 및 e7은 상수이며, k1, k2 및 k4는 각각 제p 행의 픽셀 유닛과 연결된 제1 연결 배선의 저항률, 제3 연결 배선의 저항률 및 제4 연결 배선의 저항률이며, w1, w2 및 w4는 각각 제p 행의 픽셀 유닛과 연결된 제1 연결 배선의 평균 선폭, 제3 연결 배선의 평균 선폭 및 제4 연결 배선의 평균 선폭이며, u1, u2 및 u4는 각각 제p 행의 픽셀 유닛과 연결된 제1 연결 배선의 평균 두께, 제3 연결 배선의 두께 및 제4 연결 배선의 평균 두께이며, g5, g6 및 g7은 상수이고, Wpitch는 하나의 픽셀 유닛의 제1 방향에서의 사이즈이다.
예를 들어, 위의 식 (10), (11), 및 (12)에 따라, 코너 영역의 각 행에서 부족한 서브 픽셀, 서브 픽셀의 사이즈, 연결 배선의 저항률 등의 파라미터를 통하여 코너 영역의 각 연결 배선과 정상 디스플레이 영역의 상응된 연결 배선의 이론적 저항 차이를 결정한다. 만약 코너 영역과 정상 디스플레이 영역의 연결 배선이 해당 이론적 저항차를 만족하면, 코너 영역 중의 픽셀 유닛과 정상 디스플레이 영역 중의 각 행의 비교적 위치(예를 들어, 같은 열)에 있는 픽셀 유닛이 신호를 수신하는 지연 시간을 같게 할 수 있다. 예를 들어, 코너 영역 중의 제3 행의 제1 픽셀 유닛은 정상 디스플레이 영역 중의 각 행의 제5 픽셀 유닛과 같은 열에 위치하며, 위의 식(10), (11) 및 (12)를 이용하면 해당 제3 행의 제1 픽셀 유닛과 정상 디스플레이 영역 중의 각 행의 제5 픽셀 유닛이 신호를 수신하는 지연 시간을 같게 하여 코너로 인한 신호 지연 시간의 차이를 줄일 수 있다.
도 8은 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 일부 영역 평면 도면이다. 도 1과 도 8에 도시된 바와 같이, 제1 연결 배선(30)은 적어도 두 개의 제1 트랜스퍼 전극(31)과 다수의 제1 연결 전극(32)을 포함하며, 적어도 두 개의 제1 트랜스퍼 전극(31)이 다수의 제1 연결 전극(32)과 서로 다른 층에 위치하며, 다수의 제1 연결 전극(32)은 각각 절연층을 관통하는 통과홀을 통하여 적어도 두 개의 제1 트랜스퍼 전극(31)과 연결되어 제1 연결 배선(30)을 구성하며, 각 제1 트랜스퍼 전극(31)의 저항률은 각 제1 연결 전극(32)의 저항률보다 작다. 제3 연결 배선(50)은 적어도 하나의 제2 트랜스퍼 전극(51)과 다수의 제2 연결 전극(52)을 포함하며, 적어도 하나의 제2 트랜스퍼 전극(51)이 다수의 제2 연결 전극(52)과 서로 다른 층에 위치하며, 다수의 제2 연결 전극(52)이 각각 절연층을 관통하는 통과홀을 통하여 적어도 하나의 제2 트랜스퍼 전극(51)과 연결되어 제3 연결 배선(50)을 구성하며, 각 제2 트랜스퍼 전극(51)의 저항률은 각 제2 연결 전극(52)의 저항률보다 작다. 제1 트랜스퍼 전극(31)의 수량이 제2 트랜스퍼 전극(51)의 수량보다 크다. 트랜스퍼 전극과 연결 전극이 서로 다른 층에 위치하기 때문에, 트랜스퍼 전극이 계층간 구조라고도 할 수 있다.
예를 들어, 제1 스캔 드라이브 회로와 제2 스캔 드라이브 회로는 모두 기질 기판에 수직인 방향으로 순차적으로 형성된 반도체층(Poly층), 제1 절연층, 제1 전도층(Gate1층), 제2 절연층, 제2 전도층(Gate2층), 제3 절연층 및 제3 전도층(SD1층) 등의 층구조에 포함된다. 제1 연결 전극(32)은 제1 전도층(또는 제2 전도층)에 위치할 수 있고, 제1 트랜스퍼 전극(31)은 제3 전도층에 위치할 수 있으며, 제1 연결 전극(32)과 제1 트랜스퍼 전극(31) 사이에 제3 절연층을 관통하는(또는 제3 절연층과 제2 절연층을 관통) 통과홀을 통하여 연결될 수 있다. 다수의 제1 연결 전극(32)과 적어도 두 개의 제1 트랜스퍼 전극(31)은 모두 제1 방향(X축 방향)을 따라 연장될 수 있고, 또한 제1 방향을 따라 순차적으로 배열될 수 있으며, 각 제1 트랜스퍼 전극(31)은 두 개의 제1 연결 전극(32) 사이에 인터리빙될 수 있으며, 인접한 제1 연결 전극(32)과 제1 트랜스퍼 전극(31)은 순차적으로 헤드 테일 점프하여 제1 연결 배선(30)을 구성한다. 제2 연결 전극(52)은 제1 전도층(또는 제2 전도층)에 위치할 수 있고, 제2 트랜스퍼 전극(51)은 제3 전도층에 위치할 수 있으며, 제2 연결 전극(52)과 제2 트랜스퍼 전극(51) 사이에 제3 절연층을 관통하는(또는 제3 절연층과 제2 절연층을 관통) 통과홀을 통하여 연결될 수 있다. 다수의 제2 연결 전극(52)과 적어도 하나의 제2 트랜스퍼 전극(51)은 모두 제1 방향(X축 방향)을 따라 연장될 수 있고, 또한 제1 방향을 따라 순차적으로 배열될 수 있으며, 각 제2 트랜스퍼 전극(51)은 두 개의 제2 연결 전극(52) 사이에 인터리빙될 수 있으며, 인접한 제2 연결 전극(52)과 제2 트랜스퍼 전극(51)은 순차적으로 헤드 테일 점프하여 제3 연결 배선(50)을 구성한다.
예를 들어, 제1 트랜스퍼 전극(31)의 재료의 저항률은 제1 연결 전극(32)의 재료의 저항률보다 작기 때문에 제1 연결 배선(30)에서 적어도 두 개의 제1 트랜스퍼 전극(31)을 설치함으로써 제1 연결 배선(30)의 저항을 줄일 수 있으며, 그리고 제1 트랜스퍼 전극(31)의 수량, 사이즈 등을 설계하여 제1 연결 배선(30)의 저항을 조절할 수 있다. 제2 트랜스퍼 전극(51)의 재료의 저항률은 제2 연결 전극(52)의 재료의 저항률보다 작기 때문에 제3 연결 배선(50)에서 적어도 하나의 제2 트랜스퍼 전극(51)을 설치함으로써 제3 연결 배선(50)의 저항을 줄일 수 있으며, 그리고 제2 트랜스퍼 전극(51)의 수량과 사이즈 등을 설계하여 제3 연결 배선(50)의 저항을 조절할 수 있다. 제1 트랜스퍼 전극(31)의 수량은 제2 트랜스퍼 전극(51)의 수량보다 커서 제1 연결 배선(30)과 제3 연결 배선(50) 사이의 저항차를 줄일 수 있다.
예를 들어, 인접한 두 개의 제1 트랜스퍼 전극(31) 사이의 거리는
1.5Wpitch≤Dt1≤WGn+WGp (13)를 만족한다.
식 (13)에서, Dt1는 인접한 두 개의 제1 트랜스퍼 전극(31) 사이의 거리이며, 예를 들어, 하나의 제1 트랜스퍼 전극(31)의 제1 단에서 인접한 다른 하나의 제1 트랜스퍼 전극(31)의 제1 단까지의 거리이며; Wpitch는 하나의 픽셀 유닛의 제1 방향(X축 방향)에서의 사이즈, 즉 픽셀 유닛의 너비이며; WGn는 제2 스캔 드라이브 회로의 제1 방향에서의 사이즈, 즉 제2 스캔 드라이브 회로의 너비이며; WGp는 제3 스캔 드라이브 회로의 제1 방향에서의 사이즈, 즉 제3 스캔 드라이브 회로의 너비이다.
이 방식을 기반으로 식(13)을 통하여 인접한 두 개의 제1 트랜스퍼 전극(31) 사이의 거리를 정확하게 설치하여 선의 길이가 비교적 긴 제1 연결 배선에서 발생하는 정전기와 저항의 균형을 맞출 수 있다.
예를 들어, 각 제1 트랜스퍼 전극(31)의 두 개의 연결단 사이의 거리는
Lt1=WEM*s1 (14)를 만족한다.
식 (14)에서, Lt1는 각 제1 트랜스퍼 전극(31)의 두 개의 연결단 사이의 거리이며, 예를 들어 하나의 제1 트랜스퍼 전극(31)의 제1 단에서 해당 제1 트랜스퍼 전극(31)의 제2 단까지의 거리, 즉 각 제1 트랜스퍼 전극(31)의 제1 방향에서의 길이이며; WEM는 제1 스캔 드라이브 회로의 제1 방향에서의 사이즈, 즉 제1 스캔 드라이브 회로의 너비이며; s1는 상수이고, 1/9≤s1≤1/5이다.
예를 들어, 각 제2 트랜스퍼 전극(51)의 두 개의 연결단 사이의 거리는
Lt2=WGN* s2 (15)를 만족한다.
식 (15)에서, Lt1는 각 제2 트랜스퍼 전극(51)의 두 개의 연결단 사이의 거리이며, 예를 들어 하나의 제2 트랜스퍼 전극(51)의 제1 단에서 해당 제2 트랜스퍼 전극(51)의 제2 단까지의 거리, 즉 각 제2 트랜스퍼 전극(51)의 제1 방향에서의 길이이며; WGN는 제2 스캔 드라이브 회로의 제1 방향에서의 사이즈이며; s2는 상수이고, 1/11≤s2≤1/9이다.
예를 들어, 식(14) 및 (15)를 기반으로 스캔 드라이브 회로의 사이즈에 따라 계층간 구조의 사이즈를 조절하면 서로 다른 스캔 드라이브 회로의 사이즈 차이로 인한 지연 차이를 줄이거나 없앨 수 있다.
도 1과 도 8에 도시된 바와 같이, 예를 들어, 제2 연결 배선(40)은 제1 방향과 다른 제2 방향(Y축 방향)을 따라 연장된 적어도 하나의 제3 트랜스퍼 전극(41)과 제2 방향으로 연장된 다수의 제3 연결 전극(42)을 포함하며, 적어도 하나의 제3 트랜스퍼 전극(41)은 다수의 제3 연결 전극(42)과 서로 다른 층에 위치하며, 다수의 제3 연결 전극(42)은 각각 절연층을 통과하는 통과홀을 통하여 적어도 하나의 제3 트랜스퍼 전극(41)과 연결되어 제2 연결 배선(40)을 구성한다. 제3 트랜스퍼 전극(41)의 저항률은 제3 연결 전극(42)의 저항률보다 작다.
예를 들어, 제3 연결 전극(42)은 제1 전도층(또는 제2 전도층)에 위치할 수 있고, 제3 트랜스퍼 전극(41)은 제3 전도층에 위치할 수 있으며, 제3 연결 전극(42)과 제3 트랜스퍼 전극(41) 사이에 제3 절연층을 관통하는(또는 제3 절연층과 제2 절연층을 관통) 통과홀을 통하여 연결될 수 있다. 다수의 제3 연결 전극(42)과 적어도 하나의 제3 트랜스퍼 전극(41)은 모두 제2 방향을 따라 연장될 수 있고, 또한 제2 방향을 따라 순차적으로 배열될 수 있으며, 각 제3 트랜스퍼 전극(41)은 두 개의 제3 연결 전극(42) 사이에 인터리빙될 수 있으며, 인접한 제3 연결 전극(42)과 제3 트랜스퍼 전극(41)은 순차적으로 헤드 테일 점프하여 제2 연결 배선(40)을 구성한다.
예를 들어, 제3 트랜스퍼 전극(41)의 재료의 저항률은 제3 연결 전극(42)의 재료의 저항률보다 작기 때문에 제2 연결 배선(40)에서 적어도 하나의 제3 트랜스퍼 전극(41)을 설치함으로써 제2 연결 배선(40)의 저항을 줄일 수 있으며, 그리고 제3 트랜스퍼 전극(41)의 수량과 사이즈 등을 설계함으로써 제2 연결 배선(40)의 저항을 조절할 수 있다.
예를 들어, 인접한 두 개의 제3 트랜스퍼 전극(41) 사이의 거리는
1.3Wpitch1≤Dt3≤2.5Wpitch1 (16)를 만족한다.
식 (16)에서, Dt3는 인접한 두 개의 제3 트랜스퍼 전극(41) 사이의 거리이며, 예를 들어, 하나의 제3 트랜스퍼 전극(41)의 제1 단에서 인접한 다른 하나의 제3 트랜스퍼 전극(41)의 제1 단까지의 거리이며; Wpitch1는 하나의 픽셀 유닛의 제2 방향에서의 사이즈이다.
식(16)을 통하여 인접한 두 개의 제3 트랜스퍼 전극(41) 사이의 거리를 정확하게 설치하면 저항을 낮추는 동시에 다른 디스플레이 영역에 도입된 신호선 사이의 혼선을 줄일 수 있다.
도 9는 본 공개의 적어도 하나의 실시예가 제공하는 주변 영역 일부 배치 도면이다. 도 9에 도시된 바와 같이, 예를 들어, 제1 트랜스퍼 전극(31)과 제2 스캔 드라이브 회로(22)의 제1 신호선이 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩된다.
예를 들어, 제1 신호선은 제2 스캔 드라이브 회로(22)와 연결된 클럭 신호선(GNCB 또는 GNCK) 또는 트리거 신호선(ESTV, GSTVN 또는 GSTVP와 같은 STV 신호선)이 될 수 있다. 제1 연결 배선의 제1 트랜스퍼 전극(31)의 트랜스퍼기질 기판에서의 정투영이 제2 스캔 드라이브 회로(22)의 제1 신호선의 기질 기판에서의 정투영과 적어도 부분적으로 중첩되는 방식을 기반으로 신호선 사이의 혼선을 줄일 수 있다.
예를 들어, 제2 트랜스퍼 전극(51)과 제3 스캔 드라이브 회로(23)의 제2 신호선이 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩된다.
예를 들어, 제2 신호선은 제3 스캔 드라이브 회로(23)와 연결된 클럭 신호선(GPCB 또는 GPCK) 또는 트리거 신호선(GSTVP)이 될 수 있다. 제3 연결 배선의 제2 트랜스퍼 전극(51)의 기질 기판에서의 정투영이 제3 스캔 드라이브 회로(23)의 제2 신호선의 기질 기판에서의 정투영과 적어도 부분적으로 중첩되는 방식을 기반으로 신호선 사이의 혼선을 줄일 수 있다.
예를 들어, 디스플레이 영역의 픽셀 유닛은 발광 소자를 포함하며, 방광 소자는 제1 전극층, 제1 전극층의 기질 기판에서 멀리 떨어진 한쪽에 위치하는 제2 전극층 및 제1 전극층과 제2 전극층 사이에 위치하는 발광층을 포함한다. 디스플레이 영역에는 또한 픽셀 정의층이 포함되며, 픽셀 정의층에는 개구부가 포함되며, 픽셀 정의층의 개구부는 디스플레이 영역의 픽셀 유닛의 발광 영역을 제한하는 것으로 구성된다. 예를 들어, 제1 전극층은 양극층이고, 제2 전극층은 음극층이며, 발광층은 픽셀 정의층의 개구부에 위치한다.
도 10은 도 7에 도시된 주변 영역(20)의 A-A` 방향을 따른 일부 예시의 단면도이다. 도 10에 도시된 바와 같이, 예를 들어, 주변 영역(20)은 기질 기판(801)과 기질 기판에 형성된 제1 스캔 드라이브 회로(21), 제2 스캔 드라이브 회로(22) 및 제3 스캔 드라이브 회로(23)를 포함하며, 제1 스캔 드라이브 회로(21), 제2 스캔 드라이브 회로(22) 및 제3 스캔 드라이브 회로(23)는 다수의 층 구조를 포함할 수 있으며, 예를 들어, 기질 기판에 수직인 방향에서 순차적으로 형성된 반도체층(Poly 층), 제1 절연층, 제1 전도층(Gate1층), 제2 절연층, 제2 전도층(Gate2층), 제3 절연층 및 제3 전도층(SD1층)과 같은 층 구조를 포함한다. 예를 들어, 제1 스캔 드라이브 회로(21), 제2 스캔 드라이브 회로(22) 및 제3 스캔 드라이브 회로(23)에 포함된 다수 층 구조는 또한 제2 전도층(Gate2층)과 제3 전도층(SD1층) 사이에 위치하는 제4 전도층(Gate3층)을 포함할 수 있으며, 또한 제3 전도층(SD1층)의 기질 기판에서 멀리 떨어진 한쪽에 위치하는 제5 전도층(SD2층)을 포함할 수도 있다.
예를 들어, 제1 스캔 드라이브 회로(21), 제2 스캔 드라이브 회로(22) 및 제3 스캔 드라이브 회로(23) 중의 각 신호선은 제1 전도층 내지 제5 전도층에 형성될 수 있으며, 제1 스캔 드라이브 회로(21), 제2 스캔 드라이브 회로(22) 및 제3 스캔 드라이브 회로(23) 중의 각 트랜지스터의 소스 극과 드레인 극은 제3 전도층에 형성될 수 있으며, 제1 스캔 드라이브 회로(21), 제2 스캔 드라이브 회로(22) 및 제3 스캔 드라이브 회로(23) 중의 스캔 신호선과 연결선은 제1 전도층, 제2 전도층 또는 제4 전도층에 형성될 수 있으며, 제1 스캔 드라이브 회로(21), 제2 스캔 드라이브 회로(22) 및 제3 스캔 드라이브 회로(23) 중의 각 클럭 신호선은 제3 전도층 또는 제5 전도층에 형성될 수 있다. 발광 소자의 제2 단과 연결된 제2 전압선(VSS)의 제1 부분(802)은 제3 전도층에 형성될 수 있다. 주변 영역(20)은 또한 스캔 드라이브 회로(제1 스캔 드라이브 회로(21), 제2 스캔 드라이브 회로(22) 및 제3 스캔 드라이브 회로(23))의 기질 기판(801)에서 멀리 떨어진 한쪽에 형성된 제4 절연층(803), 제4 절연층(803)의 기질 기판(801)에서 멀리 떨어진 한쪽에 형성된 제2 전압선(VSS)의 제2 부분(804), 제2 전압선(VSS)의 제2 부분(804)의 기질 기판(801)에서 멀리 떨어진 한쪽에 형성된 제5 절연층(805), 제5 절연층(805)의 기질 기판(801)에서 멀리 떨어진 한쪽에 형성된 제1 보조 전극층(806), 제1 보조 전극층(806)의 기질 기판(801)에서 멀리 떨어진 한쪽에 형성된 보조 절연층(807), 보조 절연층(807)의 기질 기판(801)에서 멀리 떨어진 한쪽에 형성된 제2 보조 전극층(808)이 포함된다.
예를 들어, 제1 보조 전극층(806)은 디스플레이 영역의 픽셀 유닛에 포함된 발광 소자의 제1 전극층(즉 양극층)과 같은 층으로 설치되며, 예를 들어, 제1 보조 전극층(806)의 재료는 제1 전극층의 재료와 같을 수 있다. 보조 절연층(807)은 디스플레이 영역에 위치하는 픽셀 정의층과 같은 층으로 설치되며, 예를 들어, 보조 절연층(807)의 재료는 픽셀 정의층의 재료와 같을 수 있으며, 보조 절연층(807)과 픽셀 정의층은 하나로 형성될 수 있다. 제2 보조 전극층(808)은 디스플레이된 영역에 위치하는 제2 전극층(즉, 음극층)과 같은 층으로 설치되며, 예를 들어, 제2 보조 전극층(808)의 재료는 제2 전극층의 재료와 같을 수 있으며, 제2 보조 전극층(808)과 제2 전극층은 하나로 형성될 수 있다.
예를 들어, 해당 기질 기판(10)은 유리, 플라스틱, 석영 또는 기타 적합한 재료를 이용할 수 있으며, 본 공개의 실시예는 이에 대하여 제한하지 않는다.
설명해야 할 바로는, 예를 들어, 반도체층의 재료는 산화물 반도체, 유기 반도체 또는 비결정 실리콘, 폴리실리콘 등을 포함할 수 있으며, 예를 들어, 산화물 반도체는 금속 산화물 반도체(예를 들어, 산화인듐갈륨아연(IGZO)을 포함하며, 폴리실리콘은 저온 폴리실리콘 또는 고온 폴리실리콘 등을 포함하며, 본 공개의 실시예는 이에 대하여 제한하지 않는다. 설명해야 할 바로는, 위의 설명된 소스극과 드레인극은 n형 불순물 또는 p형 불순물이 섞인 영역일 수 있으며, 본 공개의 실시예는 이에 대하여 제한하지 않는다.
예를 들어, 제3 전도층의 재료는 티타늄, 티타늄 합금, 알루미늄, 알루미늄 합금, 동, 동 합금 또는 기타 임의의 적합한 복합 재료를 포함할 수 있으며, 본 공개의 실시예는 이에 제한하지 않는다. 예를 들어, 제1 전도층과 제2 전도층의 재료는 제3 전도층의 재료와 같을 수 있으며, 여기에서, 더 이상 설명하지 않는다.
예를 들면, 제1 절연층, 제2 절연층, 제3 절연층, 제4 절연층, 제5 절연층 및 보조 절연층의 재료는 예를 들면 SiNx, SiOx, SiNxOy 등 무기 절연 재료, 예를 들면 유기 수지 등 유기 절연재료, 또는 기타 적합한 재료를 포함할 수 있으며, 본 공개의 실시예는 이에 대하여 제한하지 않는다.
예를 들어, 발광 소자의 제1 전극층(양극층)과 제1 전극층(음극층)은 인듐주석산화물(ITO)이나 인듐아연산화물(IZO) 등 투명한 금속 산화물을 포함한 재료로 제작될 수 있으며, 이는 높은 투과율을 가진다. 해당 발광 소자의 양극층과 음극층의 재료는 금속이며, 예를 들어 금속은 마그네슘, 마그네슘 합금, 알루미늄 또는 알루미늄 합금 등의 재료로 제작될 수 있다. 제1 보조 전극층의 재료가 제1 전극층의 재료와 같고, 제2 보조 전극층의 재료가 제2 전극층의 재료와 같다.
예를 들어, 제1 보조 전극층(806)은 제1 스캔 드라이브 회로(21)의 기질 기판에서 멀리 떨어진 한쪽에 위치하며, 제1 보조 전극층(806)에 전극 배기홀이 설치된다. 제1 트랜스퍼 전극(31)의 적어도 한 단과 전극 배기홀이 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩되며; 및/또는 제2 트랜스퍼 전극(51)의 적어도 한 단은 전극 배기홀이 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩된다.
예를 들어, 보조 절연층에 적어도 하나의 홀이 있고 보조 절연층의 홀 사이즈(B)는
0.65≤B/(WEM+WGN+WGP)≤0.95 (17)를 만족한다.
식 (17)에서 B는 보조 절연층의 홀의 사이즈이며, 예를 들어, 제1 방향(X축 방향)을 따른 사이즈이며; WEM는 제1 스캔 드라이브 회로(21)의 제1 방향에서의 사이즈, WGN는 제2 스캔 드라이브 회로(22)의 제1 방향에서의 사이즈, WGP는 제3 스캔 드라이브 회로(23)의 제1 방향에서의 사이즈이다.
식(17)을 기반으로 주변 영역을 합리적으로 이용하여 음극층과 제2 전압선(VSS)의 효과적 연결을 구현한다.
예를 들어, 제1 스캔 드라이브 회로(21), 제2 스캔 드라이브 회로(22) 및 제3 스캔 드라이브 회로(23) 중 적어도 하나는 보조 절연층(807)의 적어도 하나의 홀과 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩된다.
예를 들어, 제2 전압 신호선(GNvgh)은 다수의 신호선 배기홀이 설치된다. 일 예시에서, 각 신호선의 배기홀의 사이즈는
H1=z* Wpitch, 1/7≤z≤1/3 (18)를 만족한다.
식(18)에서, H1은 신호선 배기홀의 사이즈이고, Wpitch 는 하나의 픽셀 유닛의 제1 방향에서의 사이즈이다. 식 (18)을 기반으로 신호선 배기홀의 사이즈를 설치하여 배기의 기능을 합리적으로 구현할 수 있다.
예를 들어, 다른 일 예시에서, 신호선의 배기홀의 사이즈는
1/3 WGNvgh≤H1≤1/2 WGNvgh (19)를 만족한다.
식(19)에서, H1은 신호선 배기홀의 사이즈이고, WGNvgh는 제2 전압 신호선의 평균 선폭이다. 식 (19)을 기반으로 신호선 배기홀의 사이즈를 설치하여 배기의 기능을 합리적으로 구현할 수 있다.
예를 들어, 각 제1 시프트 레지스터 유닛(221)은 제1 스위치 트랜지스터를 포함한다. 인접한 두 개의 신호선 배기홀 사이의 거리는 제1 스위치 트랜지스터의 채널 사이즈 사이의 차이값이 사전 예정된 임계값보다 작고, 또한 제1 전압 신호선과 제2 커패시터의 제1 극의 연결 통과홀이 인접한 두 개의 신호선 배기홀 사이에 위치하거나 신호선 배기홀과 적어도 부분적으로 중첩된다.
예를 들어, 제1 스위치 트랜지스터는 제1 시프트 레지스터 유닛(221) 중의 트랜지스터(GNT1-GNT13) 중 임의의 트랜지스터가 될 수 있다. 제1 시프트 레지스터 유닛(221) 중의 트랜지스터(GNT2-GNT13)의 채널 너비와 길이의 비율은 아래 표 2에 도시된 바와 같이, 너비와 길이의 단위는 예를 들어 μm(마이크로미터)이다.
예를 들어, 제1 스위치 트랜지스터는 트랜지스터(GNT2-GNT13)에서 너비가 대략 3.5μm인 트랜지스터가 될 수 있으며, 제1 스위치 트랜지스터는 트랜지스터 GNT2, GNT3, GNT4, GNT6, GNT7, GNT8, GNT13 중 하나이다.
도 11a는 본 공개의 적어도 하나의 실시예가 제공하는 다른 일 디스플레이 기판의 평면 도면이다. 도 11a에 도시된 바와 같이, 주변 영역에는 위의 설명된 제1 스캔 드라이브 회로(EMGOA)(21), 제2 스캔 드라이브 회로(22)(GN) 및 제3 스캔 드라이브 회로(GP)(23)가 포함되는 외에도 또한 제4 스캔 드라이브 회로(GN2)(24)를 포함할 수 있으며, 제4 스캔 드라이브 회로(24)는 예를 들어 N형 트랜지스터를 드라이브하는 데 이용될 수 있다.
예를 들어, 디스플레이 영역에는 또한 다수 행의 픽셀 유닛의 제2 리셋 서브 회로(도 2에 도시된 BT7)와 각각 연결된 다수의 제5 게이트 스캔 신호선도 포함된다. 제4 스캔 드라이브 회로는 다수의 제5 연결 배선(91)을 통하여 각각 다수의 제5 게이트 스캔 신호선과 연결되어, 각각 다수 행의 픽셀 유닛의 제2 리셋 서브 회로에 제2 리셋 제어 신호를 제공한다.
예를 들어, 도 11a에 도시된 바와 같이, 제1 스캔 드라이브 회로(21)는 다수의 제1 연결 배선(30)(도면에서 하나만 도시)과 다수의 제1 게이트 스캔 신호선을 통하여 Ei를 각 픽셀 유닛의 제1 발광 제어 트랜지스터(BT5)와 제2 발광 제어 트랜지스터(BT6)에 연결된다. 제2 스캔 드라이브 회로(22)는 다수의 제2 연결 배선(40)과 다수의 제2 게이트 스캔 신호선(RTi)을 통하여 각 픽셀 유닛의 제1 리셋 트랜지스터(BT1)에 연결되고, 제2 스캔 드라이브 회로(22)는 또한 다수의 제3 연결 배선(50)과 다수의 제3 게이트 스캔 신호선(GNi)을 통하여 각 픽셀 유닛의 임계값 보상 트랜지스터(BT2)에 연결된다. 제3 스캔 드라이브 회로(23)는 다수의 제4 연결 배선(60)과 다수의 제4 게이트 스캔 신호선(GPi)을 통하여 각 픽셀 유닛의 데이터 기입 트랜지스터(BT4)에 연결될 수 있으며, 제4 스캔 드라이브 회로(24)는 다수의 제5 연결 배선(91)과 다수의 제5 게이트 스캔 신호선을 통하여 GNi'를 각 픽셀 유닛의 제2 리셋 트랜지스터(BT7)에 연결될 수 있으며, 이 예시에서, 제2 리셋 트랜지스터(BT7)는 N형 트랜지스터가 될 수 있다. 도 11a에는 단지 다수의 제1 연결 배선(30) 중 하나, 다수의 제1 게이트 스캔 신호선(Ei) 중 하나, 다수의 제2 연결 배선(40) 중의 하나 등등을 도시하며, 도 11a는 단지 연결 관계를 명확하게 하고 쉽게 설명하기 위한 목적일 뿐, 제1 연결 배선, 제1 게이트 스캔 신호선 등 배선의 수량을 제한하거나, 각 배선과 트랜지스터의 구체적인 연결 방식을 제한하는 것을 목적으로 하지 않는다. 아래의 도 11b, 도 11c 및 도 11d는 마찬가지이다.
예를 들어, 제4 스캔 드라이브 회로(24)는 제3 스캔 드라이브 회로(23)의 디스플레이 영역(10)에서 멀리 떨어진 한쪽에 위치하며, 각 제5 연결 배선(91)의 저항값은 제8 저항값이며, 제8 저항값은 제3 저항값보다 크다. 제4 스캔 드라이브 회로(24)는 제1 스캔 드라이브 회로(21)와 제3 스캔 드라이브 회로(23) 사이에 위치할 수 있으며, 제8 저항값은 제1 저항값보다 작다. 제4 스캔 드라이브 회로(24)는 제2 스캔 드라이브 회로(22)의 디스플레이 영역(10)에 가까운 한쪽에 위치할 수도 있고, 또한 제2 스캔 드라이브 회로(22)의 디스플레이 영역(10)에서 멀리 떨어진 한쪽에 위치할 수도 있으며, 본 공개는 이에 대하여 제한하지 않는다.
예를 들어, 주변 영역에는 또한 제5 전압 신호선과 제6 전압 신호선이 포함되며, 제4 스캔 드라이브 회로는 제5 전압 신호선과 연결되어 제5 전압을 제2 리셋 제어 신호의 제1 부분(예를 들어, 고레벨 부분)으로 출력하며, 제4 스캔 드라이브 회로는 제6 전압 신호선과 연결되어 제6 전압을 제2 리셋 제어 신호의 제2 부분(예를 들어, 저레벨 부분)으로 출력한다. 제5 전압 신호선의 평균 선폭은 제1 전압 신호선의 평균 선폭보다 크고 제3 전압 신호선의 평균 선폭보다 작으며, 제6 전압 신호선의 평균 선폭은 제2 전압 신호선의 평균 선폭보다 크고 제4 전압 신호선의 평균 선폭보다 작다.
도 11b는 본 공개의 적어도 하나의 실시예가 제공하는 다른 일 디스플레이 기판의 평면 도면이다. 도 11b에 도시된 바와 같이, 주변 영역은 위에서 언급한 제1 스캔 드라이브 회로(EMGOA)(21), 제2 스캔 드라이브 회로(22)(GN) 및 제3 스캔 드라이브 회로(GP)(23)를 포함하는 외에, 또한 제5 스캔 드라이브 회로(EMGOA2)(25)를 포함할 수 있다.
예를 들어, 디스플레이 영역에는 또한 다수 행의 픽셀 유닛의 발광 제어 서브 회로와 각각 연결된 다수의 제6 게이트 스캔 신호선이 포함된다. 제5 스캔 드라이브 회로(25)는 다수의 제6 연결 배선(92)을 통하여 각각 다수의 제6 게이트 스캔 신호선과 연결되어, 각각 다수 행의 픽셀 유닛의 발광 제어 서브 회로에 발광 제어 신호를 제공한다.
예를 들어, 일부 예시에서, 제1 스캔 드라이브 회로(21)는 다수의 제1 연결 배선(30)과 다수의 제1 게이트 스캔 신호선(Ei)을 통하여 픽셀 유닛의 제1 발광 제어 트랜지스터(BT5)에 연결되고, 제5 스캔 드라이브 회로(25)는 다수의 제6 연결 배선(92)과 다수의 제6 게이트 스캔 신호선(Ei’)을 통하여 픽셀 유닛의 제2 발광 제어 트랜지스터(BT6)에 연결된다. 제2 스캔 드라이브 회로(22)는 다수의 제2 연결 배선(40)과 다수의 제2 게이트 스캔 신호선(RTi)을 통하여 각 픽셀 유닛의 제1 리셋 트랜지스터(BT1)에 연결되고, 제2 스캔 드라이브 회로(22)는 또한 다수의 제3 연결 배선(50)과 다수의 제3 게이트 스캔 신호선(GNi)을 통하여 각 픽셀 유닛의 임계값 보상 트랜지스터(BT2)에 연결된다. 제3 스캔 드라이브 회로(23)는 다수의 제4 연결 배선(60)과 다수의 제4 게이트 스캔 신호선(GPi)을 통하여 각 픽셀 유닛의 데이터 기입 트랜지스터(BT4)와 제2 리셋 트랜지스터(BT7)에 연결된다. 이 예시에서, 제2 리셋 트랜지스터(BT7)는 P형 트랜지스터가 될 수 있다.
도 11c는 본 공개의 적어도 하나의 실시예가 제공하는 다른 일 디스플레이 기판의 평면 도면이다. 도 11c에 도시된 바와 같이, 주변 영역에는 제1 스캔 드라이브 회로(EMGOA)(21), 제2 스캔 드라이브 회로(22)(GN) 및 제3 스캔 드라이브 회로(GP)(23), 제4 스캔 드라이브 회로(EMGOA)(24) 및 제5 스캔 드라이브 회로(EMGOA2)(25)가 포함될 수 있다.
예를 들어, 제1 스캔 드라이브 회로(21)는 다수의 제1 연결 배선(30)과 다수의 제1 게이트 스캔 신호선(Ei)을 통하여 픽셀 유닛의 제1 발광 제어 트랜지스터(BT5)에 연결되고, 제5 스캔 드라이브 회로(25)는 다수의 제6 연결 배선(92)과 다수의 제6 게이트 스캔 신호선(Ei’)을 통하여 픽셀 유닛의 제2 발광 제어 트랜지스터(BT6)에 연결된다. 제2 스캔 드라이브 회로(22)는 다수의 제2 연결 배선(40)과 다수의 제2 게이트 스캔 신호선(RTi)을 통하여 각 픽셀 유닛의 제1 리셋 트랜지스터(BT1)에 연결되고, 제2 스캔 드라이브 회로(22)는 또한 다수의 제3 연결 배선(50)과 다수의 제3 게이트 스캔 신호선(GNi)을 통하여 각 픽셀 유닛의 임계값 보상 트랜지스터(BT2)에 연결된다. 제3 스캔 드라이브 회로(23)는 다수의 제4 연결 배선(60)과 다수의 제4 게이트 스캔 신호선(GPi)을 통하여 각 픽셀 유닛의 데이터 기입 트랜지스터(BT4)에 연결된다. 제4 스캔 드라이브 회로(24)는 다수의 제5 연결 배선(91)과 다수의 제5 게이트 스캔 신호선(GNi')을 통하여 각 픽셀 유닛의 제2 리셋 트랜지스터(BT7)에 연결되며, 이 예시에서 제2 리셋 트랜지스터(BT7)는 N형 트랜지스터가 될 수 있다.
도 11d는 본 공개의 적어도 하나의 실시예가 제공하는 다른 일 디스플레이 기판의 평면 도면이다. 도 11d에 도시된 바와 같이, 주변 영역에는 제1 스캔 드라이브 회로(EMGOA)(21), 제2 스캔 드라이브 회로(22)(GN) 및 제3 스캔 드라이브 회로(GP)(23), 제4 스캔 드라이브 회로(EMGOA)(24) 및 제5 스캔 드라이브 회로(EMGOA2)(25)가 포함될 수 있다.
예를 들어, 일부 예시에서, 각 픽셀 유닛에는 제1 발광 제어 트랜지스터(BT5)와 제2 발광 제어 트랜지스터(BT6)가 포함되는 외에, 또한 제3 발광 제어 트랜지스터(BT8)가 포함될 수 있다. 제1 스캔 드라이브 회로(21)는 다수의 제1 연결 배선(30)과 다수의 제1 게이트 스캔 신호선(Ei)을 통하여 픽셀 유닛의 제1 발광 제어 트랜지스터(BT5)와 제2 발광 제어 트랜지스터(BT6)에 연결되고, 제5 스캔 드라이브 회로(25)는 다수의 제6 연결 배선(92)과 다수의 제6 게이트 스캔 신호선(Ei’)을 통하여 픽셀 유닛의 제3 발광 제어 트랜지스터(BT8)에 연결된다. 예를 들어, 제2 스캔 드라이브 회로(22)는 다수의 제2 연결 배선(40)과 다수의 제2 게이트 스캔 신호선(RTi)을 통하여 각 픽셀 유닛의 제1 리셋 트랜지스터(BT1)에 연결되고, 제2 스캔 드라이브 회로(22)는 또한 다수의 제3 연결 배선(50)과 다수의 제3 게이트 스캔 신호선(GNi)을 통하여 각 픽셀 유닛의 임계값 보상 트랜지스터(BT2)에 연결된다. 제3 스캔 드라이브 회로(23)는 다수의 제4 연결 배선(60)과 다수의 제4 게이트 스캔 신호선(GPi)을 통하여 각 픽셀 유닛의 데이터 기입 트랜지스터(BT4)에 연결된다. 제4 스캔 드라이브 회로(24)는 다수의 제5 연결 배선(91)과 다수의 제5 게이트 스캔 신호선(GNi’)을 통하여 각 픽셀 유닛의 제2 리셋 트랜지스터(BT7)에 연결된다.
예를 들어, 제5 스캔 드라이브 회로(25)는 제3 스캔 드라이브 회로(23)의 디스플레이 영역에서 멀리 떨어진 한쪽에 위치할 수 있으며, 각 제6 연결 배선의 저항값은 제9 저항값이며, 제9 저항값은 제3 저항값보다 크다. 제5 스캔 드라이브 회로(25)는 제1 스캔 드라이브 회로(21)의 디스플레이된 영역에서 멀리 떨어진 한쪽에 위치할 수 있으며, 제9 저항은 제1 저항보다 크다.
예를 들어, 일부 예시에서, 주변 영역에는 또한 제6 스캔 드라이브 회로가 포함될 수 있으며, 제6 스캔 드라이브 회로는 P형 트랜지스터를 드라이브하도록 구성될 수 있다. 디스플레이 영역에는 또한 다수 행의 픽셀 유닛의 발광 제어 서브 회로와 각각 연결된 다수의 제7 게이트 스캔 신호선이 포함될 수 있다. 제6 스캔 드라이브 회로는 다수의 제7 연결 배선을 통하여 각각 다수의 제7 게이트 스캔 신호선과 연결되어, 각각 다수 행의 픽셀 유닛의 제2 리셋 서브 회로에 리셋 제어 신호를 제공한다. 이 예시에서, 제3 스캔 드라이브 회로(23)는 제4 연결 배선(60)과 제4 게이트 스캔 신호선을 통하여 픽셀 유닛의 데이터 기입 트랜지스터(BT4)에 연결될 수 있으며, 제6 스캔 드라이브 회로는 제7 연결 배선과 제7 게이트 스캔 신호선을 통하여 픽셀 유닛의 제2 리셋 트랜지스터(BT7)에 연결될 수 있으며, 이 예시에서, 제2 리셋 트랜지스터(BT7)는 P형 트랜지스터가 될 수 있다.
예를 들어, 디스플레이 영역의 한쪽의 주변 영역에 다수의 스캔 드라이브 회로가 포함되는 경우, 다수의 스캔 드라이브 회로에 대하여 디스플레이 영역과 가까운 스캔 드라이브 회로일수록 스캔 드라이브 회로가 연결된 연결 배선에 설치된 트랜스퍼 전극의 수량이 작다. 다수 스캔 드라이브 회로는 제1 스캔 드라이브 회로와 제2 스캔 드라이브 회로를 포함하며, 연결 배선은 제1 연결 배선과 제2 연결 배선을 포함한다.
예를 들어, 주변 영역에는 제1 스캔 드라이브 회로(21), 제2 스캔 드라이브 회로(22), 제3 스캔 드라이브 회로(23), 제4 스캔 드라이브 회로(24) 및 제5 스캔 드라이브 회로(25)가 포함되는 경우, 만일 제3 스캔 드라이브 회로(23), 제2 스캔 드라이브 회로(22), 제4 스캔 드라이브 회로(24), 제1 스캔 드라이브 회로(21), 및 제5 스캔 드라이브 회로(25)가 디스플레이 영역에서 순차적으로 멀리 떨어지면, 제4 연결 배선(60), 제3 연결 배선(50), 제5 연결 배선(91), 제1 연결 배선(30) 및 제6 연결 배선(92)이 순차적으로 증가하며, 제4 연결 배선(60)에 설치된 트랜스퍼 전극의 수량, 제3 연결 배선(50)에 설치된 트랜스퍼 전극의 수량, 제5 연결 배선(91)에 설치된 트랜스퍼 전극의 수량, 제1 연결 배선(30)에 설치된 트랜스퍼 전극의 수량 및 제6 연결 배선(92)에 설치된 트랜스퍼 전극의 수량은 순차적으로 증가하여 각 연결 배선 사이의 저항 차이를 줄인다.
본 공개의 적어도 하나의 실시예는 또한 디스플레이 패널을 제공한다. 도 12는 본 공개의 적어도 하나의 실시예가 제공하는 디스플레이 패널의 평면 도면이다. 도 12에 도시된 바와 같이, 해당 디스플레이 패널(1200)에는 본 공개의 임의의 하나의 실시예가 제공하는 디스플레이 기판(1)이 포함되며, 예를 들어 도 1에 도시된 디스플레이 기판(1)이다.
예를 들어, 디스플레이 패널(1200)은 액정 디스플레이 패널이나 유기 발광 다이오드(OLED) 디스플레이 패널 등이 될 수 있다. 예를 들어, 디스플레이 패널(1200)은 액정 디스플레이 패널일 때, 디스플레이 기판(1200)은 어레이 기판 또는 컬러 필름 기판이 될 수 있다. 디스플레이 패널(1200)은 유기 발광 다이오드 디스플레이 패널일 때, 디스플레이 기판(1200)은 어레이 기판이 될 수 있다.
예를 들어, 디스플레이 패널(1200)은 직사각형, 원형, 타원형, 다각형 등 패널이 될 수 있습니다. 또한 디스플레이 패널(1200)은 평면 패널, 곡면 패널, 심지어는 구면 패널도 될 수 있다.
예를 들어, 디스플레이 패널(1200)은 또한 터치 기능을 가질 수 있으며, 즉 디스플레이 패널(1200)은 터치 디스플레이 패널이 될 수 있다.
예를 들어, 디스플레이 패널(1200)은 휴대 전화, 태블릿 컴퓨터, 텔레비전, 모니터, 노트북 컴퓨터, 디지털 액자, 네비게이터 등 디스플레이 기능을 가진 모든 제품 또는 부품에 응용될 수 있다.
예를 들어, 해당 디스플레이 패널(1200)은 플렉시블 디스플레이 패널이 될 수 있어, 다양한 실제 응용 요구 사항을 충족시킬 수 있으며, 예를 들어, 해당 디스플레이 패널(1200)은 곡면 스크린에 적용할 수 있다.
설명해야 할 바로는, 해당 디스플레이 패널(1200)은 또한 데이터 드라이브 회로, 타임 컨트롤러 등과 같은 기타 부품을 포함할 수 있으며, 본 공개의 실시예는 이에 대하여 제한하지 않는다. 명확하고 간결하게 하기 위하여, 본 공개의 실시예는 해당 디스플레이 패널(1200)의 전체 구성 유닛을 제시하지 않았다. 해당 디스플레이 패널(1200)의 기본 기능을 구현하기 위하여, 본 분야의 기술자들은 구체적인 필요에 따라, 표시되지 않은 다른 구조를 제공 및 설치할 수 있으며, 본 공개의 실시예는 이에 대하여 제한하지 않는다.
상술한 실시예에서 제공되는 디스플레이 패널(1200)의 기술적 효과에 대해서는 본 공개의 실시예가 제공하는 디스플레이 기판(1)의 기술적 효과를 참고할 수 있으며, 여기에서 더 이상 설명하지 않는다.
다음 사항에 대하여 설명해야 한다.
(1) 본 공개의 실시예의 도면은 단지 본 공개의 실시예가 언급한 구조를 언급하며, 기타 구조는 통상적인 설계를 참조할 수 있다.
(2) 충돌되지 않는 상황 하에서, 본 공개의 실시예 및 실시예 중의 특징은 서로 임의로 조합되어 새 실시예를 취득할 수 있다.
위의 설명은 본 공개의 시범적인 실시 방식일 뿐, 본 공개의 보호 범위를 제한하기 위한 것이 아니며, 본 공개의 보호 범위는 첨부된 청구범위에 의하여 결정된다.

Claims (37)

  1. 디스플레이 기판에 있어서,
    기질 기판을 포함하며, 상기 기질 기판에는 디스플레이 영역과 상기 디스플레이 영역의 적어도 한쪽에 위치하는 주변 영역이 포함되며,
    상기 디스플레이 영역에는 어레이 배열된 다수 행 및 다수 열의 픽셀 유닛, 상기 다수 행 및 다수 열의 픽셀 유닛 중의 다수 행의 픽셀 유닛의 발광 제어 서브 회로와 각각 연결된 다수의 제1 게이트 스캔 신호선, 상기 다수 행의 픽셀 유닛의 제1 리셋 서브 회로와 각각 연결된 다수의 제2 게이트 스캔 신호선이 포함되며;
    상기 주변 영역에는,
    다수의 제1 연결 배선을 통하여 각각 상기 다수의 제1 게이트 스캔 신호선과 연결되어 각각 상기 다수 행의 픽셀 유닛의 발광 제어 서브 회로에 발광 제어 신호를 제공하며, 각 상기 제1 연결 배선의 저항값은 제1 저항값인 제1 스캔 드라이브 회로;
    상기 제1 스캔 드라이브 회로의 상기 디스플레이 영역에 가까운 한쪽에 위치하며, 또한 다수의 제2 연결 배선을 통하여 각각 상기 다수의 제2 게이트 스캔 신호선과 연결되어 각각 상기 다수 행의 픽셀 유닛의 제1 리셋 서브 회로에 제1 리셋 제어 신호를 제공하며, 각 상기 제2 연결 배선의 저항값은 제2 저항값인 제2 스캔 드라이브 회로;
    제1 전압을 제공하도록 구성되는 제1 전압 신호선, 및
    제2 전압을 제공하도록 구성되는 제2 전압 신호선이 포함되며;
    상기 제1 스캔 드라이브 회로는 상기 제1 전압 신호선과 연결되어 상기 제1 전압을 상기 발광 제어 신호의 제1 부분으로 출력하며,
    상기 제2 스캔 드라이브 회로는 상기 제2 전압 신호선과 연결되어 상기 제2 전압을 상기 제1 리셋 제어 신호의 제1 부분으로 출력하며,
    상기 제2 저항값과 상기 제1 저항값의 비율은 상기 제2 전압 신호선의 평균 선폭과 상기 제1 전압 신호선의 평균 선폭의 비율보다 작은 것을 특징으로 하는 디스플레이 기판.
  2. 제1항에 있어서,
    상기 주변 영역에는 또한
    제3 전압을 제공하도록 구성되는 제3 전압 신호선, 및
    제4 전압을 제공하도록 구성되는 제4 전압 신호선이 포함되며;
    상기 제1 스캔 드라이브 회로는 또한 상기 제3 전압 신호선과 연결되어 상기 제3 전압을 상기 발광 제어 신호의 제2 부분으로 출력하며,
    상기 제2 스캔 드라이브 회로는 또한 상기 제4 전압 신호선과 연결되어 상기 제4 전압을 상기 제1 리셋 제어 신호의 제2 부분으로 출력하며,
    상기 제3 전압은 상기 제1 전압보다 작고, 상기 제4 전압은 상기 제2 전압보다 작은 것을 특징으로 하는 디스플레이 기판.
  3. 제2항에 있어서,
    상기 제2 저항값과 상기 제1 저항값의 비율은 상기 제4 전압 신호선의 평균 선폭과 상기 제3 전압 신호선의 평균 선폭의 비율보다 작은 것을 특징으로 하는 디스플레이 기판.
  4. 제2항 또는 제3항에 있어서,
    상기 디스플레이 영역에는 또한 상기 다수 행의 픽셀 유닛의 임계값 보상 서브 회로와 각각 연결된 다수의 제3 게이트 스캔 신호선이 포함되며;
    상기 제2 스캔 드라이브 회로는 또한 다수의 제3 연결 배선을 통하여 각각 상기 다수의 제3 게이트 스캔 신호선과 연결되어 각각 상기 다수 행의 픽셀 유닛의 임계값 보상 서브 회로에 임계값 보상 제어 신호를 제공하며, 각 상기 제3 연결 배선의 저항값은 제3 저항값인 것을 특징으로 하는 디스플레이 기판.
  5. 제4항에 있어서,
    상기 디스플레이 영역에는 또한 상기 다수 행의 픽셀 유닛의 데이터 기입 서브 회로와 각각 연결된 다수의 제4 게이트 스캔 신호선이 포함되며;
    상기 주변 영역에는 또한 제3 스캔 드라이브 회로가 포함되며, 상기 제3 스캔 드라이브 회로는 다수의 제4 연결 배선을 통하여 각각 상기 다수의 제4 게이트 스캔 신호선과 연결되어, 각각 상기 다수 행의 픽셀 유닛의 데이터 기입 서브 회로에 데이터 기입 제어 신호를 제공하며;
    상기 제2 스캔 드라이브 회로는 상기 디스플레이 영역에 상대하여 상기 제1 스캔 드라이브 회로와 상기 제3 스캔 드라이브 회로 사이에 위치하며;
    각 상기 제4 연결 배선의 저항값은 제4 저항값이며, 상기 제4 저항값은 상기 제3 저항값보다 작은 것을 특징으로 하는 디스플레이 기판.
  6. 제4항 또는 제5항에 있어서,
    상기 제1 전압 신호선의 평균 선폭과 상기 제2 전압 신호선의 평균 선폭은
    WGNvgh=WEvgh*(R2/R1+R3/R1+a)를 만족하며,
    R1은 상기 제1 저항값, R2는 상기 제2 저항값, R3은 상기 제3 저항값, WGNvgh는 상기 제2 전압 신호선의 평균 선폭, WEvgh는 상기 제1 전압 신호선의 평균 선폭이며, a는 상수이고 0.5≤a≤7.5인 것을 특징으로 하는 디스플레이 기판.
  7. 제4항 또는 제5항에 있어서,
    상기 제1 전압 신호선의 평균 선폭과 상기 제2 전압 신호선의 평균 선폭은
    WGNvgh=WEvgh*(R2/R1+R3/R1+a)를 만족하며,
    R1은 상기 제1 저항값, R2는 상기 제2 저항값, R3은 상기 제3 저항값, WGNvgh는 상기 제2 전압 신호선의 평균 선폭, WEvgh는 상기 제1 전압 신호선의 평균 선폭이며, a는 상수이고 0.6≤a≤3인 것을 특징으로 하는 디스플레이 기판.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 제4 전압 신호선의 평균 선폭과 상기 제3 전압 신호선의 평균 선폭은
    WGNvgl=WEvgl*(R2/R1+R3/R1+b)를 만족하며,
    R1은 상기 제1 저항값, R2는 상기 제2 저항값, R3은 상기 제3 저항값, WGNvgl는 상기 제3 전압 신호선의 평균 선폭, WEvgl는 상기 제4 전압 신호선의 평균 선폭이며, b는 상수이고 0.3≤b≤4.5인 것을 특징으로 하는 디스플레이 기판.
  9. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 제4 전압 신호선의 평균 선폭과 상기 제3 전압 신호선의 평균 선폭은
    WGNvgl=WEvgl*(R2/R1+R3/R1+b)를 만족하며,
    R1은 상기 제1 저항값, R2는 상기 제2 저항값, R3은 상기 제3 저항값, WGNvgl는 상기 제3 전압 신호선의 평균 선폭, WEvgh는 상기 제4 전압 신호선의 평균 선폭이며, a는 상수이고 1.5≤b≤3.5인 것을 특징으로 하는 디스플레이 기판.
  10. 제4항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 저항값, 상기 제2 저항값, 상기 제3 저항값은
    1.2≤R2/R1≤2.5;
    1.7≤(R2+R3)/R1≤3를 만족하는 것을 특징으로 하는 디스플레이 기판.
  11. 제4항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 저항값, 상기 제2 저항값, 상기 제3 저항값은
    1.5≤R2/R1≤2.5;
    2≤(R2+R3)/R1≤3를 만족하는 것을 특징으로 하는 디스플레이 기판.
  12. 제4항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 저항값, 상기 제3 저항값은
    R1/R3=c*(GN(T(out)W/L))/d*EM(T(out)W/L)를 만족하며,
    GN(T(out)W/L)는 상기 제2 스캔 드라이브 회로가 포함하는 출력 트랜지스터의 너비와 길이의 비율을 나타내고, d는 상기 제2 스캔 드라이브 회로가 포함하는 하나의 제1 시프트 레지스터 유닛이 드라이브하는 픽셀의 행 수를 나타내며, EM(T(out)W/L)은 상기 제1 스캔 드라이브 회로가 포함하는 출력 트랜지스터의 너비와 길이의 비율을 나타내며, c는 상수이고, 0.5≤c≤1.5인 것을 특징으로 하는 디스플레이 기판.
  13. 제4항 내지 제12항 중 어느 한 항에 있어서,
    상기 제2 스캔 드라이브 회로에 캐스케이드된 다수의 제1 시프트 레지스터 유닛이 포함되며,
    제i 번째의 상기 제1 시프트 레지스터 유닛은 제i 번째의 제3 연결 배선을 통하여 제i 번째의 제3 게이트 스캔 신호선에 연결되며, 상기 제i 번째의 제3 게이트 스캔 신호선은 제i 행의 픽셀 유닛의 임계값 보상 서브 회로와 연결되며, 그리고,
    제i 번째의 상기 제1 시프트 레지스터 유닛은 또한 제i+n 번째의 제2 연결 배선을 통하여 제i+n 번째의 제2 게이트 스캔 신호선에 연결되고, 상기 제i+n 번째의 제2 게이트 스캔 신호선은 제i+n 행의 픽셀 유닛의 제1 리셋 서브 회로와 연결되며,
    i와 n은 모두 0보다 큰 정수인 것을 특징으로 하는 디스플레이 기판.
  14. 제13항에 있어서,
    상기 제2 스캔 드라이브 화로에는 또한 캐스케이드된 n개의 추가 시프트 레지스터 유닛이 포함되며, n개의 제2 연결 배선을 통하여 각각 앞의 n 행의 픽셀 유닛에 각각 대응되는 n개의 제2 게이트 스캔 신호선과 연결되어, 상기 앞의 n 행의 픽셀 유닛 중의 제1 리셋 서브 회로에 상기 제1 리셋 제어 신호를 제공하며,
    제j 번째의 상기 추가 시프트 레지스터 유닛은 제j 번째의 제2 연결 배선을 통하여 제j 번째의 제2 게이트 스캔 신호선에 연결되고, 상기 제j 번째의 제2 게이트 스캔 신호선은 상기 제j 행의 픽셀 유닛과 연결되며;
    j는 1보다 크거나 같고 n보다 작거나 같은 정수인 것을 특징으로 하는 디스플레이 기판.
  15. 제4항 내지 제14항 중 어느 한 항에 있어서,
    상기 디스플레이 영역에는 제1 디스플레이 서브 영역과 제2 디스플레이 서브 영역이 포함되며,
    상기 제2 디스플레이 서브 영역 중의 각 행의 픽셀 유닛의 개수는 같으며,
    상기 제1 디스플레이 서브 영역에서 임의의 한 행의 픽셀 유닛의 개수는 상기 제2 디스플레이 서브 영역에서 한 행의 픽셀 유닛의 개수보다 작은 것을 특징으로 하는 디스플레이 기판.
  16. 제15항에 있어서,
    상기 제1 디스플레이 서브 영역에는 제p 행의 픽셀 유닛이 포함되고, 상기 제2 디스플레이 서브 영역에는 제q 행의 픽셀 유닛이 포함되며;
    상기 제p 행의 픽셀 유닛에 연결된 제1 연결 배선의 저항값과 상기 제q 행의 픽셀 유닛에 연결된 제1 연결 배선의 저항값 사이의 차이값은 제5 저항값이며;
    상기 제p 행의 픽셀 유닛에 연결된 제3 연결 배선의 저항값과 상기 제q 행의 픽셀 유닛에 연결된 제3 연결 배선의 저항값 사이의 차이값은 제6 저항값이며;
    상기 제p 행의 픽셀 유닛에 연결된 제4 연결 배선의 저항값과 상기 제q 행의 픽셀 유닛에 연결된 제4 연결 배선의 저항값 사이의 차이값은 제7 저항값이며;
    상기 제5 저항값, 상기 제6 저항값 및 상기 제7 저항값은 모두 상기 제p 행의 픽셀 유닛의 상기 제q 행의 픽셀 유닛에 상대하여 부족한 픽셀 유닛의 개수가 증가함에 따라 증가하며,
    p는 0보다 큰 정수이고 q는 p보다 큰 정수인 것을 특징으로 하는 디스플레이 기판.
  17. 제16항에 있어서,
    상기 제5 저항값, 상기 제6 저항값 및 상기 제7 저항값은
    R5=Rf+e5*(fp-1)*g5, 여기에서, 1/3Wpitch≤g5≤1/2Wpitch, e5=k1/(w1*u1);
    R6=Rf+e6*(fp-1)*g6, 여기에서, 1/3Wpitch≤g6≤1/2Wpitch, e6= k2/(w2*u2);
    R7=Rf+e7*(fp-1)*g7, 여기에서 1/3Wpitch≤g7≤1/2Wpitch, e7= k4/(w4*u4)를 만족하며;
    Rf는 상기 제p 행의 픽셀 유닛의 상기 제q 행의 픽셀 유닛에 상대하여 부족한 픽셀 유닛의 개수가 1인 경우의 저항이고, fp는 상기 제p 행의 픽셀 유닛의 상기 제q 행의 픽셀 유닛에 상대하여 부족한 픽셀 유닛의 개수이고, e5, e6 및 e7은 상수이며, k1, k2 및 k4는 각각 상기 제p 행의 픽셀 유닛과 연결된 제1 연결 배선의 저항률, 제3 연결 배선의 저항률 및 제4 연결 배선의 저항률이며, w1, w2 및 w4는 각각 상기 제p 행의 픽셀 유닛과 연결된 제1 연결 배선의 평균 선폭, 제3 연결 배선의 평균 선폭 및 제4 연결 배선의 평균 선폭이며, u1, u2 및 u4는 각각 상기 제p 행의 픽셀 유닛과 연결된 제1 연결 배선의 평균 두께, 제3 연결 배선의 두께 및 제4 연결 배선의 평균 두께이며, g5, g6 및 g7은 상수이고, Wpitch는 하나의 픽셀 유닛의 제1 방향에서의 사이즈인 것을 특징으로 하는 디스플레이 기판.
  18. 제4항 내지 제14항 중 어느 한 항에 있어서,
    상기 주변 영역에는 제3 스캔 드라이브 회로를 포함하며, 상기 제3 스캔 드라이브 회로는 상기 다수 행의 픽셀 유닛의 데이터 기입 서브 회로에 데이터 기입 제어 신호를 제공하도록 구성되며;
    상기 제1 연결 배선은 적어도 두 개의 제1 트랜스퍼 전극과 다수의 제1 연결 전극을 포함하며, 상기 적어도 두 개의 제1 트랜스퍼 전극이 상기 다수의 제1 연결 전극과 서로 다른 층에 위치하며, 상기 다수의 제1 연결 전극이 각각 절연층을 관통하는 통과홀을 통하여 상기 적어도 두 개의 제1 트랜스퍼 전극과 연결되어 상기 제1 연결 배선을 구성하며, 각 상기 제1 트랜스퍼 전극의 저항률은 각 상기 제1 연결 전극의 저항률보다 작으며;
    상기 제3 연결 배선은 적어도 하나의 제2 트랜스퍼 전극과 다수의 제2 연결 전극을 포함하며, 상기 적어도 하나의 제2 트랜스퍼 전극이 상기 다수의 제2 연결 전극과 서로 다른 층에 위치하며, 상기 다수의 제2 연결 전극이 각각 절연층을 관통하는 통과홀을 통하여 상기 적어도 하나의 제2 트랜스퍼 전극과 연결되어 상기 제3 연결 배선을 구성하며, 각 상기 제2 트랜스퍼 전극의 저항률은 각 상기 제2 연결 전극의 저항률보다 작으며;
    상기 제1 트랜스퍼 전극의 수량은 상기 제2 트랜스퍼 전극의 수량보다 큰 것을 특징으로 하는 디스플레이 기판.
  19. 제18항에 있어서,
    인접한 두 개의 상기 제1 트랜스퍼 전극 사이의 거리는
    1.5Wpitch≤Dt1≤WGn+WGp를 만족하며,
    Dt1는 인접한 두 개의 상기 제1 트랜스퍼 전극 사이의 거리, Wpitch는 하나의 픽셀의 제1 방향에서의 사이즈, WGn는 상기 제2 스캔 드라이브 회로의 상기 제1 방향에서의 사이즈, WGp는 상기 제3 스캔 드라이브 회로의 상기 제1 방향에서의 사이즈인 것을 특징으로 하는 디스플레이 기판.
  20. 제18항 또는 제19항에 있어서,
    각 상기 제1 트랜스퍼 전극의 두 개의 연결단 사이의 거리는
    Lt1= WEM*s1를 만족하며;
    Lt1는 각각 상기 제1 화전 전극의 두 개의 연결단 사이의 거리이고, WEM는 상기 제1 스캔 드라이브 회로의 제1 방향에서의 사이즈이며, s1는 상수이고, 1/9≤s1≤1/5이며;
    각 상기 제2 트랜스퍼 전극의 두 개의 연결단 사이의 거리는
    Lt2=WGN* s2를 만족하며;
    Lt1는 각 상기 제2 트랜스퍼 전극의 두 개의 연결단 사이의 거리이고, WGN는 상기 제2 스캔 드라이브 회로의 제1 방향에서의 사이즈이며, s2는 상수이고, 1/11≤s2≤1/9인 것을 특징으로 하는 디스플레이 기판.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서,
    상기 제2 연결 배선은 제1 방향과 다른 제2 방향으로 연장되는 적어도 하나의 제3 트랜스퍼 전극과 상기 제2 방향으로 연장되는 다수의 제3 연결 전극을 포함하며, 상기 적어도 하나의 제3 트랜스퍼 전극이 상기 다수의 제3 연결 전극과 서로 다른 층에 위치하며, 상기 다수의 제3 연결 전극이 각각 절연층을 통과하는 통과홀을 통하여 상기 적어도 하나의 제3 트랜스퍼 전극과 연결되어 상기 제2 연결 배선을 구성하며, 상기 제3 트랜스퍼 전극의 저항률은 상기 제3 연결 전극의 저항률보다 작으며;
    인접한 두 개의 상기 제3 트랜스퍼 전극 사이의 거리는
    1.3Wpitch1≤Dt3≤2.5Wpitch1를 만족하며,
    Dt3는 인접한 두 개의 상기 제3 트랜스퍼 전극 사이의 거리이고, Wpitch1는 하나의 픽셀 유닛의 상기 제2 방향에서의 사이즈인 것을 특징으로 하는 디스플레이 기판.
  22. 제18항 내지 제21항 중 어느 한 항에 있어서,
    상기 제1 트랜스퍼 전극과 상기 제2 스캔 드라이브 회로의 제1 신호선이 상기 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩되며; 및/또는
    상기 제2 트랜스퍼 전극과 상기 제3 스캔 드라이브 회로의 제2 신호선이 상기 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩되는 것을 특징으로 하는 디스플레이 기판.
  23. 제18항 내지 제22항 중 어느 한 항에 있어서,
    상기 주변 영역에는 또한 제1 보조 전극층이 포함되며; 상기 디스플레이 영역의 픽셀 유닛은 발광 소자를 포함하며, 상기 발광 소자는 제1 전극층, 상기 제1 전극층의 상기 기질 기판에서 멀리 떨어진 한쪽에 위치하는 제2 전극층 및 상기 제1 전극층과 상기 제2 전극층 상이에 위치하는 발광층을 포함하며,
    상기 제1 보조 전극층은 상기 디스플레이 영역의 픽셀 유닛에 포함된 발광 소자의 제1 전극층과 같은 층으로 설치되며,
    상기 제1 보조 전극층은 상기 제1 스캔 드라이브 회로의 상기 기질 기판에서 멀리 떨어진 한쪽에 위치하며, 상기 제1 보조 전극층에 전극 배기홀이 설치되며;
    상기 제1 트랜스퍼 전극의 적어도 한 단은 상기 전극 배기홀의 상기 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩되며; 및/또는
    상기 제2 트랜스퍼 전극의 적어도 한 단은 상기 전극 배기홀의 상기 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩되는 것을 특징으로 하는 디스플레이 기판.
  24. 제1항 내지 제23항 중 어느 한 항에 있어서,
    상기 제2 전압 신호선은 신호선 배기홀이 설치되며, 상기 신호선 배기홀의 사이즈는
    H1 = z* Wpitch를 만족하며,
    H1은 상기 신호선 배기홀의 사이즈이고, Wpitch 는 하나의 픽셀 유닛의 제1 방향에서의 사이즈이며, z는 상수이고, 1/7≤z≤1/3인 것을 특징으로 하는 디스플레이 기판.
  25. 제1항 내지 제23항 중 어느 한 항에 있어서,
    상기 제2 전압 신호선에 신호선 배기홀이 설치되며, 상기 신호선 배기홀의 사이즈는
    1/3WGNvgh≤H1≤1/2WGNvgh를 만족하며;
    H1은 상기 신호선 배출홀의 사이즈이고, WGNvgh는 상기 제2 전압 신호선의 평균 선폭인 것을 특징으로 하는 디스플레이 기판.
  26. 제24항 또는 제25항에 있어서,
    각 상기 제1 시프트 레지스터 유닛은 제1 스위치 트랜지스터를 포함하며;
    인접한 두 개의 상기 신호선 배기홀 사이의 거리와 상기 제1 스위치 트랜지스터의 채널 사이즈 사이의 차이값은 예정된 임계값보다 작고, 또한 상기 제1 전압 신호선과 상기 제2 커패시터의 제1 극의 연결 통과홀은 인접한 두 개의 상기 신호선 배기홀 사이에 위치하거나 상기 신호선 배기홀과 적어도 부분적으로 중첩되는 것을 특징으로 하는 디스플레이 기판.
  27. 제23항에 있어서,
    상기 디스플레이 영역에는 또한 픽셀 정의(定義)층이 포함되며, 상기 픽셀 정의층에는 개구부가 포함되며, 상기 개구부는 상기 디스플레이 영역의 픽셀 유닛의 발광 영역을 제한하도록 구성되며,
    상기 주변 영역에는 또한 보조 절연층과 제2 보조 전극층이 포함되며, 상기 보조 절연층은 상기 디스플레이 영역에 위치하는 픽셀 정의층과 같은 층으로 설치되며, 상기 제2 보조 전극층은 상기 디스플레이 영역에 위치하는 상기 제2 전극층과 같은 층으로 설치되며, 상기 보조 절연층은 상기 제1 보조 전극층의 상기 기질 기판에서 멀리 떨어진 한쪽에 위치하고, 상기 제2 보조 전극층은 상기 보조 절연층의 상기 기질 기판에서 멀리 떨어진 한쪽에 위치하며;
    상기 보조 절연층에는 적어도 하나의 홀이 있으며;
    상기 보조 절연층의 홀의 사이즈는
    0.65≤B/(WEM+WGN+WGP)≤0.95를 만족하며,
    B는 상기 보조 절연층의 홀의 사이즈, WEM는 상기 제1 스캔 드라이브 회로의 제1 방향에서의 사이즈, WGN는 상기 제2 스캔 드라이브 회로의 상기 제1 방향에서의 사이즈, WGP는 상기 제3 스캔 드라이브 회로의 상기 제1 방향에서의 사이즈인 것을 특징으로 하는 디스플레이 기판.
  28. 제27항에 있어서,
    상기 제1 스캔 드라이브 회로, 상기 제2 스캔 드라이브 회로 및 상기 제3 스캔 드라이브 회로 중 적어도 하나는 상기 보조 절연층의 적어도 하나의 홀과 상기 기질 기판에 수직인 방향에서 적어도 부분적으로 중첩되는 것을 특징으로 하는 디스플레이 기판.
  29. 제18항 내지 제23항 중 어느 한 항에 있어서,
    상기 디스플레이 영역의 한쪽의 주변 영역에 다수의 스캔 드라이브 회로가 포함되는 경우, 상기 다수의 스캔 드라이브 회로에 대하여 상기 디스플레이 영역과 가까운 스캔 드라이브 회로일수록 상기 스캔 드라이브 회로에 연결된 연결 배선에 설치된 트랜스퍼 전극의 수량이 적으며,
    상기 다수의 스캔 드라이브 회로는 상기 제1 스캔 드라이브 회로와 상기 제2 스캔 드라이브 회로를 포함하며, 상기 연결 배선은 상기 제1 연결 배선과 상기 제2 연결 배선을 포함하는 것을 특징으로 하는 디스플레이 기판.
  30. 제5항에 있어서,
    상기 디스플레이 영역에는 또한 상기 다수 행의 픽셀 유닛의 제2 리셋 서브 회로와 각각 연결된 다수의 제5 게이트 스캔 신호선이 포함되며;
    상기 주변 영역에는 또한 제4 스캔 드라이브 회로가 포함되며, 상기 제4 스캔 드라이브 회로는 다수의 제5 연결 배선을 통하여 각각 상기 다수의 제5 게이트 스캔 신호선과 연결되어, 각각 상기 다수 행의 픽셀 유닛의 제2 리셋 서브 회로에 제2 리셋 제어 신호를 제공하며;
    상기 제4 스캔 드라이브 회로는 상기 제3 스캔 드라이브 회로의 상기 디스플레이 영역에서 멀리 떨어진 한쪽에 위치하며;
    각 상기 제5 연결 배선의 저항값은 제8 저항값이며, 상기 제8 저항값은 상기 제3 저항값보다 큰 것을 특징으로 하는 디스플레이 기판.
  31. 제30항에 있어서,
    상기 제4 스캔 드라이브 회로는 상기 제1 스캔 드라이브 회로와 상기 제3 스캔 드라이브 회로 사이에 위치하며;
    상기 제8 저항값은 상기 제1 저항값보다 작은 것을 특징으로 하는 디스플레이 기판.
  32. 제30항 또는 제31항에 있어서,
    상기 주변 영역에는 또한 제5 전압 신호선과 제6 전압 신호선을 포함하며;
    상기 제4 스캔 드라이브 회로는 상기 제5 전압 신호선과 연결되어 제5 전압을 상기 제2 리셋 제어 신호의 제1 부분으로 출력하며, 상기 제4 스캔 드라이브 회로는 상기 제6 전압 신호선과 연결되어 제6 전압을 상기 제2 리셋 제어 신호의 제2 부분으로 출력하며;
    상기 제5 전압 신호선의 평균 선폭은 상기 제1 전압 신호선의 평균 선폭보다 크고 상기 제3 전압 신호선의 평균 선폭보다 작으며;
    상기 제6 전압 신호선의 평균 선폭은 상기 제2 전압 신호선의 평균 선폭보다 크고 상기 제4 전압 신호선의 평균 선폭보다 작은 것을 특징으로 하는 디스플레이 기판.
  33. 제5항에 있어서,
    상기 디스플레이 영역에는 또한 상기 다수 행의 픽셀 유닛의 발광 제어 서브 회로와 각각 연결된 다수의 제6 게이트 스캔 신호선이 포함되며;
    상기 주변 영역에는 또한 제5 스캔 드라이브 회로가 포함되며, 상기 제5 스캔 드라이브 회로는 다수의 제6 연결 배선을 통하여 각각 상기 다수의 제6 게이트 스캔 신호선과 연결되어, 각각 상기 다수 행의 픽셀 유닛의 발광 제어 서브 회로에 발광 제어 신호를 제공하며;
    상기 제5 스캔 드라이브 회로는 상기 제3 스캔 드라이브 회로의 상기 디스플레이 영역에서 멀리 떨어진 한쪽에 위치하며;
    각 상기 제6 연결 배선의 저항값은 제9 저항값이며, 상기 제9 저항값은 상기 제3 저항값보다 큰 것을 특징으로 하는 디스플레이 기판.
  34. 제33항에 있어서,
    상기 제5 스캔 드라이브 회로는 상기 제1 스캔 드라이브 회로의 상기 디스플레이 영역에서 멀리 떨어진 한쪽에 위치하며;
    상기 제9 저항값은 상기 제1 저항값보다 큰 것을 특징으로 하는 디스플레이 기판.
  35. 제5항에 있어서,
    상기 다수 행 및 다수 열의 픽셀 유닛의 각각에는 발광 요소와 상기 발광 요소의 발광을 드라이브하는 픽셀 회로가 포함되며, 상기 픽셀 회로에는 드라이브 서브 회로, 상기 데이터 기입 서브 회로, 상기 임계값 보상 서브 회로, 리셋 서브 회로 및 발광 제어 서브 회로가 포함되며;
    상기 드라이브 서브 회로는 제어단, 제1 단 및 제2 단을 포함하며, 또한 상기 발광 소자를 흘러 지나는 드라이브 전류를 제어하도록 구성되며,
    상기 데이터 기입 서브 회로는 상기 드라이브 서브 회로의 제1 단, 데이터선 및 상기 제4 게이트 스캔 신호선과 연결되며, 또한 상기 제4 게이트 스캔 신호선이 제공하는 상기 데이터 기입 제어 신호에 응답하여 상기 데이터선이 제공하는 데이터 신호를 상기 드라이브 서브 회로의 제1 단에 기입하도록 구성되며;
    상기 임계값 보상 서브 회로는 상기 드라이브 서브 회로의 제어단 및 제2 단, 제1 전압선 및 상기 제3 게이트 스캔 신호선과 연결되며, 또한 상기 제3 게이트 스캔 신호선이 제공하는 상기 임계값 보상 제어 신호와 기입된 데이터 신호에 응답하여 상기 드라이브 서브 회로를 보상하도록 구성되며;
    상기 리셋 서브 회로는 상기 제1 리셋 서브 회로를 포함하며, 상기 제1 리셋 서브 회로는 상기 드라이브 서브 회로의 제2 단, 초기 신호선 및 상기 제2 게이트 스캔 신호선과 연결되며, 또한 상기 제2 게이트 스캔 신호선이 제공하는 상기 제1 리셋 제어 신호에 응답하여 상기 초기 신호선이 제공하는 초기 전압을 상기 드라이브 서브 회로의 제2 단에 가하도록 구성되며;
    상기 발광 제어 서브 회로는 제1 발광 제어 서브 회로를 포함하며, 상기 제1 발광 제어 서브 회로는 상기 제1 전압선, 상기 드라이브 서브 회로의 제1 단 및 상기 제1 게이트 스캔 신호선과 연결되며, 또한 상기 제1 게이트 스캔 신호선이 제공하는 상기 발광 제어 신호에 응답하여 상기 제1 전압선이 제공하는 제1 전압을 상기 드라이브 서브 회로의 제1 단에 가하도록 구성되는 것을 특징으로 하는 디스플레이 기판.
  36. 제35항에 있어서,
    상기 리셋 서브 회로는 또한 제2 리셋 서브 회로를 포함하며, 상기 다수의 제4 게이트 스캔 신호선은 또한 각각 상기 다수 행의 픽셀 유닛의 상기 제2 리셋 서브 회로와 연결되며, 상기 제3 스캔 드라이브 회로는 상기 다수의 제4 게이트 스캔 신호선을 통하여 각각 상기 다수 행의 픽셀 유닛의 제2 리셋 서브 회로에 제2 리셋 제어 신호를 제공하며;
    상기 제2 리셋 서브 회로는 상기 초기 신호선, 상기 제4 게이트 스캔 신호선 및 상기 발광 소자의 제1 단과 연결되며, 또한 상기 제4 게이트 스캔 신호선이 제공하는 상기 제2 리셋 제어 신호에 응답하여 상기 초기 신호선이 제공하는 초기 전압을 상기 발광 소자의 제1 단에 가하도록 구성되며; 상기 발광 제어 서브 회로는 또한 제2 발광 제어 서브 회로를 포함하며, 상기 제2 발광 제어 서브 회로와 상기 드라이브 서브 회로의 제2 단, 상기 발광 소자의 제1단 및 상기 제1 게이트 스캔 신호선이 연결되며, 또한 상기 제1 게이트 스캔 신호선이 제공하는 상기 발광 제어 신호에 응답하여 상기 드라이브 전류가 상기 발광 소자의 제1 단에 가하도록 구성되는 것을 특징으로 하는 디스플레이 기판.
  37. 디스플레이 패널에 있어서,
    제1항 내지 제36항 중 어느 한 항의 상기 디스플레이 기판이 포함되는 것을 특징으로 하는 디스플레이 패널.
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