KR20240018928A - 전력 반도체 소자 및 그 제조 방법 - Google Patents

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KR20240018928A
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Abstract

본 발명의 일 실시예에 따른 전력 반도체 소자는 반도체층, 상기 반도체층 내부에 위치하고 제1 도전형을 갖는 웰 영역, 상기 웰 영역 상에 위치하고, 제 2 도전형을 갖는 소오스 영역, 상기 웰 영역의 측면에 접하고, 상기 웰 영역을 둘러싸는 게이트 영역, 상기 웰 영역 및 상기 게이트 영역의 바닥면에 접하고 상기 제2 도전형을 갖는 드리프트 영역 및 상기 웰 영역 상에 위치하고, 상기 제 1 도전형을 갖는 콘택 영역을 포함하고, 상기 드리프트 영역은 상기 웰 영역의 다른 측면과 접하는 돌출 영역을 포함하고, 상기 소오스 영역, 상기 콘택 영역 및 상기 돌출 영역에 각각 접하는 소오스 전극을 포함할 수 있다.

Description

전력 반도체 소자 및 그 제조 방법 {POWER SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 전력 반도체에 관한 것이다.
전력 반도체는 고전압, 고전류를 제어하는 반도체 소자로 전기적 스위치 역할을 수행할 수 있다. 전력 반도체 소자는 고전압, 고전류의 처리를 위해 열과 스트레스에 대한 내성이 높을 수 있다. 또한 스위치로 동작하기 위해 전력 소모가 낮을 수 있고, 스위치의 OFF 상태를 유지할 수 있는 최대 전압인 항복전압이 높을 수 있다.
전력 MOSFET(MOS Field Effect Transistor)은 전력 반도체의 일종으로, 전력 절감, 고효율, 소형화, 고 신뢰성, 고속 스위칭 및 저노이즈 등의 특징을 가질 수 있다.
본 발명은 게이트 영역 하부의 전계 집중을 완화하면서 채널 밀도를 높일 수 있고 전력 손실을 줄일 수 있는 전력 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 전력 반도체 소자가 쇼트키 배리어 다이오드를 내장하도록 함으로써 역방향 도통 시 소자의 전력 손실 감소를 방지하고 소자의 열화를 방지할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 전력 반도체 소자는 반도체층, 상기 반도체층 내부에 위치하고 제1 도전형을 갖는 웰 영역, 상기 웰 영역 상에 위치하고, 제 2 도전형을 갖는 소오스 영역, 상기 웰 영역의 측면에 접하고, 상기 웰 영역을 둘러싸는 게이트 영역, 상기 웰 영역 및 상기 게이트 영역의 바닥면에 접하고 상기 제2 도전형을 갖는 드리프트 영역 및 상기 웰 영역 상에 위치하고, 상기 제 1 도전형을 갖는 콘택 영역을 포함하고, 상기 드리프트 영역은 상기 웰 영역의 다른 측면과 접하는 돌출 영역을 포함하고, 상기 소오스 영역, 상기 콘택 영역 및 상기 돌출 영역에 각각 접하는 소오스 전극을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 영역과 상기 웰 영역이 접하는 영역에 위치하는 제1 채널 영역 및 제2 채널 영역을 더 포함하고, 상기 제1 채널 영역은 상기 소오스 영역으로부터 상기 돌출 영역을 향해 연장되는 수평 채널을 포함하고, 상기 제2 채널 영역은 상기 소오스 영역으로부터 상기 게이트 영역의 측면 따라 연장되는 수직 채널을 포함할 수 있다.
일 실시예에 따르면, 상기 소오스 전극과 상기 돌출 영역 사이에 쇼트키 배리어 다이오드가 형성될 수 있다.
일 실시예에 따르면, 상기 소오스 영역의 도핑 농도는 상기 드리프트 영역의 도핑 농도보다 높을 수 있다.
일 실시예에 따르면, 상기 콘택 영역의 도핑 농도는 상기 웰 영역의 도핑 농도보다 높을 수 있다.
일 실시예에 따르면, 상기 전력 반도체 소자는 상기 드리프트 영역 하부에 위치하고, 상기 제2 도전형을 갖는 기판 영역 및 상기 기판 영역의 하부에 위치하고, 상기 기판 영역과 접하는 드레인 전극을 더 포함하고, 상기 기판 영역의 도핑 농도는 상기 드리프트 영역의 도핑 농도보다 높을 수 있다.
일 실시예에 따르면, 상기 게이트 영역은 상기 웰 영역과 적어도 3개의 면에서 접할 수 있다.
일 실시예에 따르면, 상기 웰 영역은 상기 반도체층의 일면으로부터 제1 깊이에 위치하고, 상기 게이트 영역은 상기 반도체층의 상기 일면으로부터 제2 깊이에 위치하고, 상기 제1 깊이는 상기 제2 깊이보다 깊고, 상기 웰 영역은 상기 게이트 영역의 바닥면을 따라 신장되는 연장 영역을 포함할 수 있다.
일 실시예에 따르면 상기 전력 반도체 소자는, 상기 게이트 영역과 상기 웰 영역이 접하는 영역에 위치하는 제2 채널 영역을 더 포함하고, 상기 제2 채널 영역은 상기 소오스 영역으로부터 상기 게이트 영역의 측면 따라 연장되는 수직 채널 및 상기 연장 영역 상에 위치하고 상기 게이트 영역의 바닥면을 따라 연장되는 연장 채널을 포함할 수 있다.
본 발명의 다른 실시예에 따른 전력 반도체 소자의 제조 방법은, 반도체층에 제2 도전형을 갖는 드리프트 영역을 형성하는 단계, 상기 반도체층의 일면으로부터 제1 깊이에 위치하고, 제1 도전형을 갖는 웰 영역을 형성하는 단계, 상기 웰 영역과 접하는 돌출 영역을 형성하는 단계, 상기 웰 영역 상에 상기 제 2 도전형을 갖는 소오스 영역을 형성하는 단계, 상기 웰 영역 상에 상기 제 1 도전형을 갖는 콘택 영역을 형성하는 단계, 상기 반도체층 및 상기 웰 영역을 제2 깊이만큼 리세스하고, 상기 웰 영역의 측면에 접하고, 상기 웰 영역을 둘러싸는 게이트 영역을 형성하는 단계 및 상기 소오스 영역, 상기 콘택 영역 및 상기 돌출 영역에 각각 접하는 소오스 전극을 형성하는 단계를 포함할 수 있다.
다른 실시예에 따르면, 상기 소오스 전극과 상기 돌출 영역 사이에 쇼트키 배리어 다이오드가 형성될 수 있다.
다른 실시예에 따르면, 상기 제1 깊이는 상기 제2 깊이보다 깊을 수 있다.
다른 실시예에 따르면, 상기 게이트 영역은 상기 웰 영역과 적어도 3개의 면에서 접하도록 형성될 수 있다.
다른 실시예에 따르면, 상기 콘택 영역은 상기 웰 영역 보다 높은 도핑 농도로 도핑될 수 있다.
다른 실시예에 따르면, 상기 소오스 영역은 상기 드리프트 영역 보다 높은 도핑 농도로 도핑될 수 있다.
다른 실시예에 따르면, 상기 게이트 영역과 상기 웰 영역이 접하는 영역에 제1 채널 영역 및 제2 채널 영역이 형성되고, 상기 제1 채널 영역은 상기 소오스 영역으로부터 상기 돌출 영역을 향해 연장되는 수평 채널을 포함하고, 상기 제2 채널 영역은 상기 소오스 영역으로부터 상기 게이트 영역의 측면을 따라 연장되는 수직 채널을 포함할 수 있다.
다른 실시예에 따르면, 상기 게이트 영역을 형성하는 단계는 상기 웰 영역이 상기 게이트 영역의 바닥면을 따라 신장되는 연장 영역을 포함하도록 상기 웰 영역을 상기 제2 깊이만큼 리세스하는 단계일 수 있다.
다른 실시예에 따르면, 상기 제2 채널 영역은 상기 게이트 영역의 바닥면을 따라 연장되는 연장 채널을 포함할 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법에 의하면, 게이트 영역 하부의 전계 집중을 완화하면서 전력 반도체 소자의 항복 전압을 증가시킬 수 있다.
또한, 전력 반도체 소자 내에 형성되는 채널 밀도를 높여 집적도를 높이고, 전력 손실을 줄일 수 있다.
또한, 전력 반도체 내에 쇼트키 배리어 다이오드를 형성함으로써 전력 손실을 감소시키면서도 소자 사이즈가 감소된 전력 반도체 소자를 제공할 수 있다.
이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자를 제1 절단선을 따라 절단한 단면을 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자를 제2 절단선을 따라 절단한 단면을 도시한 것이다.
도 4a는 본 발명의 일 실시예에 따른 전력 반도체 소자를 제3 절단선을 따라 절단한 단면을 도시한 것이다.
도 4b는 본 발명의 일 실시예에 따른 전력 반도체 소자를 제4 절단선을 따라 절단한 단면을 도시한 것이다.
도 4c는 본 발명의 일 실시예에 따른 전력 반도체 소자를 제5 절단선을 따라 절단한 단면을 도시한 것이다.
도 4d는 본 발명의 일 실시예에 따른 전력 반도체 소자를 제6 절단선을 따라 절단한 단면을 도시한 것이다.
도 5는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 제1 절단선을 따라 절단한 단면을 도시한 것이다.
도 6은 본 발명의 또다른 실시예에 따른 전력 반도체 소자를 제1 절단선을 따라 절단한 단면을 도시한 것이다.
도 7a 내지 7f 는 본 발명의 일 실시예에 따른 전력 반도체 소자를 제조하는 방법을 도시한 것이다.
이하, 첨부된 도면을 참조하여 다양한 실시예가 설명될 것이다. 그러나, 본 개시는 특정한 실시예에 한정되지 않고, 실시예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다. 본 개시의 실시예는 본 개시를 통해 직간접적으로 인식될 수 있는 다양한 효과를 제공할 수 있다.
이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자(10)를 보여주는 개략적인 사시도이다.
도 1을 참조하면, 전력 반도체 소자(10)는 반도체층(100), 드레인 전극(200) 및 소오스 전극(300)을 포함하는 전력 모스펫(power MOSFET)구조를 포함할 수 있다. 게이트 전극은 반도체 층(100) 내부에 형성될 수 있으며, 절연층(130)에 의해 게이트 영역(120)과 다른 영역들(예를 들어, 드리프트 영역(140) 등)이 전기적으로 분리될 수 있다.
반도체층(100)은 하나 또는 복수의 반도체 물질층을 의미할 수 있다. 예를 들어, 반도체층(100)은 도핑된 실리콘 카바이드(silicon carbide, SiC) 기판층 또는 에피택셜층(epitaxial layer)을 포함할 수 있으며, 상기 기판층 또는 에피택셜층이 다층 구조로 형성될 수 있다.
실리콘 카바이드(SiC)는 실리콘에 비해 넓은 밴드 갭을 가질 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(110)으로 이용한 전력 반도체 소자(10)는 실리콘을 이용한 경우에 비해 높은 항복 전압을 가지면서도 우수한 열방출 특성을 갖고, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.
드레인 전극(200)은 반도체 층(100)의 하부에 형성될 수 있다. 소오스 전극(300)은 반도체 층(100)의 상부에 형성될 수 있다. 드레인 전극(200) 및 소오스 전극(300)은 도체를 포함할 수 있으며, 상기 도체는 예시적으로 폴리 실리콘 또는 금속을 포함할 수 있다.
복수의 소오스 전극들(300)은 각각의 단위 반도체 셀 별로 반복적으로 형성될 수 있으며, 금속층(미도시)에 의해 복수의 소오스 전극들(300)이 접속될 수 있다.
복수의 단위 반도체 셀들은 X축 방향으로 반복 배열될 수 있고, 단위 반도체 셀들의 집합이 전력 반도체 소자(10)일 수 있다.
반도체 층(100)은 연장 영역(110a), 게이트 영역(120), 절연층(130), 드리프트 영역(140) 및 기판 영역(150) 등을 포함할 수 있다. 연장 영역(110a)은 반도체 층(100)에 포함되는 웰 영역의 일부일 수 있으며 웰 영역의 구조는 도 2를 통해 자세히 설명될 것이다.
연장 영역(110a)은 제1 도전형의 불순물로 도핑될 수 있다. 제1 도전형은 드리프트 영역(120)과 다른 도전형일 수 있으며, 예시적으로 연장 영역(110a)은 P형 불순물로 도핑된 영역일 수 있다.
웰 영역 및 웰 영역에 포함되는 연장 영역(110a)은 반도체 층(100)의 일면으로부터 반도체 층(100)의 내부에 제1 깊이만큼 리세스된 영역에 위치할 수 있다.
연장 영역(110a)은 게이트 영역(120)의 하부면을 따라 웰 영역으로부터 신장되는 영역일 수 있다. 웰 영역 및 연장 영역(110a)의 형상에 따라 반도체 층(100) 내부에 형성되는 채널 영역들의 형상이 달라질 수 있다. 채널 영역들의 형상은 도 4a 내지 4c를 통해 자세히 설명될 것이다.
게이트 영역(120)은 반도체 층(100)의 내부에 제2 깊이만큼 리세스 되고, 웰 영역을 둘러싸도록 형성될 수 있다.
게이트 영역(120)은 금속 또는 실리콘과 같은 도체를 포함할 수 있다. 게이트 영역(120)에 인가되는 동작 전압에 의해 반도체 층(100)의 내부에 채널 영역들이 형성될 수 있다. 일 실시예에 따르면, 채널 영역들은 웰 영역 및 연장 영역(110a) 내에 형성될 수 있다. 구체적으로, 채널 영역들은 웰 영역과 게이트 영역(120)이 접하는 영역에 형성될 수 있다.
절연층(130)은 게이트 영역(120)을 인접한 다른 영역(예를 들어, 웰 영역(110))과 전기적으로 분리할 수 있다. 절연층(130)은 예시적으로 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
일 실시예에 따르면, 절연층(130)의 두께는 모든 영역에서 균일하게 형성될 수 있다. 다른 실시예에 따르면, 게이트 영역(120) 하부의 전계를 낮추기 위해 게이트 영역(120)의 하부에 인접하는 절연층(130)의 두께가 게이트 영역(120)의 측벽 상에 형성된 절연층(130) 두께보다 두꺼울 수 있다. 게이트 영역(120)의 측벽은 게이트 영역(120)의 측면 중 웰 영역과 접하는 영역을 의미할 수 있다.
드리프트 영역(140)은 게이트 영역(120)의 적어도 일부와 접하도록 반도체 층(100) 내에 형성될 수 있다. 드리프트 영역(140)은 반도체 층(100)의 일면을 향해 연장되는 돌출 영역을 포함할 수 있다. 드리프트 영역(140)은 게이트 영역(120)의 하부면과 접하고, 돌출 영역은 게이트 영역(120) 및 웰 영역의 측면과 접할 수 있다.
드리프트 영역(140)은 제2 도전형으로 도핑된 영역일 수 있다. 일 실시예에 따르면 제2 도전형은 N형 불순물로 도핑되는 것을 의미할 수 있다.
기판 영역(150)은 드리프트 영역(140)의 하부에 형성될 수 있다. 기판 영역(150)은 드리프트 영역(140)과 같은 도전형의 불순물로 도핑될 수 있다. 예를 들어, 드리프트 영역(140)이 제2 도전형인 경우, 기판 영역(150)도 제2 도전형으로 도핑될 수 있다. 또한, 기판 영역(150)은 드리프트 영역(140)보다 고농도 불순물로 도핑될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자(10)를 제1 절단선(A-A')을 따라 절단한 단면(20)을 도시한 것이다.
전력 반도체 소자(10)의 단면(20)은 Y축 방향(Z-X평면)에서 바라본 형상일 수 있다.
도 2를 통해 콘택 영역(110b), 소오스 영역(110c), 게이트 영역(120), 절연층(130) 및 돌출 영역(140a)의 형상이 도시된다. 또한, 소오스 영역(110c), 게이트 영역(120), 및 돌출 영역(140a)에 오버랩 되는 소오스 전극(300)이 함께 도시될 수 있다.
본 발명의 일 실시예에 따른 게이트 영역(120)은 콘택 영역(110b) 및 소오스 영역(110c)을 포함하는 웰 영역을 둘러싸도록 형성될 수 있다.
일 실시예에 따르면, 웰 영역은 직사각형 단면 형상을 가질 수 있다. 게이트 영역(120)은 직사각형 웰 영역과 적어도 3개의 면에서 접할 수 있다. 웰 영역의 상부에 콘택 영역(110b) 및 소오스 영역(110c)이 형성될 수 있다.
게이트 영역(120)이 웰 영역과 적어도 3개의 면에서 접하도록 형성됨에 따라 반도체 소자(10)의 동작 시, 둘 이상의 채널 영역들이 형성될 수 있다.
돌출 영역(140a)은 게이트 영역(120)과 웰 영역 사이에 위치할 수 있다. 일 실시예에 따르면, 소오스 영역(110c)으로부터 돌출 영역(140a)으로 연장되는 채널 영역이 형성될 수 있다.
소오스 영역(110c)으로부터 돌출 영역(140a)으로 연장되는 채널 영역은 수평 채널일 수 있다. 수평 채널의 길이는 웰 영역의 형상에 따라 달라질 수 있다. 일 실시예에 따르면, 상기 수평 채널은 X 축에 대해 평행하는 방향으로 연장되는 채널을 의미할 수 있다.
소오스 전극(300)이 돌출 영역(140a)과 오버랩됨에 따라 소오스 전극(300)과 돌출 영역(140a)간에 쇼트키 접합이 형성될 수 있다. 쇼트키 접합은 금속과 반도체 물질 간 접합을 의미할 수 있다.
쇼트키 접합을 갖는 소자는 금속의 일함수 및 반도체 물질의 전자 친화력 차이에 의해 정류성 특징을 가질 수 있다.
구체적으로, 금속과 반도체 물질이 접합하면 금속과 반도체 물질 사이의 전자 또는 정공의 흐름을 막는 정류성 장벽(쇼트키 장벽)이 형성될 수 있다. 정류성 장벽에 의해 금속과 반도체 물질이 접합된 소자는 단방향의 전기 전도성을 가지게 되어 다이오드로 동작할 수 있다.
따라서, 소오스 전극(300)과 돌출 영역(140a)이 접합된 영역에 쇼트키 배리어 다이오드(Schottky barrier diode)가 형성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자(10)를 제2 절단선(B-B')을 따라 절단한 단면(30)을 도시한 것이다.
도 3을 통해 반도체 층(100), 드레인 전극(200) 및 소오스 전극(300)의 위치 관계가 도시된다.
도 3에 도시되는 전력 반도체 소자의 단면(30)은 Z축 방향(X-Y 평면)에서 바라본 단면일 수 있다.
전력 반도체 소자(10)는 복수의 단위 반도체 셀들을 포함하고, 상기 복수의 단위 반도체 셀들이 X축과 평행한 방향으로 반복적으로 배열될 수 있다.
반도체 층(100)은 도 1에서 설명한 바와 같이 웰 영역(110), 게이트 영역(120), 절연층(130), 드리프트 영역(140) 및 기판 영역(150)을 포함할 수 있다.
웰 영역(110)은 게이트 영역(120)의 하부면에 대하여, 수평 방향(X 축에 평행한 방향)으로 연장되는 연장 영역(110a), 웰 영역(110)의 상부에 형성되고, 소오스 전극(300)과 접하는 콘택 영역(110b) 및 웰 영역(110)의 상부에 형성되고, 소오스 전극(300)과 접하는 소오스 영역(110c)을 포함할 수 있다.
연장 영역(110a)은 웰 영역(110)과 동일한 제1 도전형을 가질 수 있다. 연장 영역(110a)이 게이트 영역(120)의 하부에 형성됨에 따라 게이트 영역(120)에 인가된 동작 전압에 의한 채널 형성 시, 게이트 영역(120) 영역 하부에 수평 방향(X 축에 평행한 방향)으로 연장되는 연장 채널이 형성될 수 있다.
상기 연장 채널은 소오스 영역(110c)으로부터 게이트 영역(120)의 측면을 따라 수직 방향(Y축에 평행한 방향)으로 형성되는 수직 채널과 연결되는 채널일 수 있다. 수직 채널 및 연장 채널이 형성됨에 따라 수직 방향 채널만 형성되는 경우 보다 채널 밀도가 향상될 수 있다.
연장 영역(110a)에 의해 게이트 영역(120)의 하부가 드리프트 영역(150)과 반대 도전형(예를 들어, 제1 도전형)으로 쉴딩될 수 있다. 연장 영역(110a)에 의해 게이트 영역(120)이 쉴딩됨으로써 게이트 영역(120) 하단에 집중된 전계로 인한 항복 전압의 감소를 완화시킬 수 있다.
게이트 영역(120)에 동작 전압이 인가되지 않을 때, 게이트 영역(120)의 하부 모서리 영역에 전계가 집중될 수 있다. 전계가 집중되는 게이트 영역(120)의 하부 모서리에 제1 도전형으로 도핑된 연장 영역(110a)을 형성함으로써 전계를 분산시킬 수 있다.
연장 영역(110a)에 의한 전계 분산으로 인해 반도체 소자(10)가 비 동작 상태일 때(스위치 오프 상태) 드레인 전극(200)에 고전압이 인가 되더라도 반도체 소자(10)의 파손이 방지될 수 있다.
콘택 영역(110b)은 웰 영역(110)과 동일한 도전형으로 도핑될 수 있다. 일 실시예에 따르면, 콘택 영역(110b) 및 웰 영역(110)은 제1 도전형으로 도핑될 수 있다.
콘택 영역(110b)의 도핑 농도는 웰 영역(110)의 도핑 농도보다 높을 수 있다. 콘택 영역(110b)이 웰 영역(110)보다 고농도로 도핑됨에 따라 소오스 전극(300)과 콘택 영역(110b)간의 접촉 저항이 감소될 수 있다.
소오스 영역(110c)은 웰 영역(110)과 다른 도전형으로 도핑될 수 있다. 일 실시예에 따르면, 소오스 영역(110c)은 제2 도전형으로 도핑될 수 있다. 소오스 영역(110c)은 드리프트 영역(140)보다 고농도로 도핑될 수 있다.
드리프트 영역(140)은 웰 영역(110) 및 게이트 영역(120) 사이에 위치하는 돌출 영역(140a)을 포함할 수 있다. 일 실시예에 따르면, 돌출 영역(140a)은 웰 영역(110) 및 게이트 영역(120)에 의해 정의되는 영역일 수 있다. 돌출 영역(140a)은 드리프트 영역(140)으로부터 반도체 층(100)의 일면을 향해 수직 방향(Y 축에 평행한 방향)으로 연장되는 영역일 수 있다.
전력 반도체 소자(10)의 동작 시, 게이트 영역(120)에 동작 전압이 인가될 수 있다. 동작 전압이 인가되는 경우, 게이트 영역(120)과 인접하는 웰 영역(110)내에 채널 영역들이 형성될 수 있다. 채널 영역들을 통해 소오스 영역(110c)의 전자가 드리프트 영역(140)을 거쳐 기판 영역(150)으로 이동할 수 있다. 전력 반도체 소자(10)는 게이트 영역(120)에 인가하는 전압을 조절함으로써 소오스 전극(300)과 드레인 전극(200)사이의 전자 이동을 조절할 수 있다.
웰 영역(110)의 측면을 따라 형성되는 채널 영역에 의해 소오스 영역(110c)으로부터 돌출 영역(140a)으로 전자가 이동할 수 있다. 소오스 영역(110c)으로부터 돌출 영역(140a)으로 연장되는 채널 영역은 수평 방향(X 축에 평행한 방향)으로 전자가 이동하도록 구성되는 채널일 수 있다. 소오스 영역(110c)으로부터 돌출 영역(140a)으로 연장되는 채널 영역을 제1 채널 영역이라고 할 수 있다.
또한, 게이트 영역(120)의 측면 및 하부면에 접하는 웰 영역(110) 및 연장 영역(110a)을 따라 채널 영역이 형성될 수 있다. 게이트 영역(120)의 측면에 접하는 웰 영역(110) 및 게이트 영역(120)의 하부면에 접하는 연장 영역(110a)을 따라 형성되는 채널 영역을 제2 채널 영역이라고 할 수 있다.
소오스 영역(110c)으로부터 게이트 영역(120)의 측면에 접하는 웰 영역(110) 및 연장 영역(110a)을 따라 형성되는 제2 채널 영역은 수직 방향(Y 축에 평행한 방향)으로 전자가 이동하는 수직 채널 및 수평 방향(X 축에 평행한 방향)으로 전자가 이동하는 연장 채널을 모두 포함할 수 있다.
게이트 영역(120)과 웰 영역(110)이 적어도 세개의 면에서 접함에 따라 적어도 세개의 채널 영역이 형성될 수 있다.
반도체 층(100)의 일면에 대하여, 웰 영역(110)이 형성되는 깊이를 제1 깊이라고 할 수 있다. 또한, 반도체 층(100)의 일면에 대하여, 게이트 영역(120)이 형성되는 깊이를 제2 깊이라고 할 수 있다.
웰 영역(110)은 반도체 층(100)을 제1 도전형 불순물로 제1 깊이만큼 도핑함으로써 반도체 층(100) 내부에 형성될 수 있다. 게이트 영역(120)은 웰 영역(110)이 형성된 반도체 층(100)을 제2 깊이만큼 리세스한 영역에 형성될 수 있다.
일 실시예에 따르면, 상기 제1 깊이는 상기 제2 깊이보다 깊을 수 있다. 웰 영역(110)이 게이트 영역(120)보다 깊이 형성됨에 따라 웰 영역(110)의 일부가 게이트 영역(120)의 하부면을 따라 수평 방향으로 신장되도록 형성될 수 있다. 상기 게이트 영역(120)의 하부로 신장되는 웰 영역(110)을 연장 영역(110a)이라고 할 수 있다.
소오스 전극(300)은 콘택 영역(110b, 소오스 영역(110c) 및 돌출 영역(140a)에 오버랩 될 수 있다.
소오스 전극(300)이 돌출 영역(140a)에 오버랩 되도록 연장됨에 따라 전력 반도체 소자(10)의 소오스 전극(300)과 드레인 전극(200) 사이에 쇼트키 배리어 다이오드(SBD)가 형성될 수 있다.
실시예에 따르면, 소오스 전극(300), 소오스 영역(110c), 웰 영역(110), 게이트 영역(120), 드리프트 영역(140), 기판 영역(150) 및 드레인 전극(200)이 하나의 전력 모스펫으로 동작하고, 소오스 전극(300) 및 돌출 영역(140a)이 금속과 실리콘 간 접합을 갖는 쇼트키 배리어 다이오드(SBD)로 동작할 수 있다.
상기 전력 모스펫과 쇼트키 배리어 다이오드(SBD)는 전기적으로 접속될 수 있으며, 소오스 전극(300)과 드레인 전극(200)에 인가되는 전압에 따라 전력 반도체 소자(10)에 흐르는 전하의 흐름을 제어할 수 있다.
쇼트키 배리어 다이오드(SBD)를 포함하는 전력 반도체 소자(10)의 동작 방법은 구체적으로 다음과 같을 수 있다.
전력 반도체 소자(10)의 구동 시, 게이트 영역(120)에 동작 전압이 인가될 수 있다. 게이트 영역(120)에 동작 전압이 인가되면, 소오스 영역(100c)으로부터 돌출 영역(140a)으로 연장되는 제1 채널 영역 및 소오스 영역(100c)으로부터 게이트 영역(120)의 측면으로 연장되고, 게이트 영역(120)의 하부면에 접하는 연장 영역(110a)을 따라 형성되는 제2 채널 영역이 형성될 수 있다.
소오스 전극(300)및 드레인 전극(200)에 전압이 인가되면 제1 채널 영역 및 제2 채널 영역을 통해 전하가 이동할 수 있다. 실시예에 따르면, 드리프트 영역(140)이 제2 도전형을 갖는 불순물(예를 들어, N형 불순물)로 도핑된 경우, 소오스 전극(300)에 상대적으로 낮은 전압이 인가되고, 드레인 전극(200)에 더 높은 전압이 인가될 수 있다.
채널 영역들이 형성됨에 따라 소오스 영역(110c)으로부터 돌출 영역(140a) 및 드리프트 영역(140)으로 전하가 이동할 수 있다. 이때, 드리프트 영역(140)이 제2 도전형을 갖는 불순물(예를 들어, N형 불순물)로 도핑된 경우, 전하를 이동시키는 캐리어는 전자일 수 있다.
소오스 영역(110c)으로부터 돌출 영역(140a) 및 드리프트 영역(140)으로 전자가 이동하는 경우, 드레인 전극(200)으로부터 소오스 전극(300)으로 전류가 흐를 수 있다. 이때 흐르는 전류를 MOSFET 순방향 전류라고 할 수 있다. 또한, MOSFET 순방향 전류가 흐를 때, 소오스 전극(300) 및 드레인 전극(200)에 인가되는 전압을 MOSFET 순방향 바이어스 전압이라고 할 수 있다.
MOSFET 순방향 바이어스 전압이 인가되는 경우, 쇼트키 배리어 다이오드(SBD)로 전류가 흐르지 않거나, 매우 적은 양의 전류가 흐를 수 있다.
드리프트 영역(140)이 제2 도전형을 갖는 불순물(예를 들어, N형 불순물)로 도핑된 전력 반도체 소자(10)가 동작하는 도중, 소오스 전극(300)에 상대적으로 높은 전압이 인가되고, 드레인 전극(200)에 상대적으로 낮은 전압이 인가될 수 있다. 이때, 소오스 전극(300) 및 드레인 전극(200)에 인가되는 전압을 MOSFET 역방향 바이어스 전압이라고 할 수 있다.
쇼트키 배리어 다이오드(SBD)가 형성되지 않는 경우, MOSFET 역방향 바이어스 전압에 의해 전력 모스펫 내부의 PN 접합(예를 들어, 웰 영역(110)과 드리프트 영역(140)간 접합)으로 형성되는 다이오드를 통해 전류가 흐를 수 있다. PN 접합 다이오드를 통해 전류가 흐르는 경우, 전력 반도체 소자(10)의 퇴화가 발생하고 소자 신뢰성이 저하될 수 있다.
쇼트키 배리어 다이오드(SBD)가 형성되는 경우, MOSFET 역방향 바이어스 전압이 인가되면, 쇼트키 배리어 다이오드(SBD) 측으로 전류가 유도될 수 있다.
다시말해, 소오스 전극(300)에 상대적으로 높은 전압이 인가되고, 드레인 전극(200)에 더 낮은 전압이 인가되면, 전력 모스펫보다 쇼트키 배리어 다이오드(SBD) 측의 전류 흐름이 원활해지는 바, 전력 모스펫이 아닌 쇼트키 배리어 다이오드(SBD) 측으로 전류가 흐르게 되어 전력 반도체 소자(10)의 퇴화를 방지할 수 있다.
실시예에 따르면, 소오스 전극(300)에 상대적으로 높은 전압이 인가되고, 드레인 전극(200)에 더 낮은 전압이 인가될 때, 소오스 전극(300) 및 드레인 전극(200)에 인가되는 전압을 쇼트키 다이오드 순방향 전압이라고 할 수 있다.
다시말해, 쇼트키 다이오드 순방향 전압은 MOSFET 역방향 바이어스 전압일 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자(10)는 소오스 전극(300)을 돌출 영역(140a)에 오버랩 시켜 쇼트키 배리어 다이오드(SBD)를 형성함으로써 전력 반도체 소자(10)의 크기를 증가시키지 않고도 MOSFET 역방향 바이어스 전압에 의한 전력 반도체 소자(10)의 특성 저하를 방지할 수 있다.
또한, 쇼트키 배리어 다이오드(SBD)의 경우, 전압 변화에 대한 역회복 시간(다이오드에 인가되는 전압의 방향이 변경될 경우, 전류 흐름을 변경하는데 걸리는 시간)이 짧아 전력 반도체 소자(10)의 스위칭 특징을 향상시킬 수 있다.
뿐만 아니라, 쇼트키 배리어 다이오드(SBD)는 동일한 전압이 인가될 때 PN 접합 다이오드보다 낮은 전압 강하 값을 가질 수 있다.
따라서, 본 발명의 일 실시예에 따른 전력 반도체 소자(10)는 쇼트키 배리어 다이오드(SBD)를 포함함으로써 쇼트키 배리어 다이오드(SBD)를 포함하지 않는 소자에 비해 전력 소모가 감소될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 전력 반도체 소자(10)를 제3 절단선(C-C')을 따라 절단한 단면(40a)을 도시한 것이다.
도 4b는 본 발명의 일 실시예에 따른 전력 반도체 소자(10)를 제4 절단선(D-D')을 따라 절단한 단면(40b)을 도시한 것이다.
도 4c는 본 발명의 일 실시예에 따른 전력 반도체 소자(10)를 제5 절단선(E-E')을 따라 절단한 단면(40c)을 도시한 것이다.
도 4d는 본 발명의 일 실시예에 따른 전력 반도체 소자(10)를 제6 절단선(F-F')을 따라 절단한 단면(40d)을 도시한 것이다.
이하, 도 4a 내지 4c를 참조하여 게이트 영역(120)에 동작 전압이 인가된 경우, 전력 반도체 소자(10) 내부에 형성되는 채널 영역들을 구체적으로 설명한다.
또한, 도 4d를 참조하여, 소오스 전극(300)과 돌출 영역(140a) 사이에 형성되는 쇼트키 배리어 다이오드(SBD)를 구체적으로 설명한다.
도 4a를 통해 웰 영역(110)의 측면을 따라 수평 방향(X 축에 평행한 방향)으로 형성되는 제1 채널 영역(C1)의 단면이 도시된다. 제1 채널 영역(C1)은 소오스 영역(110c)과 돌출 영역(110a) 사이에 형성되는 수평 채널(X축에 평행한 방향으로 연장되는 채널)을 포함할 수 있다.
제1 채널 영역(C1)의 X축 방향 길이는 웰 영역(110)의 형상에 따라 결정될 수 있다. 또한 제1 채널 영역(C1)의 Y축 방향 길이는 게이트 영역(120)이 형성되는 깊이(제2 깊이)에 따라 결정될 수 있다.
도 4b를 통해 웰 영역(110)의 다른 측면을 따라 형성되는 제2 채널 영역의 수직 채널(C2V)이 도시된다. 제2 채널 영역의 수직 채널(C2V)은 소오스 영역(110c)으로부터 웰 영역(110)의 하부면 사이에 형성될 수 있다. 제2 채널 영역의 수직 채널(C2V)은 게이트 영역(120)의 측면을 따라 연장되도록 형성될 수 있다.
일 실시예에 따르면, 제2 채널 영역이 포함하는 수직 채널(C2V)의 수직 방향(Y축에 평행한 방향) 길이는 게이트 영역(120)의 수직 방향(Y축에 평행한 방향) 길이에 따라 결정될 수 있다.
도 4c를 통해 제2 채널 영역이 포함하는 연장 채널(C2L)의 단면이 도시된다.
제2 채널 영역의 연장 채널(C2L)은 게이트 영역(120)의 하부면을 따라 수평 방향(X축에 평행한 방향)으로 연장되는 채널일 수 있다.
일 실시예에 따르면 제2 채널 영역이 포함하는 연장 채널(C2L)의 수평 방향(X축에 평행한 방향) 길이는 연장 영역(110a)의 수평 방향(X 축에 평행한 방향)길이에 따라 결정될 수 있다.
본원 발명의 일 실시예에 따른 전력 반도체 소자(10)는 게이트 영역(120)이 웰 영역과 적어도 3면에서 접하고, 게이트 영역(120)과 웰 영역이 접하는 영역에 제1 채널 영역(C1) 및 제2 채널 영역(C2V, C2L)들이 형성됨으로써 게이트 영역(120)에 동작 전압 인가 시, 전자 이동이 용이해질 수 있다.
특히, 본원 발명의 전력 반도체 소자(10)는 수직 채널만을 포함하는 트랜치형 게이트 구조와 비교하여 제1 채널 영역(C1)을 더 포함함으로써, 제1 채널 영역(C1)으로 전자들이 분산되어 전채 채널 영역의 저항이 감소될 수 있다.
또한, 제2 채널 영역이 포함하는 연장 채널(C2L)은 게이트 영역(120)에 구동 전압이 인가되는 경우, 전자가 이동하는 채널로 동작하여 전자의 이동을 원활하게 하고, 구동 전압이 인가되지 않는 경우, 게이트 영역(120)하단에 집중되는 전계를 분산시킴으로써 전력 반도체 소자(10)의 항복 전압을 향상 시킬 수 있다.
도 4d를 통해 소오스 전극(300)과 돌출 영역(140a)이 접함으로써 형성되는 쇼트키 배리어 다이오드(SBD)의 단면이 도시된다.
일 실시예에 따르면 소오스 전극(300)이 포함하는 금속의 종류에 따라 쇼트키 배리어 다이오드의 특성이 결정될 수 있다. 또한, 돌출 영역(140a)의 도핑 농도, 돌출 영역(140a)이 도핑된 불순물의 도전형 등에 따라 쇼트키 배리어 다이오드의 특성이 결정될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 제1 절단선(A-A')을 따라 절단한 단면(50)을 도시한 것이다.
본 발명의 다른 실시예에 따른 전력 반도체 소자의 단면(50)은 Y축 방향(Z-X평면)에서 바라본 형상일 수 있다.
도 5를 통해 콘택 영역(510b), 소오스 영역(510c), 게이트 영역(520), 절연층(530), 돌출 영역(540a) 및 소오스 전극(300)의 배치 형상이 도시된다.
본 발명의 다른 실시예에 따른 게이트 영역(520)은 웰 영역을 둘러싸도록 형성될 수 있다.
다른 실시예에 따르면, 웰 영역은 사다리꼴 단면 형상을 가질 수 있다. 게이트 영역(520)은 사다리꼴 웰 영역과 적어도 3개의 면에서 접할 수 있다.
다른 실시예에 따르면, 콘택 영역(510b) 및 소오스 영역(510c)의 형상은 웰 영역의 형상에 따라 결정될 수 있다.
게이트 영역(520)이 웰 영역과 적어도 3개의 면에서 접하도록 형성됨에 따라 반도체 소자(10)의 동작 시, 둘 이상의 채널 영역들이 형성될 수 있다.
돌출 영역(540a)은 게이트 영역(520)과 웰 영역 사이에 위치할 수 있다. 일 실시예에 따르면, 돌출 영역(540a)과 소오스 영역(510c) 사이에 채널 영역이 형성될 수 있다.
돌출 영역(540a)과 소오스 영역(510c) 사이에 형성되는 채널 영역은 제1 채널 영역일 수 있다. 제1 채널 영역의 길이는 웰 영역의 형상에 따라 달라질 수 있다.
본 발명의 다른 실시예에 따르면, 웰 영역들의 수평 방향(X축에 평행한 방향) 길이가 동일한 경우, 사다리꼴 웰 영역에 형성되는 제1 채널 영역의 길이가 직사각형 웰 영역(예를 들어, 도 2의 웰 영역)의 웰 영역에 형성되는 제1 채널 영역의 길이보다 길 수 있다. 제1 채널 영역의 길이를 조절함으로써, 소오스 전극과 드레인 전극 간의 전하 이동을 조절하고, 전력 반도체 소자(10) 내부의 전류 밀도를 조절할 수 있다.
또한, 소오스 전극(300)이 돌출 영역(540a), 콘택 영역(510b) 및 소오스 영역(510c)에 오버랩되도록 형성되고, 돌출 영역(540a)과 접하는 소오스 전극(300)에 의해 쇼트키 배리어 다이오드가 형성될 수 있다.
도 6은 본 발명의 또다른 실시예에 따른 전력 반도체 소자를 제1 절단선(A-A')을 따라 절단한 단면(60)을 도시한 것이다.
본 발명의 또 다른 실시예에 따른 게이트 영역(620)은 콘택 영역(610b) 및 소오스 영역(610c)을 포함하는 웰 영역을 둘러싸도록 형성될 수 있다.
또 다른 실시예에 따르면, 웰 영역은 원형 단면 형상을 가질 수 있다. 게이트 영역(620)은 원형 웰 영역을 둘러싸도록 형성될 수 있다.
콘택 영역(610b) 및 소오스 영역(610c)의 형상은 웰 영역의 형상에 따라 결정될 수 있다.
일 실시예에 따르면, 돌출 영역(640a)과 소오스 영역(610c) 사이에 채널 영역이 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 웰 영역들의 수평 방향(X축에 평행한 방향) 길이가 동일한 경우, 원형 웰 영역의 측면에 형성되는 제1 채널 영역의 길이가 직사각형 웰 영역(예를 들어, 도 2의 웰 영역)에 형성되는 제1 채널 영역의 길이보다 길 수 있다.
제1 채널 영역의 길이가 길어지는 경우, 제1 채널 영역의 길이가 짧은 경우 보다 채널 저항이 커질 수 있다. 제1 채널 영역의 저항이 커지는 경우, 제1 채널 영역으로 이동하는 전자들이 감소하고, 제2 채널 영역으로 이동하는 전자들이 많아질 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자는 웰 영역의 단면 형상에 따라 제1 채널 영역의 길이를 조절함으로써 제1 채널 영역 또는 제2 채널 영역으로 이동하는 전자들의 양을 제어할 수 있다.
또한, 소오스 전극(300)이 돌출 영역(640a), 콘택 영역(610b) 및 소오스 영역(610c)에 오버랩되도록 형성되고, 돌출 영역(640a)과 접하는 소오스 전극(300)에 의해 쇼트키 배리어 다이오드가 형성될 수 있다.
도 7a 내지 7f 는 본 발명의 일 실시예에 따른 전력 반도체 소자를 제조하는 방법을 도시한 것이다.
도 7a에 따르면, 기판 영역(150)의 상부에 드리프트 영역(140)을 형성할 수 있다. 기판 영역(150)은 제2 도전형을 갖는 불순물로 도핑된 실리콘 카바이드 기판을 포합할 수 있다.
드리프트 영역(140)은 예시적으로 에피텍셜 층일 수 있다. 드리프트 영역(140)은 제2 도전형을 갖는 불순물로 도핑될 수 있으며, 기판 영역(150)보다 높은 농도로 도핑될 수 있다.
도 7b에서 드리프트 영역(140)에 제1 도전형을 갖는 불순물로 도핑된 웰 도핑 영역(111)을 형성하는 과정이 도시된다. 웰 도핑 영역(111)이 형성되는 깊이에 따라 웰 영역(110)이 형성되는 깊이가 결정될 수 있다.
또한, 웰 도핑 영역(111)이 형성되는 X축 방향의 길이에 따라 웰 영역(110)의 측면을 따라 형성되는 제1 채널 영역의 길이가 결정될 수 있다.
웰 도핑 영역(111)은 예시적으로, 이온 임플란트 공정을 통해 형성될 수 있다.
도 7c에서 웰 도핑 영역(111)의 상부에 콘택 영역(110b) 및 소오스 도핑 영역(111c)을 형성하는 과정이 도시된다. 콘택 영역(110b)은 웰 도핑 영역(111)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 콘택 영역(110b)은 웰 도핑 영역(111)보다 높은 농도로 도핑될 수 있다.
소오스 도핑 영역(111c)은 웰 도핑 영역(111)과 상이한 도전형을 갖는 불순물로 도핑될 수 있다.
콘택 영역(110b) 및 소오스 도핑 영역(111c)은 각각 이온 임플란트 공정을 통해 형성될 수 있다.
웰 도핑 영역(111)의 측면에 접하고, 드리프트 영역(140)으로부터 돌출되는 영역을 돌출 영역(140a)이라고 할 수 있다.
도 7d 및 7e에서, 드리프트 영역(140), 웰 도핑 영역(111) 및 소오스 도핑 영역(111c)의 일부를 식각하고, 절연막(130) 및 게이트 영역(120)을 형성하는 과정이 도시된다.
드리프트 영역(140), 웰 도핑 영역(111) 및 소오스 도핑 영역(111c)은 에칭 공정을 통해 식각될 수 있다. 드리프트 영역(140), 웰 도핑 영역(111) 및 소오스 도핑 영역(111c)이 식각되는 깊이에 기초하여 게이트 영역(120)이 형성되는 깊이가 결정될 수 있다.
에칭 공정 이후, 증착 공정을 통해 절연막(130) 및 게이트 영역(120)을 형성할 수 있다. 절연막(130)은 예시적으로 실리콘 산화막 등을 포함할 수 있다.
돌출 영역(140a)은 에칭 공정을 통해 식각되지 않는 영역일 수 있다.
도 7f에서, 소오스 전극(300) 및 드레인 전극(200)을 형성하는 과정이 도시된다.
소오스 전극(300) 및 드레인 전극(200)은 금속 또는 실리콘 등 도체 물질을 포함할 수 있으며, 소오스 전극(300) 및 드레인 전극(200)은 증착 공정을 통해 형성될 수 있다.
소오스 전극(300)을 형성할 때, 절연막(130)의 일부를 에칭 공정 등에 기초하여 제거할 수 있으며, 소오스 전극(300)이 소오스 영역(110c), 콘택 영역(110b) 및 돌출 영역(140a)에 접할 수 있도록 절연막(130)의 일부를 제거할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (18)

  1. 반도체층;
    상기 반도체층 내부에 위치하고 제1 도전형을 갖는 웰 영역;
    상기 웰 영역 상에 위치하고, 제 2 도전형을 갖는 소오스 영역;
    상기 웰 영역의 측면에 접하고, 상기 웰 영역을 둘러싸는 게이트 영역;
    상기 웰 영역 및 상기 게이트 영역의 바닥면에 접하고 상기 제2 도전형을 갖는 드리프트 영역; 및
    상기 웰 영역 상에 위치하고, 상기 제 1 도전형을 갖는 콘택 영역을 포함하고,
    상기 드리프트 영역은 상기 웰 영역의 다른 측면과 접하는 돌출 영역을 포함하고,
    상기 소오스 영역, 상기 콘택 영역 및 상기 돌출 영역에 각각 접하는 소오스 전극을 포함하는 전력 반도체 소자.
  2. 제1 항에 있어서,
    상기 게이트 영역과 상기 웰 영역이 접하는 영역에 위치하는 제1 채널 영역 및 제2 채널 영역을 더 포함하고,
    상기 제1 채널 영역은 상기 소오스 영역으로부터 상기 돌출 영역을 향해 연장되는 수평 채널을 포함하고,
    상기 제2 채널 영역은 상기 소오스 영역으로부터 상기 게이트 영역의 측면 따라 연장되는 수직 채널을 포함하는 전력 반도체 소자.
  3. 제1 항에 있어서,
    상기 소오스 전극과 상기 돌출 영역 사이에 쇼트키 배리어 다이오드가 형성되는 전력 반도체 소자.
  4. 제1 항에 있어서,
    상기 소오스 영역의 도핑 농도는 상기 드리프트 영역의 도핑 농도보다 높은 전력 반도체 소자.
  5. 제1 항에 있어서,
    상기 콘택 영역의 도핑 농도는 상기 웰 영역의 도핑 농도보다 높은 전력 반도체 소자.
  6. 제1 항에 있어서,
    상기 드리프트 영역 하부에 위치하고, 상기 제2 도전형을 갖는 기판 영역; 및
    상기 기판 영역의 하부에 위치하고, 상기 기판 영역과 접하는 드레인 전극을 더 포함하고,
    상기 기판 영역의 도핑 농도는 상기 드리프트 영역의 도핑 농도보다 높은 전력 반도체 소자.
  7. 제1 항에 있어서,
    상기 게이트 영역은 상기 웰 영역과 적어도 3개의 면에서 접하는 전력 반도체 소자.
  8. 제1 항에 있어서,
    상기 웰 영역은 상기 반도체층의 일면으로부터 제1 깊이에 위치하고,
    상기 게이트 영역은 상기 반도체층의 상기 일면으로부터 제2 깊이에 위치하고,
    상기 제1 깊이는 상기 제2 깊이보다 깊고,
    상기 웰 영역은 상기 게이트 영역의 바닥면을 따라 신장되는 연장 영역을 포함하는 전력 반도체 소자.
  9. 제8 항에 있어서,
    상기 게이트 영역과 상기 웰 영역이 접하는 영역에 위치하는 제2 채널 영역을 더 포함하고,
    상기 제2 채널 영역은 상기 소오스 영역으로부터 상기 게이트 영역의 측면 따라 연장되는 수직 채널 및 상기 연장 영역 상에 위치하고 상기 게이트 영역의 바닥면을 따라 연장되는 연장 채널을 포함하는 전력 반도체 소자.
  10. 반도체층에 제2 도전형을 갖는 드리프트 영역을 형성하는 단계;
    상기 반도체층의 일면으로부터 제1 깊이에 위치하고, 제1 도전형을 갖는 웰 영역을 형성하는 단계;
    상기 웰 영역과 접하는 돌출 영역을 형성하는 단계;
    상기 웰 영역 상에 상기 제 2 도전형을 갖는 소오스 영역을 형성하는 단계;
    상기 웰 영역 상에 상기 제 1 도전형을 갖는 콘택 영역을 형성하는 단계;
    상기 반도체층 및 상기 웰 영역을 제2 깊이만큼 리세스하고, 상기 웰 영역의 측면에 접하고, 상기 웰 영역을 둘러싸는 게이트 영역을 형성하는 단계; 및
    상기 소오스 영역, 상기 콘택 영역 및 상기 돌출 영역에 각각 접하는 소오스 전극을 형성하는 단계를 포함하는 전력 반도체 소자의 제조 방법.
  11. 제10 항에 있어서,
    상기 소오스 전극과 상기 돌출 영역 사이에 쇼트키 배리어 다이오드가 형성되는 전력 반도체 소자의 제조 방법.
  12. 제10 항에 있어서,
    상기 제1 깊이는 상기 제2 깊이보다 깊은 전력 반도체 소자의 제조 방법.
  13. 제10 항에 있어서,
    상기 게이트 영역은 상기 웰 영역과 적어도 3개의 면에서 접하도록 형성되는 전력 반도체 소자의 제조 방법.
  14. 제10 항에 있어서,
    상기 콘택 영역은 상기 웰 영역 보다 높은 도핑 농도로 도핑되는 전력 반도체 소자의 제조 방법.
  15. 제10 항에 있어서,
    상기 소오스 영역은 상기 드리프트 영역 보다 높은 도핑 농도로 도핑되는 전력 반도체 소자의 제조 방법.
  16. 제10 항에 있어서,
    상기 게이트 영역과 상기 웰 영역이 접하는 영역에 제1 채널 영역 및 제2 채널 영역이 형성되고,
    상기 제1 채널 영역은 상기 소오스 영역으로부터 상기 돌출 영역을 향해 연장되는 수평 채널을 포함하고,
    상기 제2 채널 영역은 상기 소오스 영역으로부터 상기 게이트 영역의 측면을 따라 연장되는 수직 채널을 포함하는 전력 반도체 소자의 제조 방법.
  17. 제16 항에 있어서,
    상기 게이트 영역을 형성하는 단계는
    상기 웰 영역이 상기 게이트 영역의 바닥면을 따라 신장되는 연장 영역을 포함하도록 상기 웰 영역을 상기 제2 깊이만큼 리세스하는 전력 반도체 소자의 제조 방법.
  18. 제17 항에 있어서,
    상기 제2 채널 영역은 상기 게이트 영역의 바닥면을 따라 연장되는 연장 채널을 포함하는 전력 반도체 소자의 제조 방법.
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