KR20190094968A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

Info

Publication number
KR20190094968A
KR20190094968A KR1020180014705A KR20180014705A KR20190094968A KR 20190094968 A KR20190094968 A KR 20190094968A KR 1020180014705 A KR1020180014705 A KR 1020180014705A KR 20180014705 A KR20180014705 A KR 20180014705A KR 20190094968 A KR20190094968 A KR 20190094968A
Authority
KR
South Korea
Prior art keywords
read
voltage
memory
memory block
memory device
Prior art date
Application number
KR1020180014705A
Other languages
English (en)
Inventor
김도현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180014705A priority Critical patent/KR20190094968A/ko
Priority to US16/120,915 priority patent/US20190243734A1/en
Priority to CN201811135638.0A priority patent/CN110119244A/zh
Publication of KR20190094968A publication Critical patent/KR20190094968A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
    • G06F11/2094—Redundant storage or storage space
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/805—Real-time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/82—Solving problems relating to consistency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G06F2212/1036—Life time enhancement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7204—Capacity control, e.g. partitioning, end-of-life degradation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

메모리 컨트롤러는 호스트로부터의 요청에 따라 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치의 리드 동작이 성공한 이후에, 상기 리드 동작의 대상으로 선택된 메모리 블록의 진행성 불량 여부를 결정하도록 구성된다.

Description

메모리 컨트롤러 및 그 동작 방법 {MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 한편, 메모리 컨트롤러는 호스트로부터의 요청에 따라 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 신뢰성이 향상된 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는 호스트로부터의 요청에 따라 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치의 리드 동작이 성공한 이후에, 상기 리드 동작의 대상으로 선택된 메모리 블록의 진행성 불량 여부를 결정하도록 구성된다.
일 실시 예에서, 상기 메모리 컨트롤러는 리드 동작 시 사용한 리드 전압에 기초하여 상기 선택된 메모리 블록의 진행성 불량 여부를 결정할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 리드 리트라이 방식으로 리드 동작을 수행하도록 상기 반도체 메모리 장치의 동작을 제어할 수 있다. 상기 메모리 컨트롤러는 상기 리드 동작이 성공한 경우에 사용된 리드 전압 세트가 임계 전압에 대응하는 경우, 상기 선택된 메모리 블록을 진행성 불량인 것으로 결정할 수 있다.
일 실시 예에서, 상기 리드 동작이 성공한 경우에 사용된 리드 전압 세트가 임계 리드 전압에 대응하는 경우, 상기 메모리 컨트롤러는 상기 선택된 메모리 블록에 저장된 유효 데이터를 다른 메모리 블록으로 이동 시키도록 상기 반도체 메모리 장치를 제어할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 상기 선택된 메모리 블록을 가비지 컬렉션의 희생 블록(victim block)으로 결정할 수 있다. 또한, 상기 메모리 컨트롤러는 상기 가비지 컬렉션 동작에 의해 상기 선택된 메모리 블록에 저장된 유효 데이터가 다른 메모리 블록으로 이동하도록 상기 반도체 메모리 장치의 동작을 제어할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 문턱 전압 구간별 메모리 셀의 개수를 카운트하여 최적 리드 전압을 계산하고, 계산된 최적 리드 전압에 기초하여 리드 동작을 수행하도록 상기 반도체 메모리 장치의 동작을 제어할 수 있다. 상기 최적 리드 전압이 임계 전압에 대응하는 경우, 상기 메모리 컨트롤러는 상기 선택된 메모리 블록을 진행성 불량인 것으로 결정할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 상기 계산된 최적 리드 전압이 상기 임계 전압으로부터 미리 결정된 범위값 내에 있는 경우 상기 선택된 메모리 블록을 진행성 불량인 것으로 결정할 수 있다.
본 발명의 다른 실시 예에 따라, 반도체 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은, 호스트로부터 리드 커맨드를 수신하는 단계, 상기 리드 커맨드에 대응하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계 및 상기 리드 커맨드에 대응하는 리드 동작이 성공한 경우, 리드 동작 시 사용한 리드 전압에 기초하여 상기 리드 커맨드에 대응하는 메모리 블록의 진행성 불량 여부를 결정하는 단계를 포함한다.
일 실시 예에서, 상기 리드 커맨드에 대응하는 메모리 블록의 진행성 불량 여부를 결정하는 단계는, 리드 동작 시 시용한 상기 리드 전압을 미리 결정된 임계 전압과 비교하는 단계 및 상기 리드 전압이 상기 임계 전압에 대응하는 경우, 상기 메모리 블록을 진행성 불량으로 결정하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 리드 전압이 상기 임계 전압에 대응하는 경우, 상기 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동하는 단계는, 상기 메모리 블록을 희생 블록(victim block)으로 결정하는 단계 및 상기 희생 블록에 대한 가비지 컬렉션 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 리드 커맨드에 대응하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계에서는, 리드 리트라이 테이블에 기초하여 리드 동작을 수행하도록 상기 반도체 메모리를 제어할 수 있다.
일 실시 예에서, 상기 임계 전압은 상기 리드 리트라이 테이블의 마지막 리드 리트라이 스텝에 대응하는 리드 전압을 포함할 수 있다.
일 실시 예에서, 상기 리드 커맨드에 대응하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계는, 복수의 센싱 전압을 이용하여, 선택된 어드레스에 대응하는 메모리 셀들의 문턱 전압을 센싱하도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 문턱 전압 센싱 결과에 기초하여, 복수의 전압 구간에 대응하는 문턱 전압을 갖는 메모리 셀들의 개수를 검출하는 단계, 메모리 셀의 개수가 가장 적은 전압 구간에 대응하는 전압을 리드 전압으로 결정하는 단계 및 상기 결정된 리드 전압에 기초하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함할 수 있다.
일 실시 예에서, 리드 동작 시 시용한 상기 리드 전압을 미리 결정된 임계 전압과 비교하는 단계에서는, 상기 결정된 리드 전압이 상기 임계 전압으로부터 미리 결정된 범위값 내에 있는지 여부를 판단할 수 있다.
일 실시 예에서, 상기 결정된 리드 전압이 상기 임계 전압으로부터 미리 결정된 범위값 내에 있는 경우, 상기 메모리 블록을 진행성 불량으로 결정할 수 있다.
본 발명의 실시 예에 따르면 신뢰성이 향상된 메모리 컨트롤러 및 그 동작 방법을 제공한다.
도 1은 메모리 시스템의 일 예를 보여주는 블록도이다.
도 2는 도 1의 메모리 컨트롤러(1100)를 나타내는 블록도이다.
도 3은 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 6은 도 4의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 7은 도 3의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 9a, 도 9b 및 도 9c는 리드 리트라이 전압을 설명하기 위한 도면이다.
도 10은 리드 리트라이 테이블을 예시적으로 나타내는 도면이다.
도 11은 리드 리트라이 동작을 예시적으로 나타내는 순서도이다.
도 12는 도 8에 도시된 진행성 불량 여부를 결정하는 상세한 구성을 나타내는 순서도이다.
도 13은 도 8의 단계(S120)의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 도 13을 통해 설명한 리드 전압 결정 방법을 나타내는 순서도이다.
도 15는 도 13 및 도 14의 최적 전압 계산 방식에 의해 산출된 최적 리드 전압이 임계 전압에 대응하는지 여부를 판단하는 단계를 설명하기 위한 도면이다.
도 16은 도 1의 메모리 시스템의 다른 실시 예(1000)를 보여주는 블록도이다.
도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 메모리 시스템의 일 예를 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 메모리 컨트롤러(1100)의 제어에 따라 동작한다. 보다 구체적으로, 반도체 메모리 장치(100)는 메모리 컨트롤러(1100)로부터의 기입 요청에 응답하여 메모리 셀 어레이(110)에 데이터를 기입한다. 메모리 컨트롤러(1100)로부터 기입 요청으로서 기입 커맨드, 어드레스 및 데이터가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들에 데이터를 기입한다.
메모리 컨트롤러(1100)로부터의 읽기 요청에 응답하여, 반도체 메모리 장치(100)는 읽기 동작을 수행한다. 메모리 컨트롤러(1100)로부터 읽기 요청으로서 읽기 커맨드 및 어드레스가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들의 데이터를 읽고, 읽어진 데이터를 메모리 컨트롤러(1100)로 출력한다.
반도체 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
메모리 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(300) 사이에 연결된다. 메모리 컨트롤러(1100)는 호스트(300)와 반도체 메모리 장치(100)를 인터페이싱하도록 구성된다. 메모리 컨트롤러(1100)는 호스트(300)의 제어에 따라 반도체 메모리 장치(100)에 기입 요청을 전송하거나 읽기 요청을 전송할 수 있다.
도 2는 도 1의 메모리 컨트롤러(1100)를 나타내는 블록도이다. 도 2를 참조하면, 메모리 컨트롤러(1100)는 램(210), 제어부(220) 및 에러 정정 코드 회로(230)를 포함한다.
램(random access memory; RAM)(210)은 제어부(220)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 램(210)이 워크 메모리로 사용되는 경우에, 제어부(220)에 의해서 처리되는 데이터가 임시 저장될 수 있다. 램(210)이 버퍼 메모리로 사용되는 경우에는, 호스트(미도시)에서 반도체 메모리 장치(100)로 또는 반도체 메모리 장치(100)에서 호스트(미도시)로 전송될 데이터를 버퍼링 하는데 사용될 수 있다. 램(210)이 캐시 메모리로 사용되는 경우에는 저속의 반도체 메모리 장치(100)가 고속으로 동작하도록 할 수 있다.
제어부(220)는 반도체 메모리 장치(100)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 제어부(220)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
제어부(220)는 플래시 변환 계층(flash translation layer, FTL)(미도시)을 통해 호스트가 제공한 논리 주소를 물리 주소로 변환할 수 있다. 구체적으로, 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 주소를 입력 받아, 물리 주소로 변환시킬 수 있다. 여기서 논리 주소는 논리 블록 어드레스일 수 있고, 물리 주소는 물리 페이지 넘버일 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
에러 정정 코드 회로(230)는 프로그램 할 데이터에 대한 에러 정정 코드(Error Correction Code; ECC)인 패리티를 생성한다. 또한 에러 정정 코드 회로(230)는 센싱된 페이지 데이터에 대해 패리티를 이용하여 오류를 정정할 수 있다.
다양한 실시 예에서, 에러 정정 코드 회로(230)는 프로그램 할 데이터를 복수개의 저장 단위(chunk)로 구분하여 각 단위 데이터에 대한 패리티를 생성할 수 있다. 또는 에러 정정 코드 회로(230)는 프로그램 할 데이터 전체에 대한 패리티를 생성할 수도 있다.
프로그램 동작 시, 에러 정정 코드 회로(230)가 패리티를 생성하여 패리티(parity) 비트가 부가된 쓰기 데이터를 생성하여 제어부(220)로 전달하면, 제어부(220)는 반도체 메모리 장치(100)로 프로그램 커맨드, 쓰기 데이터 및 물리 주소를 전달한다.
읽기 동작 시, 반도체 메모리 장치(100)는 리드 커맨드에 응답하여, 선택된 물리 주소의 페이지로부터 페이지 데이터를 읽고, 읽어진 페이지 데이터를 메모리 컨트롤러(1100)에 전송한다.
에러 정정 코드 회로(230)는 제어부(220)의 제어에 응답하여 페이지 데이터에 에러가 포함되는지 여부를 판별한다. 예를 들면, 에러 정정 코드 회로(230)는 패리티를 사용하여 에러를 정정할 수 있다. 에러 정정 코드 회로(230)는 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trelliscoded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
일반적으로, 패리티의 비트 수가 증가할수록 정정 가능한 에러 비트 수가 증가한다. 따라서, 더 많은 패리티 비트 수를 포함하는 페이지 데이터에 대해서는 더 많은 오류 비트를 정정할 수 있다. 페이지 데이터에 설정된 개수 이상의 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 설정된 개수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다.
디코드의 성공은 해당 리드 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 리드 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 메모리 컨트롤러(1100)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
도 3은 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 5 및 도 6을 참조하여 더 상세히 설명된다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 5에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 5에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 4의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6을 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 6의 메모리 블록(BLKb)은 도 5의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 7은 도 3의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 4 내지 도 6에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 7에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 8은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 호스트(300)로부터 리드 커맨드를 수신하는 단계(S110), 최적 리드 전압을 산출하여, 반도체 메모리 장치(100)의 리드 동작을 제어하는 단계(S120), 리드 동작이 성공하였는지 여부를 판단하는 단계(S130), 리드 동작이 성공하지 않은 경우, 리드 실패 결정을 하는 단계(S140), 및 리드 동작이 성공한 경우, 리드 동작시 사용한 리드 전압에 기초하여, 메모리 블록의 진행성 불량 여부를 결정하는 단계(S150)를 포함한다.
단계(S110)에서, 메모리 컨트롤러(1100)는 호스트(300)로부터 리드 커맨드를 수신한다. 보다 구체적으로, 호스트(300)는 필요로 하는 데이터의 논리 어드레스와 함께 리드 커맨드를 호스트(300)로 전달할 수 있다.
단계(S120)에서, 메모리 컨트롤러(1100)는 수신한 리드 커맨드에 따라 리드 동작을 수행하도록 반도체 메모리 장치(100)의 리드 동작을 제어할 수 있다. 이 과정에서, 메모리 컨트롤러(1100)는 최적 리드 전압을 산출하여 반도체 메모리 장치(100)로 전달할 수 있고, 반도체 메모리 장치(100)는 산출된 최적 리드 전압에 기초하여 리드 동작을 수행할 수 있다.
단계(S120)에서 수행되는 최적 리드 전압의 산출은 다양한 방식으로 수행될 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 리드 리트라이 테이블을 참조하여, 순차적으로 리드 전압을 변경하면서 최적 리드 전압을 산출할 수 있다. 다른 예에서, 메모리 컨트롤러(1100)는 복수의 센싱 전압을 통해 메모리 셀들의 문턱 전압을 센싱하고, 복수의 전압 구간에 대응하는 문턱 전압을 갖는 메모리 셀들의 개수에 기초하여 최적 리드 전압을 산출할 수도 있다. 단계(S120)에서 최적 리드 전압을 산출하는 방식의 예시들에 대해서는 도면을 참조하여 후술하기로 한다.
단계(S120)의 수행 결과, 단계(S130)에서는 반도체 메모리 장치(100)의 리드 동작이 성공하였는지 여부를 판단한다. 최적 리드 전압을 산출하여 리드 동작을 수행하였음에도 불구하고 반도체 메모리 장치(100)가 최종적으로 리드 동작을 성공하지 못한 경우, 리드 실패 결정(S140)을 한다. 이는 수정할 수 없는 ECC에 의해서도 수정할 수 없는 에러(uncorrectable by Error Correction Code: UECC)를 나타낼 수 있다. 이 경우 최종적으로 호스트로부터의 리드 커맨드에 대응하는 데이터를 판독할 수 없게 된다.
한편, 최적 리드 전압을 산출하여 리드 동작을 수행한 결과 리드 동작이 성공한 경우, 리드된 데이터는 호스트(300)로 전달될 것이다. 한편 이에 더하여, 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의하면, 리드 동작이 성공한 경우, 리드 동작 시 사용한 리드 전압에 기초하여, 리드된 데이터를 저장하고 있는 메모리 블록의 진행성 불량 여부를 결정한다(S150).
반도체 메모리 장치는 제조가 완료되면, 메모리 소자의 제조 상태, 퍼포먼스, 신뢰성 등을 확인하기 위해 테스트 공정을 수행한다. 초기 테스트 공정에서 불량이 발생한 메모리 블록은 초기 불량 블록으로 결정된다. 한편, 반도체 메모리 장치가 테스트 공정을 통과하더라도, 추후 사용 과정에서 결함이나 불량이 발생할 수 있다. 사용 과정에서 발생하는 결함이나 불량을 진행성 불량 또는 진행성 결함이라고 한다. 진행성 불량은 공정 상의 결함에 의해서도 발생할 수 있고, 데이터의 기입/소거 횟수가 반복됨에 따라 발생할 수도 있다. 예를 들어, 데이터의 기입/소거 횟수가 반복됨에 따라 메모리 셀들의 문턱 전압 분포가 악화되며, 데이터 리드가 점점 어렵게 된다. 일정 정도 수준까지는 몇몇 메모리 셀들의 데이터가 잘못 리드된 경우에 도 2의 에러 정정 코드 회로(230)에 의해 데이터를 정정할 수 있다. 그러나, 에러 정정 코드 회로(230)에 의해서도 데이터를 정정할 수 없을 정도로 메모리 셀들의 문턱 전압 분포가 악화되면 해당 메모리 블록을 더 이상 사용할 수 없게 될 것이다. 이러한 메모리 블록을 진행성 불량인 메모리 블록으로 결정하게 된다.
통상적인 경우 리드 동작을 최종적으로 실패한 경우 해당 메모리 블록이 진행성 불량인 메모리 블록으로 결정하게 된다. 진행성 불량인 것으로 판정된 메모리 블록은 이후 더 이상 사용되지 않는다. 다만 이 경우, 리드 실패에 따라, 해당 메모리 블록에 저장되어 있는 데이터는 복구할 수 없다. 결과적으로 메모리 시스템의 신뢰성 있는 동작을 보장할 수 없게 된다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법에 의하면, 최적 리드 전압을 산출하여 리드 동작이 성공한 경우에, 리드 동작 시 사용한 리드 전압이 임계 전압에 대응되는지 여부를 판단한다. 리드 동작 시 사용한 리드 전압이 임계 전압에 대응하는 경우, 해당 메모리 블록의 사용 수명이 거의 다 한 것으로 판단하여, 해당 메모리 블록을 진행성 불량인 것으로 판단한다. 한편, 해당 메모리 블록에 저장되어 있던 데이터들은 다른 메모리 블록으로 이동시킨다. 이에 따라 사용 연한에 다다른 메모리 블록을 선제적으로 진행성 불량으로 결정하며, 메모리 블록 내에 저장되어 있는 데이터도 미리 다른 메모리 블록으로 이동시킬 수 있다. 결과적으로, 메모리 시스템의 신뢰성 있는 동작을 보장할 수 있다.
도 8에 도시된 단계(S150)의 보다 상세한 구성에 대해서는 도 12를 참조하여 후술하기로 한다.
도 9a, 도 9b 및 도 9c는 리드 리트라이 전압을 설명하기 위한 도면이다.
리드 리트라이(Read Retry)는, 특정 리드 전압 세트를 이용하여 리드 동작을 수행할 때, 리드 전압 세트를 변경해 가면서 리드 동작을 반복하는 방법을 의미한다. 이를 위해, 메모리 컨트롤러(1100)는 리드 리트라이 테이블(Read Retry Table)을 참조한다. 리드 리트라이 테이블은 초기에 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 저장되어 있을 수 있다. 메모리 셀 어레이(110)에 저장되어 있는 리드 리트라이 테이블은, 메모리 시스템(1000)이 구동될 때 메모리 컨트롤러(1100)의 램(210)에 로딩될 수 있다. 메모리 컨트롤러(1100)는 램(210)에 로딩된 리드 리트라이 테이블에 기초하여, 리드 동작 시 사용될 리드 전압을 결정한다. 결정된 리드 전압은 Set Parameter 동작을 통해 반도체 메모리 장치(100)로 전달될 수 있다. 반도체 메모리 장치(100)는 메모리 컨트롤러(1100)로부터 전달된 리드 전압 값을 레지스터에 저장하여 리드 동작 시 사용한다.
리드 동작의 결과 리드된 데이터가 메모리 컨트롤러(1100)로 전달되면, 에러 정정 코드 회로(230)에 의해 오류를 정정한다. 에러 정정 코드 회로(230)에 의해 오류가 정정되면, 리드 동작이 성공한 것으로서 정정된 데이터가 메모리 컨트롤러(1100)에서 호스트(300)로 전달될 것이다. 에러 정정 코드 회로(230)에 의한 에러 정정에 실패하는 경우, 메모리 컨트롤러(1100)는 리드 리트라이 테이블을 참조하여, 리드 전압을 변경한다. 이 경우, Set Parameter 동작을 통해 반도체 메모리 장치(100)의 레지스터에 저장된 리드 전압값이 변경될 것이다. 반도체 메모리 장치(100)는 변경된 리드 전압을 통해 리드 동작을 수행한다. 리드 동작의 결과 리드된 데이터는 메모리 컨트롤러(1100)로 전달되어 에러 정정 코드 회로(230)에 의해 에러 정정 동작이 수행될 것이다. 위와 같은 과정이 반복되어, 리드 동작이 성공할 때까지 리드 전압값이 변경되면서 리드 동작이 수행될 것이다.
도 9a를 참조하면, 리드 동작의 대상을 선택된 메모리 블록의 문턱 전압 분포가 도시되어 있다. 특히, 도 9a에서는 상태가 양호한 메모리 블록의 문턱 전압 분포가 도시되어 있다. 도 9a의 예시에서는 메모리 셀 어레이에 포함되는 복수의 메모리 셀들이 각각 2 비트의 데이터를 저장하는 멀티-레벨 셀(MLC)의 문턱 전압 분포가 도시되어 있다.
도 9a에 도시된 바와 같이, 제1 리드 전압 세트(Vr11, Vr21, Vr31)에 의해 리드 동작을 수행한다. 메모리 블록의 문턱 전압 분포가 양호하므로, 도 9a에 도시된 제1 리드 전압 세트(Vr11, Vr21, Vr31)에 의해 리드 동작이 성공하게 될 것이다.
도 9b를 참조하면, 프로그램/소거가 일정 횟수 반복된 경우의 메모리 블록의 문턱 전압 분포가 도시되어 있다. 예를 들어, 도 9b는 프로그램/소거를 100회 정도 수행한 메모리 블록의 문턱전압 분포를 나타낼 수 있다. 메모리 블록에 대해 프로그램 동작 및 소거 동작을 반복하는 경우, 전압 스트레스로 인해 메모리 셀들의 전하 저장 특성이 변화한다. 이에 따라 해당 메모리 블록의 전체적인 문턱 전압 분포도 변경될 수 있다. 도 9b에 도시된 문턱 전압 분포에 의하면, 도 9a에서 적용된 제1 리드 전압 세트(Vr11, Vr21, Vr31)를 통해 리드 동작을 수행하는 경우 에러 정정에 실패할 수 있다. 따라서 이 경우 제2 리드 전압 세트(Vr12, Vr22, Vr32)를 통해 리드 동작을 수행한다.
메모리 컨트롤러(1100)의 관점에서, 도 9b에 도시된 문턱 전압 분포에 따른 메모리 블록의 리드 동작 시, 메모리 컨트롤러는 제1 리드 전압 세트(Vr11, Vr21, Vr31)를 이용하여 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 제1 리드 전압 세트(Vr11, Vr21, Vr31)에 따른 리드 결과 에러 정정에 실패하는 경우, 메모리 컨트롤러(1100)는 리드 리트라이 테이블을 참조하여 제2 리드 전압 세트(Vr12, Vr22, Vr32)로 리드 전압을 변경할 것이다. 제2 리드 전압 세트(Vr12, Vr22, Vr32)에 따라 반도체 메모리 장치(100)가 리드 동작을 수행한 결과, 에러 정정에 성공할 것이며 최종적으로 리드 동작에 성공하게 될 것이다.
도 9c를 참조하면, 프로그램/소거가 더욱 반복된 경우의 메모리 블록의 문턱 전압 분포가 도시되어 있다. 예를 들어, 도 9c는 프로그램/소거를 500회 정도 수행한 메모리 블록의 문턱전압 분포를 나타낼 수 있다. 도 9c에 도시된 문턱 전압 분포에 의하면, 도 9a에서 적용된 제1 리드 전압 세트(Vr11, Vr21, Vr31) 또는 도 9b에서 적용된 제2 리드 전압 세트(Vr12, Vr22, Vr32)를 통해 리드 동작을 수행하는 경우 에러 정정에 실패할 수 있다. 따라서 이 경우 제3 리드 전압 세트(Vr13, Vr23, Vr33)를 통해 리드 동작을 수행한다.
메모리 컨트롤러(1100)의 관점에서, 도 9c에 도시된 문턱 전압 분포에 따른 메모리 블록의 리드 동작 시, 메모리 컨트롤러는 먼저 제1 리드 전압 세트(Vr11, Vr21, Vr31)를 이용하여 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 제1 리드 전압 세트(Vr11, Vr21, Vr31)에 따른 리드 결과 에러 정정에 실패하는 경우, 메모리 컨트롤러(1100)는 리드 리트라이 테이블을 참조하여 제2 리드 전압 세트(Vr12, Vr22, Vr32)로 리드 전압을 변경할 것이다. 제2 리드 전압 세트(Vr12, Vr22, Vr32)에 따른 리드 결과 에러 정정에 실패하는 경우, 메모리 컨트롤러(1100)는 리드 리트라이 테이블을 참조하여 제3 리드 전압 세트(Vr13, Vr23, Vr33)로 리드 전압을 변경할 것이다. 제3 리드 전압 세트(Vr13, Vr23, Vr33)에 따라 반도체 메모리 장치(100)가 리드 동작을 수행한 결과, 에러 정정에 성공할 것이며 최종적으로 리드 동작에 성공하게 될 것이다.
도 10은 리드 리트라이 테이블을 예시적으로 나타내는 도면이다.
도 10을 참조하면, 각 리드 리트라이 스텝에 따라 적용되는 리드 전압 세트들이 도시되어 있다. 도 10의 실시 예에 따르면, 멀티-레벨 셀(MLC)들에 대한 리드 동작시 사용되는 리드 전압 세트들이 도시되어 있다. 그러나 이는 한 예이며, 싱글-레벨 셀(SLC), 트리플-레벨 셀(TLC) 또는 다른 다양한 비트의 데이터를 저장하는 메모리 셀들에 대해서도 도 10과 유사하게 리드 리트라이 테이블이 구성될 수 있다.
제1 리드 리트라이 스텝(STEP 1)에서, 반도체 메모리 장치(100)는 제1 리드 전압 세트(Vr11, Vr21, Vr31)에 따라 리드 동작을 수행하게 된다. 보다 구체적으로, 메모리 컨트롤러(1100)는 제1 리드 전압 세트(Vr11, Vr21, Vr31)에 따라 리드 동작을 수행하도록 반도체 메모리 장치(100)의 동작을 제어한다.
제1 리드 전압 세트(Vr11, Vr21, Vr31)에 따라 리드 동작을 수행한 결과 에러 정정에 실패하면, 메모리 컨트롤러(1100)는 리드 리트라이 테이블을 참조하여, 제2 리드 리트라이 스텝(STEP 2)에 적용되는 제2 리드 전압 세트(Vr12, Vr22, Vr32)를 반도체 메모리 장치(100)로 전달한다.
제2 리드 전압 세트(Vr12, Vr22, Vr32)에 따라 리드 동작을 수행한 결과 에러 정정에 실패하면, 메모리 컨트롤러(1100)는 리드 리트라이 테이블을 참조하여, 제3 리드 리트라이 스텝(STEP 3)에 적용되는 제3 리드 전압 세트(Vr13, Vr23, Vr33)를 반도체 메모리 장치(100)로 전달한다.
위와 같은 단계들은 변경된 리드 전압 세트에 따라 리드 동작을 수행한 결과 에러 정정에 성공할 때까지 반복될 것이다. 그러나, 리드 리트라이 테이블에 의해 정의된 모든 리드 리트라이 스텝에 대하여 리드 동작을 수행하였음에도 불구하고 에러 정정에 실패하는 경우에는 리드 실패로 결정될 것이다.
한편, 도 10에 정의된 리드 리트라이 테이블은 K번째의 리드 리트라이 스텝을 정의하고 있다. 제K 리드 리트라이 스텝(STEP K)에 의해 리드 동작을 수행한 결과 에러 정정에 성공한 경우, 해당 메모리 블록이 사용 연한에 다다랐음을 의미할 수 있다. 리드 리트라이 테이블에 의해 정의된 K 개의 리드 리트라이 스텝을 모두 적용한 결과 가까스로 에러 정정에 성공하였기 때문이다. 즉, 제K 리드 리트라이 스텝(STEP K)에 의해 리드 동작을 수행한 결과 에러 정정에 성공한 경우, 리드 동작은 성공하였으나 해당 메모리 블록에 저장된 데이터들은 곧 판독 불가능한 상황에 도달할 수 있음을 의미할 수 있다.
이에 따라, 제K 리드 리트라이 스텝(STEP K)에 의해 리드 동작을 수행한 결과 에러 정정에 성공한 경우에는, 해당 메모리 블록을 진행성 불량인 것으로 결정할 수 있다.
즉, 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의하면, 리드 리트라이에 기초한 리드 동작 시, 리드 동작에 사용된 리드 전압이 리드 리트라이 테이블의 마지막 스텝에 대응하는 리드 전압일 경우 해당 메모리 블록을 진행성 불량인 것으로 결정하고, 저장된 데이터를 다른 메모리 블록으로 이동시킬 수 있다. 이에 따라 실제로 메모리 블록에 저장된 데이터를 판독할 수 없는 상황에 이르기 전에 선제적으로 진행성 불량을 결정함으로써, 저장된 데이터를 보호할 수 있다. 결과적으로 메모리 시스템(1000)의 동작 신뢰성이 향상될 수 있다.
상술한 예시에서는 제K 리드 리트라이 스텝(STEP K)에 의해 리드 동작을 수행한 결과 에러 정정에 성공한 경우에만 해당 메모리 블록을 진행성 불량인 것으로 결정하는 것으로 설명하였다. 그러나, 도 10의 의해 음영 처리된 것과 같이, 제K 리드 리트라이 스텝(STEP K) 뿐만 아니라 제(K-1) 리드 리트라이 스텝(STEP (K-1))에 의해 리드 동작을 수행한 결과 에러 정정에 성공한 경우에도 해당 메모리 블록이 진행성 불량인 것으로 결정할 수도 있다.
도 10에는 두 개의 리드 리트라이 스텝에 대하여만 메모리 블록이 진행성 불량인 것으로 결정하는 실시 예가 도시되어 있으나, 세 개 또는 그 이상의 리드 리트라이 스텝에 대해서도 메모리 블록이 진행성 불량인 것으로 결정할 수 있다.
예를 들어, 세 개의 리드 리트라이 스텝에 대해 메모리 블록이 진행성 불량인 것으로 결정할 수 있다. 이 경우에는, 에러 정정에 성공한 리드 리트라이 스텝이 제(K-2) 내지 제K 리드 리트라이 스텝(STEP (K-2) ~ STEP K) 중 어느 하나에 속하는 경우, 리드 동작 성공 후 해당 메모리 블록을 진행성 불량인 것으로 결정하여, 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시킬 수 있다.
도 11은 리드 리트라이 동작을 예시적으로 나타내는 순서도이다. 도 8에 도시된 단계(S120)는 도 11에 도시된 순서도에 의해 구성될 수 있다.
단계(S210)에서, 현재 설정되어 있는 리드 전압에 기초하여, 리드 커맨드에 대응하는 물리 주소의 데이터가 센싱된다. 예를 들어, 도 10에 도시된 제1 리드 전압 세트(Vr11, Vr21, Vr31)에 의해, 리드 커맨드에 대응하는 물리 주소의 데이터를 센싱한다.
센싱된 데이터는 메모리 컨트롤러(1100)의 에러 정정 코드 회로(230)로 전달된다. 에러 정정 코드 회로(230)에 의해, 센싱된 데이터에 대한 에러 정정 동작을 수행한다(S220). 이후, 에러 정정이 성공하였는지 여부를 판단한다(S230).
에러 정정이 성공한 경우에는 리드 동작이 최종적으로 성공한 것으로 결정(S270)하고, 리드 리트라이에 따른 리드 동작이 종료될 것이다.
에러 정정이 실패한 경우, 메모리 컨트롤러(1100)는 리드 리트라이 테이블을 참조한다. 먼저 진행 가능한 리드 리트라이 스텝이 존재하는지 여부를 판단한다(S250). 이전 리드 동작에서 제1 리드 전압 세트(Vr11, Vr21, Vr31)를 사용하였으므로, 진행 가능한 제2 리드 리트라이 스텝(STEP 2)이 존재한다. 이 경우 리드 리트라이 테이블에 기초하여 리드 전압을 변경한다(S280). 이에 따라 리드 전압이 제2 리드 전압 세트(Vr12, Vr22, Vr32)로 변경된다. 이후 변경된 리드 전압에 따라 리드 동작 및 에러 정정 동작이 수행될 것이다. 위와 같은 과정이 반복되어 리드 리트라이 스텝들이 진행될 것이다.
단계(S250)에서 진행 가능한 리드 리트라이 스텝이 존재하지 않는 경우 단계(S260)로 진행한다. 도 10의 예시에서, 제K 리드 리트라이 스텝(STEP K)에 따른 제K 리드 전압 세트(Vr1K, Vr2K, Vr3K)를 통해 센싱된 데이터에 대해 에러 정정에 실패한 경우, 더 이상 변경할 리드 전압이 존재하지 않으므로 단계(S260)로 진행하여 리드 동작이 최종적으로 실패한 것으로 결정하게 될 것이다.
도 12는 도 8에 도시된 진행성 불량 여부를 결정하는 상세한 구성을 나타내는 순서도이다. 도 12를 참조하면, 도 8에 도시된 단계(S150)의 예시적인 실시 예가 도시되어 있다.
도 12를 참조하면, 단계(S310)에서 리드 동작 시 사용한 리드 전압을 미리 결정된 임계 전압과 비교한다. 상기 임계 전압은 메모리 블록이 사용 연한에 다다른 경우에 전형적으로 나타내는 문턱 전압 분포에 대응한 리드 전압일 수 있다. 예를 들어, 상기 임계 전압은 도 10의 제K 리드 전압 세트(Vr1K, Vr2K, Vr3K) 또는 제(K-1) 리드 전압 세트(Vr1(K-1), Vr2(K-1), Vr3(K-1))에 대응할 수 있다.
단계(S320)에서, 리드 동작 시 사용한 리드 전압이 임계 전압에 대응하는지 여부를 판단한다. 예를 들어, 도 10의 예시에서, 리드 동작 시 사용한 리드 전압이 제K 리드 전압 세트(Vr1K, Vr2K, Vr3K) 또는 제(K-1) 리드 전압 세트(Vr1(K-1), Vr2(K-1), Vr3(K-1))인 경우, 임계 전압에 대응할 것이다. 이 경우, 제K 또는 제(K-1) 리드 리트라이 스텝을 통해 리드 동작이 성공한 것이므로, 해당 메모리 블록에 대하여 선제적으로 진행성 불량으로 판단할 필요가 있을 것이다.
리드 동작 시 사용한 리드 전압이 임계 전압에 대응하지 않는 경우에, 해당 메모리 블록이 진행성 불량이 아닌 것으로 보아 단계(S150)를 종료한다.
리드 동작 시 사용한 리드 전압이 임계 전압에 대응하는 경우, 리드 동작 대상으로 선택된 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동한다(S330). 단계(S330)는 다양한 방식으로 수행될 수 있다. 예를 들어, 해당 메모리 블록을 가비지 컬렉션(Garbage Collection)의 희생 블록(Victim block)으로 결정할 수 있다. 이에 따라 가비지 컬렉션이 수행되어 해당 메모리 블록의 유효 데이터가 다른 메모리 블록으로 이동할 수 있다. 다른 예에서, 리드 커맨드를 생성하여 해당 메모리 블록의 전체 유효 데이터를 리드하고, 프로그램 커맨드를 생성하여 리드된 데이터를 다른 메모리 블록에 기입하도록 할 수 있다.
선택된 메모리 블록에 저장된 데이터를 이동한 이후에, 선택된 메모리 블록을 진행성 블록으로 결정한다(S340). 단계(S340)에 의해, 해당 메모리 블록은 이후에 더 이상 사용되지 않을 수 있다.
도 13은 도 8의 단계(S120)의 다른 실시 예를 설명하기 위한 도면이다. 전술한 바와 같이, 도 8의 단계(S120)는 도 11에 도시된 리드 리트라이 방법에 의해 수행될 수도 있으나, 도 13에 도시된 최적 전압 계산 방식에 의해 수행될 수도 있다.
제i 프로그램 상태(Pi)와 제(i+1) 프로그램 상태(Pi+1) 사이의 최적 리드 전압을 결정하기 위해, 복수의 전압들(Vra, Vrb, Vrc, Vrd)을 순차적으로 이용할 수 있다. 복수의 전압들(Vra, Vrb, Vrc, Vrd)을 인가함에 따라, 각각의 문턱 전압 구간에 존재하는 메모리 셀들의 개수를 계산할 수 있다.
예를 들어, 문턱 전압이 구간(Vra~Vrb)에 속하는 메모리 셀들의 개수는 아래와 같은 방식으로 계산할 수 있다. 전압(Vra)을 인가하였을 때 턴-오프 되는 메모리 셀의 개수는 도 13에서 전압(Vra)의 오른쪽에 분포하는 메모리 셀의 개수와 동일하고, 턴-온 되는 메모리 셀의 개수는 전압(Vra)의 왼쪽에 분포하는 메모리 셀의 개수와 동일하다. 또한, 전압(Vrb)을 인가하였을 때 턴-오프 되는 메모리 셀의 개수는 도 13에서 전압(Vrb)의 오른쪽에 분포하는 메모리 셀의 개수와 동일하고, 턴-온 되는 메모리 셀의 개수는 전압(Vrb)의 왼쪽에 분포하는 메모리 셀의 개수와 동일하다.
이에 따라, 전압(Vra)을 인가하였을 때 턴-오프 되는 메모리 셀의 개수에서, 전압(Vrb)을 인가하였을 때 턴-오프 되는 메모리 셀의 개수를 빼면 구간(Vra~Vrb)에 속하는 메모리 셀들의 개수를 계산할 수 있다. 또는, 전압(Vrb)을 인가하였을 때 턴-온 되는 메모리 셀의 개수에서, 전압(Vra)을 인가하였을 때 턴-온 되는 메모리 셀의 개수를 빼더라도 같은 결과를 얻을 수 있다.
위와 같은 방식으로, 구간들(Vra~Vrb, Vrb~Vrc, Vrc~Vrd)에 각각 속하는 메모리 셀들의 개수를 계산하여, 가장 적은 메모리 셀들을 포함하는 구간을 선택한다. 도 13에서, 구간(Vrb~Vrc)이 선택될 것이다. 선택된 구간 내에서 존재하는 적절한 전압이 최적 리드 전압(Vro)로 결정된다. 일 예에서, 상기 최적 리드 전압(Vro)은 구간(Vrb~Vrc)의 중앙값으로 결정될 수 있다. 이 경우, 최적 리드 전압(Vro)은 상기 전압들(Vrb, Vrc)의 평균값으로 결정될 수 있다.
도 14는 도 13을 통해 설명한 리드 전압 결정 방법을 나타내는 순서도이다.
단계(S410)에서, 결정된 범위 내에서 복수의 센싱 전압을 이용하여, 선택된 어드레스에 대응하는 메모리 셀들의 문턱 전압을 센싱한다. 도 13을 통해 설명한 바와 같이, 리드 대상으로 선택된 메모리 셀들에 복수의 전압들(Vra, Vrb, Vrc, Vrd)을 순차적으로 인가하여, 각각의 전압을 인가하였을 때 메모리 셀들의 턴-온 또는 턴-오프 결과를 센싱한다.
이후 단계(S430)에서, 문턱 전압 센싱 결과에 기초하여, 복수의 전압 구간에 대응하는 문턱 전압을 갖는 메모리 셀의 개수를 검출한다. 도 13을 통해 설명한 바와 같이, 구간들(Vra~Vrb, Vrb~Vrc, Vrc~Vrd) 각각에 속하는 메모리 셀들의 개수를 계산할 수 있다.
이후 단계(S450)에서, 메모리 셀의 개수가 가장 적은 문턱 전압 구간에 대응하는 전압을 최적 리드 전압으로 결정한다. 단계(S450)에서는 먼저 메모리 셀의 개수가 가장 적은 문턱 전압 구간을 결정한다. 도 13의 예에서, 구간(Vrb~Vrc)이 선택될 것이다. 이후에, 구간(Vrb~Vrc)에 속하는 최적 리드 전압을 결정한다. 예시적으로, 구간(Vrb~Vrc)의 중간값이 최적 리드 전압(Vro)으로 결정될 수 있다. 구간(Vrb~Vrc) 내에서 최적 리드 전압을 결정하는 방법은 다양하게 수행될 수 있을 것이다.
최적 리드 전압(Vro)이 결정되면, 결정된 최적 리드 전압에 기초하여 반도체 메모리 장치의 리드 동작이 수행될 것이다. 도 13에는 복수의 최적 리드 전압 중 하나의 리드 전압이 결정되는 방법이 도시되어 있으나, 다른 최적 리드 전압들도 위와 같은 방식으로 결정될 수 있다. 예를 들어, 멀티-레벨 셀에 대한 리드 전압의 경우, 도 13에 도시된 방식에 의해 3개의 리드 전압이 결정될 수 있다. 다른 예에서, 트리플-레벨 셀에 대한 리드 전압의 경우, 도 13에 도시된 방식에 의해 7개의 리드 전압이 결정될 수 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의하면, 도 8에 도시된 최적 리드 전압을 산출하여 반도체 메모리 장치의 리드 동작을 제어하는 단계(S120)는 도 9a 내지 도 11을 통해 설명한 리드 리트라이 방식을 통해 수행될 수도 있고, 도 13 및 도 14를 통해 설명한 최적 전압 계산 방식을 통해서도 수행될 수 있다.
도 15는 도 13 및 도 14의 최적 전압 계산 방식에 의해 산출된 최적 리드 전압이 임계 전압에 대응하는지 여부를 판단하는 단계를 설명하기 위한 도면이다. 보다 구체적으로, 도 12의 단계(S310) 및 단계(S320)의 일 예가 도 15에 도시되어 있다.
도 13 및 도 14를 통해 최적 리드 전압이 결정되고(도 8의 단계(S120)), 결정된 최적 리드 전압을 통해 리드 동작이 성공한 경우(도 8의 단계(S130)), 도 12에 도시된 바와 같이 리드 동작 시 사용한 리드 전압에 기초하여 메모리 블록의 진행성 불량 여부를 결정하여야 한다. 이를 위해, 결정된 최적 리드 전압을 미리 결정된 임계 전압과 비교한다(S310). 전술한 리드 리트라이 방식의 경우, 도 10에 도시된 제(K-1) 리드 전압 세트(Vr1(K-1), Vr2(K-1), Vr3(K-1)) 또는 제K 리드 전압 세트(Vr1K, Vr2K, Vr3K)가 임계 전압이 된다.
도 13 및 도 14를 통해 최적 리드 전압을 결정하는 방식에 따른 임계 전압(Vcr) 또한 미리 결정될 수 있다. 상기 임계 전압(Vcr)은 실험적으로 결정될 수 있으며, 사용 연한에 다다른 메모리 블록의 문턱 전압 분포에 대응하는 전압으로 결정될 수 있다. 예를 들어, 임계 전압(Vcr)은 제K 리드 전압 세트(Vr1K, Vr2K, Vr3K) 중 어느 하나와 동일한 전압일 수 있다.
도 13 및 도 14에 의해 산출된 최적 리드 전압이 임계 전압(Vcr)으로부터 범위값(Δd) 내에 존재하는 경우, 도 12의 단계(S320)에서는 최적 리드 전압이 임계 전압에 대응하는 것으로 결정된다. 한편, 도 13 및 도 14에 의해 산출된 최적 리드 전압이 임계 전압(Vcr)으로부터 범위값(Δd) 밖에 존재하는 경우, 도 12의 단계(S320)에서는 최적 리드 전압이 임계 전압에 대응하지 않는 것으로 결정된다.
예를 들어, 도 15에서, 최적 리드 전압이 전압(Vro1)으로 계산된 경우, 리드 전압이 임계 전압(Vcr)에 대응하지 않는 것으로 결정된다. 산출된 최적 리드 전압과 임계 전압(Vcr)에 유의미한 차이가 있기 때문이다. 이 경우 해당 메모리 블록은 진행성 불량인 것으로 판정되지 않을 것이다.
다른 예에서, 도 15에서, 최적 리드 전압이 전압(Vro2)으로 계산된 경우, 리드 전압이 임계 전압(Vcr)에 대응하는 것으로 결정된다. 산출된 최적 리드 전압과 임계 전압(Vcr)이 유사 범위 내에 있기 때문이다. 이 경우 해당 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키고(S330), 해당 메모리 블록을 진행성 불량 블록으로 결정할 것이다(S340).
도 16은 도 1의 메모리 시스템의 다른 실시 예(1000)를 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1 및 도 3을 참조하여 설명된 반도체 메모리 장치일 수 있고, 메모리 컨트롤러(1100)는 도 1 및 도 2를 참조하여 설명한 메모리 컨트롤러일 수 있다. 이하, 중복되는 설명은 생략된다.
메모리 컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 메모리 컨트롤러(1100)는 도 1 및 도 2의 메모리 컨트롤러(1100)에 대응된다. 메모리 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 도 2의 램(210)에 대응될 수 있다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 제반 동작을 제어한다. 프로세싱 유닛(1120)은 도 2의 제어부(220)에 대응될 수 있다. 또한 메모리 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 메모리 컨트롤러(1100)의 구성 요소로서 제공될 수 있다. 에러 정정 블록(1150)은 도 2에 도시된 에러 정정 코드 회로(230)에 대응할 수 있다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 17에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 메모리 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 3을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2200)와 통신하도록 구성된다. 메모리 컨트롤러(2200)는 도 16을 참조하여 설명된 메모리 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 18에서, 반도체 메모리 장치(2100)는 메모리 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 메모리 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 18에서, 도 17을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 16 및 도 17을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
210: RAM 220: 제어부
230: ECC 300: 호스트
1000: 메모리 시스템 1100: 메모리 컨트롤러

Claims (16)

  1. 호스트로부터의 요청에 따라 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작을 제어하는 메모리 컨트롤러로서,
    상기 반도체 메모리 장치의 리드 동작이 성공한 이후에, 상기 리드 동작의 대상으로 선택된 메모리 블록의 진행성 불량 여부를 결정하도록 구성되는 것을 특징으로 하는, 메모리 컨트롤러.
  2. 제1 항에 있어서, 리드 동작 시 사용한 리드 전압에 기초하여 상기 선택된 메모리 블록의 진행성 불량 여부를 결정하도록 구성되는 것을 특징으로 하는, 메모리 컨트롤러.
  3. 제2 항에 있어서, 리드 리트라이 방식으로 리드 동작을 수행하도록 상기 반도체 메모리 장치의 동작을 제어하고,
    상기 리드 동작이 성공한 경우에 사용된 리드 전압 세트가 임계 전압에 대응하는 경우, 상기 선택된 메모리 블록을 진행성 불량인 것으로 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  4. 제3 항에 있어서, 상기 리드 동작이 성공한 경우에 사용된 리드 전압 세트가 임계 리드 전압에 대응하는 경우,
    상기 선택된 메모리 블록에 저장된 유효 데이터를 다른 메모리 블록으로 이동 시키도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 메모리 컨트롤러.
  5. 제4 항에 있어서, 상기 선택된 메모리 블록을 가비지 컬렉션의 희생 블록(victim block)으로 결정하고,
    상기 가비지 컬렉션 동작에 의해 상기 선택된 메모리 블록에 저장된 유효 데이터가 다른 메모리 블록으로 이동하도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 메모리 컨트롤러.
  6. 제2 항에 있어서, 문턱 전압 구간별 메모리 셀의 개수를 카운트하여 최적 리드 전압을 계산하고, 계산된 최적 리드 전압에 기초하여 리드 동작을 수행하도록 상기 반도체 메모리 장치의 동작을 제어하고,
    상기 최적 리드 전압이 임계 전압에 대응하는 경우, 상기 선택된 메모리 블록을 진행성 불량인 것으로 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  7. 제6 항에 있어서,
    상기 계산된 최적 리드 전압이 상기 임계 전압으로부터 미리 결정된 범위값 내에 있는 경우 상기 선택된 메모리 블록을 진행성 불량인 것으로 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  8. 반도체 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법으로서,
    호스트로부터 리드 커맨드를 수신하는 단계;
    상기 리드 커맨드에 대응하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계; 및
    상기 리드 커맨드에 대응하는 리드 동작이 성공한 경우, 리드 동작 시 사용한 리드 전압에 기초하여 상기 리드 커맨드에 대응하는 메모리 블록의 진행성 불량 여부를 결정하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  9. 제8 항에 있어서, 상기 리드 커맨드에 대응하는 메모리 블록의 진행성 불량 여부를 결정하는 단계는,
    리드 동작 시 시용한 상기 리드 전압을 미리 결정된 임계 전압과 비교하는 단계; 및
    상기 리드 전압이 상기 임계 전압에 대응하는 경우, 상기 메모리 블록을 진행성 불량으로 결정하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  10. 제9 항에 있어서, 상기 리드 전압이 상기 임계 전압에 대응하는 경우, 상기 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동하는 단계를 더 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  11. 제10 항에 있어서, 상기 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동하는 단계는:
    상기 메모리 블록을 희생 블록(victim block)으로 결정하는 단계; 및
    상기 희생 블록에 대한 가비지 컬렉션 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  12. 제9 항에 있어서,
    상기 리드 커맨드에 대응하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계에서는, 리드 리트라이 테이블에 기초하여 리드 동작을 수행하도록 상기 반도체 메모리를 제어하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  13. 제12 항에 있어서, 상기 임계 전압은 상기 리드 리트라이 테이블의 마지막 리드 리트라이 스텝에 대응하는 리드 전압을 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  14. 제9 항에 있어서,
    상기 리드 커맨드에 대응하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계는,
    복수의 센싱 전압을 이용하여, 선택된 어드레스에 대응하는 메모리 셀들의 문턱 전압을 센싱하도록 상기 반도체 메모리 장치를 제어하는 단계;
    상기 문턱 전압 센싱 결과에 기초하여, 복수의 전압 구간에 대응하는 문턱 전압을 갖는 메모리 셀들의 개수를 검출하는 단계;
    메모리 셀의 개수가 가장 적은 전압 구간에 대응하는 전압을 리드 전압으로 결정하는 단계; 및
    상기 결정된 리드 전압에 기초하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  15. 제14 항에 있어서, 리드 동작 시 시용한 상기 리드 전압을 미리 결정된 임계 전압과 비교하는 단계에서는,
    상기 결정된 리드 전압이 상기 임계 전압으로부터 미리 결정된 범위값 내에 있는지 여부를 판단하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  16. 제15 항에 있어서, 상기 결정된 리드 전압이 상기 임계 전압으로부터 미리 결정된 범위값 내에 있는 경우, 상기 메모리 블록을 진행성 불량으로 결정하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
KR1020180014705A 2018-02-06 2018-02-06 메모리 컨트롤러 및 그 동작 방법 KR20190094968A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180014705A KR20190094968A (ko) 2018-02-06 2018-02-06 메모리 컨트롤러 및 그 동작 방법
US16/120,915 US20190243734A1 (en) 2018-02-06 2018-09-04 Memory controller and operating method thereof
CN201811135638.0A CN110119244A (zh) 2018-02-06 2018-09-27 存储器控制器及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180014705A KR20190094968A (ko) 2018-02-06 2018-02-06 메모리 컨트롤러 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20190094968A true KR20190094968A (ko) 2019-08-14

Family

ID=67475627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180014705A KR20190094968A (ko) 2018-02-06 2018-02-06 메모리 컨트롤러 및 그 동작 방법

Country Status (3)

Country Link
US (1) US20190243734A1 (ko)
KR (1) KR20190094968A (ko)
CN (1) CN110119244A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112242171A (zh) * 2019-07-17 2021-01-19 英韧科技(上海)有限公司 参考电压确定方法及装置
TWI733360B (zh) * 2020-03-09 2021-07-11 慧榮科技股份有限公司 資料儲存裝置與資料處理方法
KR20210115751A (ko) * 2020-03-16 2021-09-27 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
KR20210121456A (ko) * 2020-03-30 2021-10-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US11467938B2 (en) * 2020-09-21 2022-10-11 SK Hynix Inc. Read retry threshold optimization systems and methods conditioned on previous reads
KR20220067386A (ko) * 2020-11-17 2022-05-24 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
US20230393777A1 (en) * 2022-06-02 2023-12-07 Micron Technology, Inc. Dynamic read level trim selection for scan operations of memory devices

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130034522A (ko) * 2011-09-28 2013-04-05 삼성전자주식회사 비휘발성 메모리 장치의 데이터 리드 방법, 및 이를 수행하는 장치
KR102161738B1 (ko) * 2014-04-07 2020-10-05 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법
KR102284658B1 (ko) * 2015-03-19 2021-08-02 삼성전자 주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 상기 비휘발성 메모리 장치의 동작 방법
KR20160143371A (ko) * 2015-06-05 2016-12-14 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
KR102356072B1 (ko) * 2015-09-10 2022-01-27 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
KR102480015B1 (ko) * 2015-12-11 2022-12-21 삼성전자 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR102609130B1 (ko) * 2016-02-17 2023-12-05 삼성전자주식회사 읽기 전압 서치 유닛을 포함하는 데이터 저장 장치
US10102920B2 (en) * 2016-08-15 2018-10-16 Sandisk Technologies Llc Memory system with a weighted read retry table
KR20180064088A (ko) * 2016-12-05 2018-06-14 에스케이하이닉스 주식회사 메모리 제어 장치 및 방법
CN109949850A (zh) * 2017-12-21 2019-06-28 光宝电子(广州)有限公司 储存***与储存方法

Also Published As

Publication number Publication date
CN110119244A (zh) 2019-08-13
US20190243734A1 (en) 2019-08-08

Similar Documents

Publication Publication Date Title
US10339996B2 (en) Semiconductor memory device and method for operating the same
KR20190094968A (ko) 메모리 컨트롤러 및 그 동작 방법
KR102595291B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20190020880A (ko) 메모리 장치 및 그 동작 방법
TWI741128B (zh) 記憶體系統及用於操作半導體記憶體裝置的方法
KR20180114746A (ko) 저장 장치 및 그 동작 방법
US11531615B2 (en) Controller and memory system for performing garbage collection operation, and operating method thereof
KR20180019345A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20180052814A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102409791B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20190074890A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20170052034A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20170104839A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20180032911A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US11636017B2 (en) Controller and method of operating the same
US11216363B2 (en) Controller to control semiconductor memory device to perform garbage collection operation and method of operating the same
US10658049B2 (en) Memory controller and method of operating the same
US20230385151A1 (en) Controller and method of operating the same
US20210223990A1 (en) Semiconductor memory device, controller, and storage device having semiconductor memory device and controller
US11132148B2 (en) Semiconductor memory device and a method of operating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal