KR20230171128A - 비휘발성 메모리 장치의 프로그램 상태에 대응하여 데이터를 읽는 장치 및 방법 - Google Patents

비휘발성 메모리 장치의 프로그램 상태에 대응하여 데이터를 읽는 장치 및 방법 Download PDF

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Abstract

본 기술은 복수의 메모리 셀들로 구성된 메모리 그룹, 상기 복수의 메모리 셀 중 제1 메모리 셀로부터 제1 경판정 데이터(hard decision data) 및 제1 연판정 데이터(soft decision data)를 함께 읽는 제어 장치, 및 상기 제1 메모리 셀과 비트 라인을 통해 연결되며 상기 제1 경판정 데이터와 상기 제1 연판정 데이터를 저장하는 복수의 데이터 래치 및 상기 복수의 데이터 래치로부터 상기 제1 경판정 데이터와 상기 제1 연판정 데이터를 전달받아 저장하는 적어도 하나의 캐시 래치를 포함하는 페이지 버퍼 회로를 포함하는 메모리 장치를 제공한다.

Description

비휘발성 메모리 장치의 프로그램 상태에 대응하여 데이터를 읽는 장치 및 방법{APPARATUS AND METHOD FOR READING DATA BASED ON PROGRAM STATUS OF A NON-VOLATILE MEMORY DEVICE}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 메모리 시스템 내 비휘발성 메모리 장치에 데이터를 프로그램하거나 읽기 위한 장치 및 방법에 관한 것이다.
메모리 시스템(memory system) 혹은 데이터 저장 장치(data storage device)를 포함하는 데이터 처리 시스템(data processing system)은, 데이터 저장 장치에 보다 많은 데이터를 저장하고, 데이터 저장 장치에 데이터를 보다 빠르게 저장하며, 데이터 저장 장치에 저장된 데이터를 보다 빠르게 출력하도록 개발되고 있다. 데이터 저장 장치는 데이터를 저장하기 위한 비휘발성 메모리 셀 및/혹은 휘발성 메모리 셀을 포함할 수 있다.
본 발명의 일 실시예는 메모리 시스템의 데이터 입출력 동작을 개선할 수 있는 장치 및 방법을 제공할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 데이터 통신 장치, 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 메모리 장치는 복수의 메모리 셀들로 구성된 메모리 그룹; 상기 복수의 메모리 셀 중 제1 메모리 셀로부터 제1 경판정 데이터(hard decision data) 및 제1 연판정 데이터(soft decision data)를 함께 읽는 제어 장치; 및 상기 제1 메모리 셀과 비트 라인을 통해 연결되며 상기 제1 경판정 데이터와 상기 제1 연판정 데이터를 저장하는 복수의 데이터 래치 및 상기 복수의 데이터 래치로부터 상기 제1 경판정 데이터와 상기 제1 연판정 데이터를 전달받아 저장하는 적어도 하나의 캐시 래치를 포함하는 페이지 버퍼 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템은 읽기 명령과 상기 읽기 명령에 대응하는 주소를 메모리 장치에 전달하고, 상기 메모리 장치로부터 상기 읽기 명령에 대응하는 데이터를 수신한 후, 상기 데이터에 오류가 발견되면 상기 데이터와 관련한 경판정 데이터 및 연판정 데이터를 바탕으로 상기 오류를 정정하는 컨트롤러; 및 상기 읽기 명령과 상기 주소에 대응하는 제1 메모리 셀로부터 경판정 데이터 및 연판정 데이터를 연속하여 읽어 상기 컨트롤러에 출력하는 상기 메모리 장치를 포함하고, 상기 메모리 장치는 복수의 메모리 셀들로 구성된 메모리 그룹; 상기 복수의 메모리 셀 중 상기 주소에 대응하는 메모리 셀로부터 상기 경판정 데이터(hard decision data) 및 상기 연판정 데이터(soft decision data)를 함께 읽는 제어 장치; 및 상기 메모리 셀과 비트 라인을 통해 연결되며 상기 경판정 데이터와 상기 연판정 데이터를 저장하는 복수의 데이터 래치 및 상기 복수의 데이터 래치로부터 상기 경판정 데이터와 상기 연판정 데이터를 전달받아 저장하는 적어도 하나의 캐시 래치를 포함하는 페이지 버퍼 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은 제1 읽기 명령 및 제1주소에 대응하여 복수의 메모리 셀 중 제1 메모리 셀로부터 제1 경판정 데이터(hard decision data)와 제1 연판정 데이터(soft decision data)를 연속하여 읽어 제1 데이터 래치 및 제2 데이터 래치에 저장하는 제1 단계; 및 상기 제1 경판정 데이터 및 상기 제1 연판정 데이터를 상기 제1 데이터 래치 및 상기 제2 데이터 래치에서 적어도 하나의 캐시 래치로 전달하는 제2 단계; 상기 적어도 하나의 캐시 래치에 저장된 제1 경판정 데이터 및 상기 제1 연판정 데이터를 메모리 다이와 연결된 채널을 통해 출력하는 제3 단계; 및 상기 제2 단계 및 상기 제3 단계를 수행하는 중 제2 읽기 명령 및 제2 주소에 대응하여 상기 제1 메모리 셀과 동일한 비트 라인과 연결된 제2 메모리 셀로부터 제2 경판정 데이터 및 제2 연판정 데이터를 함께 읽는 제4 단계를 포함할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 메모리 시스템은 멀티 비트 데이터를 저장할 수 있는 비휘발성 메모리 셀에 일부 비트의 데이터만 저장된 상태에서 해당 메모리 셀에 저장된 데이터를 읽을 수 있는 장치와 방법을 제공하여, 원샷 프로그램의 안전성을 확보하기 위해 제공되는 데이터 버퍼에서 데이터를 유지할 필요가 없으므로 자원(resources)을 효율적으로 이용할 수 있다.
또한, 본 발명의 일 실시 예에 따른 메모리 시스템은 멀티 비트 데이터를 저장할 수 비휘발성 메모리 셀에 저장된 데이터가 충분하지 않은 경우 더미 데이터(dummy data)를 포함하여 프로그램할 필요 없이 일부 데이터만 해당 비휘발성 메모리 셀에 저장하더라도 저장된 데이터에 대한 읽기 동작을 지원할 수 있으므로, 비휘발성 메모리 셀을 포함하는 메모리 장치에 저장되는 더미 데이터를 줄일 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 일 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 설명한다.
도 4는 본 발명의 다른 실시예에 따른 메모리 장치를 설명한다.
도 5는 경판정 데이터(hard decision data) 및 연판정 데이터(soft decision data)에 대해 설명한다.
도 6은 메모리 장치의 제1예를 설명한다.
도 7은 도 6에서 설명한 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 동작을 설명한다.
도 8은 메모리 장치의 제2예를 설명한다.
도 9는 도 8에서 설명한 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 동작을 설명한다.
도 10은 메모리 장치에 포함된 페이지 버퍼 회로의 제1예를 설명한다.
도 11은 메모리 장치에 포함된 페이지 버퍼 회로의 제2예를 설명한다.
도 12는 도 11에서 설명한 페이지 버퍼 회로를 포함하는 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 동작을 설명한다.
도 13은 메모리 장치의 제3예를 설명한다.
도 14는 도 13에서 설명한 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 동작을 설명한다.
도 15는 메모리 장치의 제4예를 설명한다.
도 16은 도 15에서 설명한 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 동작을 설명한다.
도 17은 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 방법의 제1예를 설명한다.
도 18은 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 방법의 제2예를 설명한다.
도 19는 메모리 장치에 포함된 감지 증폭기의 제1예를 설명한다.
도 20은 메모리 장치의 제5예를 설명한다.
도 21은 메모리 장치에 포함된 감지 증폭기의 제2예를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다. 메모리 시스템(110)은 데이터를 저장하고, 저장된 데이터를 출력할 수 있다. 메모리 시스템(110) 내 데이터를 저장할 수 있는 영역을 포함할 수 있고, 데이터를 저장, 삭제, 혹은 읽기 위한 동작을 수행할 수 있는 제어 장치를 포함할 수 있다. 메모리 시스템(110)에 포함된 구성 요소들의 예는 도 2 내지 도 3을 참조하여 후술한다.
도 1을 참조하면, 메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.
컨트롤러(130)는 플래시 변환 계층(Flash Translation Layer(FTL), 240) 및 입출력 제어 모듈(260)을 포함할 수 있다. 컨트롤러(130)에 포함된 플래시 변환 계층(FTL, 240)은 외부 장치(예, 호스트(102), 도 2 내지 도 3 참조)로부터 전달된 데이터(예, 호스트 데이터)를 메모리 장치(150)에 저장하기 위한 데이터 처리 동작을 수행할 수 있다. 외부 장치가 사용하는 주소체계(예, 논리 주소)와 메모리 시스템(110)이 사용하는 주소체계(예, 물리 주소)가 상이하기 때문에, 플래시 변환 계층(FTL, 240)은 외부 장치가 전달한 데이터가 메모리 장치(150) 내 저장될 위치를 결정할 수 있다. 또한, 플래시 변환 계층(FTL, 240)은 메모리 장치(150)에 저장되는 데이터에 대한 서로 다른 주소 체계인 논리 주소와 물리 주소를 연결하는 맵 정보 혹은 맵 데이터를 생성할 수 있다.
입출력 제어 모듈(260)은 플래시 변환 계층(FTL, 240)에서 전달된 데이터를 메모리 장치(150)에 저장하기 위한 동작을 제어할 수 있다. 메모리 장치(150)는 복수의 비휘발성 메모리 셀을 포함하는 복수의 플레인을 포함할 수 있고, 입출력 성능의 향상을 위해 메모리 장치(150)의 데이터 입출력 동작은 병렬로 수행될 수 있다. 입출력 제어 모듈(260)은 메모리 장치(150)에 읽기 명령을 전달하고, 메모리 장치(150)는 복수의 메모리 셀에 저장된 데이터를 읽은 후 채널을 통해 입출력 제어 모듈(260)로 출력할 수 있다.
메모리 장치(150)는 적어도 하나의 메모리 다이(die)를 포함할 수 있다. 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 복수의 메모리 플레인(plane)를 포함할 수 있다. 메모리 플레인은 적어도 하나의 메모리 블록을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
메모리 다이 혹은 메모리 플레인은 복수의 메모리 블록(152, 154, 156, 도 2 참조)을 포함할 수 있다. 메모리 블록은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152, 154, 156)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page, 292)를 포함할 수 있다. 페이지(292)에서 출력된 데이터는 데이터 래치(294) 및 캐시 래치(296)를 통해 컨트롤러(130)로 출력될 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다. 도 1에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 1에서 설명한 내부 구성에 한정되지 않으며, 도 3 내지 도 21을 참조하며 메모리 장치(150)의 구성과 동작에 대해 후술한다.
실시예에 따라, 컨트롤러(130) 내 입출력 제어 모듈(260)은 메모리 다이 혹은 메모리 플레인에 버퍼를 포함할 수 있다. 버퍼는 큐(queue)와 같은 데이터 구조를 가질 수 있다. 입출력 제어 모듈(260)은 플래시 변환 계층(FTL, 240)으로부터 전달된 데이터를 데이터 버퍼(270)에 포함시킬 지를 결정할 수 있다. 데이터 버퍼(270)에 포함된 데이터는 순차적으로 메모리 장치(150)로 전달될 수 있다.
실시예에 따라, 입출력 제어 모듈(260)은 도 2에서 설명한 메모리 인터페이스(142)에 포함될 수 있다. 다른 실시예에서는 입출력 제어 모듈(260)은 플래시 변환 계층(FTL, 240)과 메모리 인터페이스(142) 사이에 배치될 수 있다.
도 1을 참조하면, 입출력 제어 모듈(260)은 에러 정정부(138)를 포함할 수 있다. 여기서, 에러 정정부(138)는 입출력 제어 모듈(260)이 채널 혹은 웨이를 통해 전달된 데이터에 에러를 확인하고 교정할 수 있다. 예를 들면, 에러 정정부(138)는 에러 정정 코드(Error Correction Code, ECC)를 통해, 메모리 장치(150)에서 출력된 읽기 데이터에 포함된 에러를 정정할 수 있다. 에러 정정부(138)가 에러 정정 코드(ECC)를 이용한 에러 정정 동작을 수행했음에도 불구하고, 메모리 장치(150)에서 출력된 데이터에서 발견된 에러가 정정되지 않을 수 있다. 읽기 명령에 대응하는 데이터에 포함된 에러가 정정되지 않으면, 컨트롤러(130)는 리드 동작이 실패(fail)한 것으로 간주될 수 있다.
실시예에 따라, 에러 정정부(138)는 에러 정정 코드(Error Correction Code, ECC)를 이용하여, 메모리 장치(150)에 프로그램될 쓰기 데이터를 인코딩할 수 있다. 메모리 시스템(110)은 에러 정정 코드(ECC)를 이용한 기술과 신호처리 기술을 활용하여 효율적으로 데이터의 신뢰성을 향상시킬 필요가 있다. 데이터에 발생한 에러를 검출 또는 정정하기 위해 사용되는 에러 정정 코드(ECC)가 적용된 데이터의 한 단위를 코드 워드(code word)라고 하며, 코드 워드는 길이 n 비트의 코드 워드는 k 비트의 유저 데이터와 (n-k) 비트의 패리티를 포함할 수 있다. 부호율은 (k/n)으로 계산되며 부호율이 높을수록 주어진 코드 워드에 많은 유저데이터를 저장할 수 있다. 일반적으로 코드 워드의 길이가 길수록, 부호율이 작을수록 에러 정정 코드(ECC)의 에러 정정 능력이 좋아진다.
에러 정정부(138)는 메모리 장치(150)에서 읽어온 데이터 혹은 정보를 이용해 디코딩을 수행할 수 있다. 에러 정정부(138)는 데이터 혹은 정보를 몇 비트로 표현할 지에 따라 경판정 복호(hard decision decoding) 혹은 연판정 복호(soft decision decoding)를 수행하는 디코더로 구분될 수 있다. 예를 들어, 경판정 디코더는 1 비트로 표현된 메모리셀 출력정보를 가지고 디코딩을 수행하며 이때 사용되는 1비트 정보가 경판정 데이터(hard decision data)이다. 한편 연판정 디코더는 2비트 이상으로 구성된 좀 더 정확한 메모리셀 출력정보를 이용하는데 이러한 정보를 연판정 데이터(soft decision data)라고 한다. 연판정 복호(soft decision decoding)는 경판정 복호(hard decision decoding)에 비해 강한 에러정정능력을 가지고 있으나, 하드웨어 구현에 있어 높은 복잡도와 많은 메모리 소비를 필요로 할 수 있다. 또한, 메모리 장치(150)가 메모리 셀로부터 연판정 데이터(soft decision data)를 획득하는 과정은 경판정 데이터(hard decision data)를 획득하는 데 비하여 많은 읽기 동작 시간을 필요로 할 수 있다.
예를 들어, 메모리 장치(150) 내 데이터를 읽기 동작은 워드 라인(word line)을 통해 수행되며, 하나의 워드 라인에 연결된 복수의 셀에 저장된 데이터는 동시에 읽어질 수 있다. 읽기 동작에서 워드 라인에 기준 전압(reference voltage)을 인가해 각 셀에 문턱 전압과 비교하여 크고 작음에 따라 정보를 표현하는 데이터를 결정한다. 따라서, 경판정 데이터(hard decision data)의 획득을 위해서는 워드 라인 당 한 번의 센싱(읽기)이 수행되며, 4 레벨을 표현하는 2비트의 연판정 정보(soft decision data)를 획득하기 위해서는 기준 전압을 변경하며 세 번의 센싱(읽기)을 수행될 수 있다. 경판정 데이터와 연판정 데이터에 대해서는 도 5을 참조하여 설명한다.
메모리 시스템(110) 내 에러 정정부(138)는 데이터 내 에러를 발견하면, 에러 정정 동작을 단계적으로 수행할 수 있다. 예를 들면, 하나의 페이지(page)에서 읽어진 데이터에 에러가 발견되면, 에러 정정부(138)는 해당 데이터에 대한 경판정 복호(hard decision decoding)를 수행할 수 있다. 경판정 복호(hard decision decoding)를 통해 해당 데이터 내 에러가 복구되지 않으면, 에러 정정부(138)는 읽기 전압(Vrd)을 조정하는 읽기 전압 최적화 동작(read bias optimization)과 연판정 복호(soft decision decoding)을 번갈아 가며 수행할 수 있다. 하지만, 읽기 전압 최적화 동작(read bias optimization)과 연판정 복호(soft decision decoding)는 하나의 페이지를 복구하는 데 비교적 많은 수의 센싱(읽기)를 요구하기 때문에, 읽기 지연(read latency)의 증가 및 데이터의 품질(quality of service, QoS)의 감소를 야기할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템(110) 혹은 메모리 장치(150)는 읽기 명령에 대응하는 읽기 동작을 수행할 때 경판정 데이터와 연판정 데이터를 함께 혹은 연속하여 획득할 수 있다. 경판정 데이터와 연판정 데이터를 획득하기 위해 메모리 장치(150)가 메모리 셀에 인가하는 읽기 전압의 일부가 중복될 수 있다. 따라서, 메모리 장치(150)가 경판정 데이터와 연판정 데이터를 함께 획득하는 데 소요되는 동작 마진은 경판정 데이터와 연판정 데이터를 별개로 획득하는 데 소요되는 동작 마진보다 작을 수 있다. 컨트롤러(130)가 메모리 장치(150)로 전달한 읽기 명령에 대응하여, 메모리 장치(150)는 경판정 데이터를 컨트롤러(130)로 출력할 수 있다. 컨트롤러(130)가 메모리 장치(150)로 연판정 데이터 요청 혹은 연판정 데이터 읽기 명령을 전달하면, 메모리 장치(150)는 미리 읽어 놓은 연판정 데이터를 컨트롤러(130)로 출력할 수 있다. 이를 위해, 메모리 장치(150)는 하나의 비휘발성 메모리 셀과 연결된 데이터 래치(294)는 경판정 데이터를 저장하기 위한 것과 연판정 데이터를 저장하기 위한 것을 포함할 수 있다.
메모리 장치(150) 내에 데이터를 임시 저장할 수 있는 공간을 늘리는 것은 메모리 장치(150)의 집적도를 저하시킬 수 있다. 본 발명의 실시예에 따른 메모리 장치(150)는 경판정 데이터와 연판정 데이터를 함께 획득하더라도 메모리 장치(150) 내 경판정 데이터와 연판정 데이터를 임시 저장하기 위한 공간과 경판정 데이터와 연판정 데이터를 동시에 처리하기 위한 구성 요소 및 입출력 라인을 줄일 수 있는 구조를 포함할 수 있다. 또한, 메모리 장치(150)에서 경판정 데이터와 연판정 데이터를 획득하거나 출력하는 과정을 통합하거나 병렬로 수행할 수 있어, 컨트롤러(130) 내 에러 정정부(138)가 연판정 데이터를 수신하는 데 소요되는 시간이 줄어들 수 있다. 이를 통해, 메모리 시스템(110)의 데이터 입출력 속도가 향상될 수 있다.
한편, 메모리 장치(150)는 하나의 비트 라인에 연결된 복수의 데이터 래치(294)를 포함할 수 있어, 순차적인 읽기 동작(sequential read, cache read)을 수행하더라도 데이터를 데이터 래치(294)에서 캐시 래치(296)로 이동시키거나 캐시 래치(296)에서 컨트롤러(130)로 이동하는 동작으로 인해 메모리 셀에서 경판정 데이터 혹은 연판정 데이터를 획득하는 동작이 지연되는 것을 피할 수 있다.
이하에서는, 도 2 내지 도 21을 참조하여, 실시예에 따른 메모리 시스템(110)에서 메모리 장치(150) 내 경판정 데이터와 연판정 데이터를 읽고 컨트롤러(130)로 전달하는 장치 및 방법에 대해 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 반도체 장치 칩(chip) 혹은 복수의 반도체 장치 칩(chip)을 통해 구현될 수 있다. 예를 들어, 대용량의 데이터를 저장할 수 있는 메모리 장치(150)는 복수의 메모리 다이(182, 184, 도 15 내지 도 16 참조)를 포함할 수 있다. 실시예에 따라, 높은 집적도가 요구되는 메모리 시스템(110)의 경우, 메모리 장치(150)와 컨트롤러(130)는 하나의 반도체 장치 칩(chip)으로 구성될 수도 있다.
실시예에 따라, 메모리 다이(182, 184)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 메모리 다이(182, 184)는 컨트롤러(130)와 데이터 채널을 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다. 또한, 메모리 다이(182, 184)는 복수의 비휘발성 메모리 셀을 포함하는 메모리 그룹을 포함할 수 있다. 복수의 비휘발성 메모리 셀은 워드 라인, 비트 라인을 통해 연결될 수 있다. 메모리 다이(182, 184)는 복수의 플레인 혹은 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다.
메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 메모리 블록(152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152, 154, 156)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(152, 154, 156), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 메모리 블록(152, 154, 156)은 SLC (Single Level Cell) 타입, MLC (Multi Level Cell) 타입, TLC (Triple Level Cell) 타입 혹은 QLC (Quadruple Level Cell) 타입 등을 포함할 수 있다. 도 2에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 2에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 2를 참조하면, 메모리 장치(150)는 메모리 블록(152, 154, 156)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(170)를 포함할 수 있다. 전압 공급 회로(170)는 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 읽기 전압(Vrd)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(170)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(170)는 메모리 블록(152, 154, 156)에 삭제 전압(Vers)을 공급할 수 있다.
메모리 장치(150)는 메모리 블록(152, 154, 156)에 공급하는 다양한 전압에 대한 정보를 저장할 수 있다. 예를 들어, 메모리 블록(152, 154, 156) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장할 수 있는 경우, 멀티 비트의 데이터를 식별하기 위한 읽기 전압(Vrd)의 레벨은 다양할 수 있다. 메모리 장치(150)는 멀티 비트의 데이터에 대응하는 복수의 읽기 전압(Vrd)의 레벨을 포함하는 전압 테이블을 포함할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함하거나, 휴대용 전자 장치 혹은 비휴대용 전자 장치에 포함된 중앙 처리 장치(CPU) 등을 포함할 수 있다. 실시예에 따라, 호스트(102)과 메모리 시스템(110)은 컴퓨팅 장치 혹은 유무선 전자 장치들을 구성할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 읽기 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다. 전압 공급 회로(170)는 컨트롤러(130)가 메모리 장치(150)에 전송한 명령 혹은 요청에 따라 대상 전압을 메모리 그룹(330) 혹은 메모리 블록(152, 154, 156)에 전달할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 1 및 도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다.
실시예에 따라, 에러 정정부(138)는 칩킬 복호(chipkill decoding)를 통해 메모리 시스템(110)이 메모리 장치(150) 내에서 멀티 비트 에러를 복구 혹은 복원 수 있다. 에러는 메모리 장치(150)의 모든 비휘발성 메모리 셀에 저장된 데이터가 잘못되었거나 여러가지 이유로 데이터가 정확하게 출력되지 않을 수 있는 경우를 포함할 수 있다. 실시예에 따라, 칩킬 복호는 두 가지 서로 다른 방식으로 수행되거나, 두 방식을 조합하여 수행될 수 있다. 칩킬 복호의 실시예는 메모리 시스템(110)의 하드웨어 구조에 대응하여 선택되거나 결정될 수 있으며, 컨트롤러(130)의 동작을 위한 소프트웨어에 의해 변경되기는 어려울 수 있다. 칩킬 복호(chipkill decoding)를 적용하는 경우, 메모리 장치(150)의 각 데이터 비트는 별도의 코드 워드에 포함될 수 있다. 여기서, 코드 워드는 에러 정정 코드(ECC) 알고리즘이 에러 검출 및 정정을 위해 제공하는 데이터 비트 및 체크 비트의 세트이다. 예를 들어, 256(64x4) 비트의 데이터가 메모리 장치(150) 내 서로 다른 네 위치에 저장된다고 가정한다. 메모리 장치(150)의 유저 데이터 영역을 64비트 단위로 설계되면, 8비트의 에러 정정 영역을 포함시켜, 코드 워드의 크기는 72비트가 될 수 있다. 이 경우, 메모리 시스템(110)은 싱글 데이터 비트의 에러의 경우에는 자동으로 정정되고, 2 데이터 비트 에러의 경우에는 보장된 검출을 제공하는 데, 이러한 능력을 싱글 에러 정정/더블 에러 검출(Single Error Correction/Double Error Detection, SEC/DED)로 표현할 수 있다. 256(64x4) 비트의 데이터를 저장한 서로 다른 네 위치에서 만약 다중 비트에서 에러가 발생하면, 복호화부(196)은 256(64x4) 비트의 데이터에 포함된 에러를 정정하기 위해 칩킬 복호(chipkill decoding)를 수행할 수 있다.
실시예에 따라, 칩킬 복호(chipkill decoding)의 성능을 높이기 위해, 메모리 시스템(110)은 각 코드 워드에 단일 비트 이상을 수정할 수 있도록 더 많은 에러 정정 비트를 포함시킬 수 있다. 코드 워드에 포함되는 데이터 비트 및 에러 정정 비트는 다중 비트 에러의 보정을 제공하는 다양한 수학적 알고리즘을 바탕으로 결정될 수 있다. 예를 들어, 128 개의 데이터 비트와 16 개의 ECC 비트로 구성된 144 비트의 코드 워드를 사용하면, 특정 데이터 비트 필드 내에서 최대 4 비트 에러를 수정할 수 있다. 단, 에러인 4 비트는 랜덤이 아닌 인접한 경우에 해당될 수 있다. 에러 정정 비트 대 데이터 비트의 비율이 이전 예와 동일하더라도(예, 16/128 vs. 8/64), 에러 보정 능력을 향상될 수 있다(예, 코드 워드가 길수록 수정될 수 있는 에러가 더 많을 수 있다).
예를 들어, 칩킬 복호(chipkill decoding)은 에러 정정 코드(ECC)를 이용하여 정정할 수 없는 오류를 복원할 수 있다. 칩킬 복호(chipkill decoding)는 4 비트 니블(1/2 바이트) 상에서 수행될 수 있다. 4비트 니블은 심볼(symbol)로 불릴 수 있다. 하나의 니블이 잘못된 경우, 칩킬 복호는 필요에 따라 4비트 모두를 수정할 수 있다. 하지만, 둘 이상의 심볼에 오류가 있는 경우, 칩킬 복호는 오류가 있는 심볼을 감지할 수 있다. 컨트롤러(130)는 칩킬 복호를 지원하는 메모리 장치(150)로부터 16비트의 체크 비트와 함께 128비트를 한 번에 읽어, 총 144비트의 데이터를 구성할 수 있다. 128비트의 데이터는 32개의 4비트의 니블(N0~N31)로, 16비트의 체크비트는 4개의 4비트 니블(C0~C3)로 구분될 수 있다. 예를 들어, 갈루아체(Galois field)를 사용할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 읽기 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 읽기 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 읽기 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 읽기 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령 큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 읽기 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다. 실시예에 따라, 메모리(144)는 도 1에서 설명한 데이터 버퍼(270)를 포함할 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력 되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 읽기 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리적 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 설명한다. 구체적으로, 도 3은 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 메모리 다이 혹은 메모리 플레인 내 메모리 셀 어레이 회로를 개략적으로 설명한다.
도 3을 참조하면, 메모리 장치(150)는 복수의 비휘발성 메모리 셀을 포함하는 메모리 그룹(330)을 포함한다. 메모리 그룹(330)에는 복수의 비휘발성 메모리 셀이 비트 라인(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링(340)을 포함할 수 있다. 각 열(column)에 배치된 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 3에서는 낸드(NAND) 플래시 메모리 셀로 구성된 메모리 그룹(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 메모리 그룹(330)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 그룹(330)은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, CTF) 메모리 장치 등으로도 구현될 수 있다.
실시예에 따라, 도 3에서 설명하는 메모리 그룹(330)은 도 2에서 설명하는 메모리 장치(150) 내 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수도 있다. 한편, 메모리 다이(200)는 2차원 또는 3차원의 구조를 가지는 메모리 장치를 포함할 수 있다. 3차원 구조의 메모리 장치에서는 각각의 메모리 블록(152,154,156)이 3차원 구조(또는 수직 구조)로 구현될 수도 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
메모리 장치(150)의 복수의 메모리 블록(152,154,156)을 구성하는 메모리 그룹(330)은 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링(NS)을 포함할 수 있다. 메모리 그룹(330)에서는, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 포함될 수 있다.
메모리 다이(200)의 전압 공급 회로(170)는 동작 모드에 따라서 각각의 워드 라인으로 공급될 워드 라인 전압(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등의 대상 전압(subject voltage))과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(170)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급 회로(170)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인 중 하나를 선택할 수 있으며, 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인으로 각각 제공할 수 있다. 제어 회로(180)는 전압 공급 회로(170)는 메모리 그룹(330)에 인가할 수 있는 다양한 대상 전압을 생성하고, 다양한 대상 전압이 메모리 그룹(330)의 워드 라인에 인가될 수 있도록 한다.
메모리 장치(150)는, 제어 회로(180)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있는 리드/라이트 회로(320)를 포함할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수의 페이지 버퍼(PB)(322,324,326)를 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치(도시하지 않음)가 포함될 수 있다.
도시되지 않았지만, 페이지 버퍼(322,324,326)는 복수의 버스(BUS)를 통해 입출력 소자(예, 직렬화 회로(serialization circuit))와 연결될 수 있다. 페이지 버퍼(322,324,326) 각각이 서로 다른 버스를 통해 입출력 소자와 연결되면, 페이지 버퍼(322,324,326)에서 데이터를 출력하는 데 발생할 수 있는 지연을 줄일 수 있다. 실시예에 따라, 입출력 소자는 도 4에서 설명한 입출력 제어 회로(380)에 포함될 수 있다. 또한, 도 3에서 설명한 페이지 버퍼(322,324,326)는 도 1에서 설명한 데이터 래치(294)를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 쓰기 명령, 쓰기 데이터 및 쓰기 데이터가 저장될 위치에 대한 정보(예, 물리 주소)를 수신할 수 있다. 제어 회로(180)는 쓰기 명령에 대응하여 전압 공급 회로(170)가 프로그램 동작 시 사용되는 프로그램 펄스, 패스 전압 등을 생성하게 하고, 프로그램 동작 후 수행되는 검증 동작 시 사용되는 다양한 전압을 생성하도록 한다.
메모리 그룹(330)에 포함된 비휘발성 메모리 셀에 여러 비트의 정보를 저장하는 경우, 한 비트의 데이터를 저장하는 경우보다 에러율이 높아질 수 있다. 예를 들면, 셀 간 간섭(Cell-to-Cell Interference, CCI) 등으로 인해 셀에서 에러가 유발될 수 있다. 비휘발성 메모리 셀에서 에러를 줄이기 위해서는 셀에 저장되는 데이터에 대응하는 문턱 전압 분포의 폭(편차)을 줄여야 한다. 이를 위해서, 메모리 장치(150)는 ISPP(Incremental Step Pulse Programming)라는 프로그램 기법을 사용하여 효과적으로 좁은 문턱 전압 분포를 가지도록 할 수 있다. 또한, ISPP 프로그램 방법을 통해, 메모리 장치(150)는 정해진 셀의 순서에 따라 LSB(Least Significant Bit)와 MSB(Most significant Bit)로 나누어 프로그램을 수행할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 메모리 장치를 설명한다.
도 4를 참조하면, 메모리 장치(150)는 메모리 다이(memory die)를 포함할 수 있다. 메모리 장치(150)는 복수의 제어 신호(CE#, CLE, ALE, WE#, RE#, WP#, R/B#)를 입출력할 수 있고, 채널(I/O[7:0], I/O[15:0])을 통해 데이터 혹은 동작 정보를 송수신할 수 있다. 예를 들어, 메모리 장치(150)와 컨트롤러(130)를 연결하는 채널(I/O[7:0], I/O[15:0])의 폭(width)에 따라 1바이트(8비트)의 데이터 혹은 2바이트(16비트)의 데이터를 송수신할 수 있다.
실시예에 따라, 메모리 장치(150)는 복수의 핀 혹은 패드를 포함할 수 있다. 복수의 제어 신호(CE#, CLE, ALE, WE#, RE#, WP#, R/B#)는 독점적/배타적으로 할당된 핀을 통해 송수신될 수 있다. 복수의 제어 신호(CE#, CLE, ALE, WE#, RE#, WP#, R/B#)는 칩 인에이블 신호(CE#), 명령 래치 인에이블 신호(CLE), 주소 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(WE#), 읽기 인에이블 신호(RE#), 쓰기 보호 신호(WP#), 대기(ready) 상태 혹은 비지(busy) 상태를 가리키는 상태 신호(R/B#) 등을 포함할 수 있다. 복수의 제어 신호(CE#, CLE, ALE, WE#, RE#, WP#, R/B#)는 메모리 장치(150) 내 제어 회로(180)에 의해 제어(송수신)될 수 있다.
메모리 장치(150)는 입출력 제어 회로(380)를 포함할 수 있다. 입출력 제어 회로(380)는 채널(I/O[7:0], I/O[15:0])을 통해 다른 장치(예, 컨트롤러(130, 도 1 내지 3 참조)과 연결될 수 있다. 메모리 장치(150) 내 입출력 제어 회로(380)는 복수의 레지스터(372, 374, 376) 및 셀 어레이(330)와 연결된 캐시 레지스터(256)와 연결될 수 있다.
실시예에 따라, 메모리 장치(150)는 캐시 레지스터(256), 주소 레지스터(372), 상태 정보 레지스터(374), 및 명령 레지스터(376)를 포함할 수 있다. 캐시 레지스터(256)는 데이터가 임시 저장될 수 있다. 메모리 장치(150)가 읽기 동작을 수행하는 경우, 캐시 레지스터(256)는 셀 어레이(330)에서 출력된 읽기 데이터를 저장할 수 있다. 메모리 장치(150)가 쓰기 동작 혹은 프로그램 동작을 수행하는 경우, 캐시 레지스터(256)는 쓰기 데이터를 저장할 수 있다. 주소 레지스터(372)는 읽기 동작 혹은 쓰기 동작이 수행될 위치를 가리키는 주소가 저장될 수 있다. 명령 레지스터(376)는 메모리 장치(150)가 수행할 명령을 저장할 수 있다. 상태 정보 레지스터(374)는 메모리 장치(150) 내에서 수행되는 동작의 결과, 동작 가능 여부 등의 상태 정보를 저장할 수 있다. 메모리 장치(150) 내 입출력 제어 회로(380)를 통해 전달되는 데이터, 명령, 정보 등은 제어 장치(180)에 의해 전달, 이동, 출력될 수 있다.
예를 들면, 메모리 장치(150) 내 읽기 동작 중 주소 레지스터(372)에 저장된 주소와 제어 회로(180)의 제어 신호에 대응하여, 행 디코더(334) 및 열 디코더(332)는 셀 어레이(330) 내 일부의 메모리 셀을 선택할 수 있다. 읽기 동작 중 셀 어레이(330)에서 출력된 읽기 데이터는 데이터 레지스터(254)에 저장된 후, 데이터 레지스터(254)에서 캐시 레지스터(256)로 전달될 수 있다. 캐시 레지스터(256)에 저장된 읽기 데이터는 입출력 라인을 통해 입출력 제어 회로(380)에 전달된다. 입출력 제어 회로(380)에 전달된 읽기 데이터는 채널(I/O[7:0], I/O[15:0])을 통해 컨트롤러(130)로 출력될 수 있다.
예를 들면, 메모리 장치(150) 내 쓰기 동작 혹은 프로그램 동작 중 주소 레지스터(372)에 저장된 주소와 제어 회로(180)의 제어 신호에 대응하여, 행 디코더(334) 및 열 디코더(332)는 셀 어레이(330) 내 일부의 메모리 셀을 선택할 수 있다. 쓰기 동작 중, 채널(I/O[7:0], I/O[15:0])을 통해 컨트롤러(130)에서 입출력 제어 회로(380)로 전달된 쓰기 데이터는 캐시 레지스터(256)에 저장된 후, 캐시 레지스터(256)에서 데이터 레지스터(254)로 전달될 수 있다. 데이터 레지스터(254)에 저장된 쓰기 데이터는 제어 회로(180)에 의해 셀 어레이(330) 내 선택된 일부의 메모리 셀에 프로그램될 수 있다.
도 4에서 설명한 데이터 레지스터(254)와 캐시 레지스터(256)는 도 3에서 설명한 리드/라이트 회로(320)에 포함될 수 있다. 실시예에 따라, 도 3에서 설명한 페이지 버퍼(322,324,326) 혹은 도 1에서 설명한 데이터 래치(294)는 도 4에서 설명한 데이터 레지스터(254)에 대응할 수 있다. 또한, 도 1에서 설명한 캐시 래치(296)는 도 4에서 설명한 캐시 레지스터(256)에 대응할 수 있다.
도 5는 경판정 데이터(hard decision data) 및 연판정 데이터(soft decision data)에 대해 설명한다. 도 5는 인접한 비휘발성 메모리 셀의 문턱 전압 분포를 예로 들어 설명한다. 비휘발성 메모리 셀에 데이터를 프로그램하면 데이터에 대응하는 문턱 전압 분포는 서로 중첩되지 않는 경우, 메모리 장치(150)에서 비휘발성 메모리 셀에 저장된 데이터를 읽을 때 데이터에 오류가 포함될 가능성이 낮아진다. 메모리 셀에 데이터가 저장된 시간이 길어지는 경우(예, data retention이 긴 경우), 혹은 메모리 셀이 건강하지 않은 경우(예, 메모리 셀의 마모가 큰 경우), 메모리 셀에 저장된 데이터에 대응하는 문턱 전압 분포의 적어도 일부가 중첩되는 상태가 될 수 있다. 도 5에서는 설명의 편의를 위해 데이터 '0'과 '1'에 대응하는 두 개의 문턱 전압 분포(202, 204)가 일부 충접된 경우를 예로 들어 설명한다.
도 5를 참조하면, 두 개의 문턱 전압 분포(202, 204)의 적어도 일부가 충첩되는 경우, 데이터 '0'과 '1'에 관하여, 3개의 서로 다른 문턱 전압 분포 구간(SEC0, SEC1, SEC2)이 발생할 수 있다. 예를 들어, 제1 구간(SEC0)은 데이터 '1'에 대응하고, 제3 구간(SEC2)은 데이터 '0'에 대응할 수 있다. 메모리 장치(150) 내 메모리 셀의 문턱 전압이 제1 구간(SEC0)에 속하는 경우, 메모리 장치(150)는 해당 메모리 셀에는 데이터 '1'이 저장되어 있다고 판단할 수 있고, 데이터 '1'이 아닌 오류일 가능성이 매우 낮을 수 있다. 메모리 장치(150) 내 메모리 셀의 문턱 전압이 제3 구간(SEC0)에 속하는 경우, 메모리 장치(150)는 해당 메모리 셀에는 데이터 '0'이 저장되어 있다고 판단할 수 있 율희고, 데이터 '0'이 아닌 오류일 가능성이 매우 낮을 수 있다. 하지만, 메모리 장치(150) 내 메모리 셀의 문턱 전압이 제2 구간(SEC1)에 속하는 경우, 메모리 장치(150)는 해당 메모리 셀에 저장된 데이터가 '1'인지 '0'인지가 명확하지 않을 수 있다. 메모리 장치(150)는 해당 메모리 셀에 저장된 데이터를 '1'로 판단하거나 '0'으로 판단하더라도 오류일 가능성은 기 설정된 기준보다 높을 수 있다. 예를 들면, 메모리 장치(150)는 제2 구간(SEC1)을 결정하는 기준을 오류 가능성이 30%, 40%, 50%, 60%, 혹은 70%인 경우로 설정할 수 있다.
메모리 셀의 문턱 전압이 제1 구간(SEC0)에 속할 경우, 메모리 장치(150)는 해당 메모리 셀의 경판정 데이터(hard decision data, hard data)를 '1'로 결정할 수 있고, 해당 메모리 셀의 연판정 데이터(soft decision data, soft data)를 '0'으로 결정할 수 있다. 메모리 셀의 문턱 전압이 제300 구간(SEC2)에 속할 경우, 메모리 장치(150)는 해당 메모리 셀의 경판정 데이터(hard decision data, hard data)를 '0'으로 결정할 수 있고, 해당 메모리 셀의 연판정 데이터(soft decision data, soft data)를 '0'으로 결정할 수 있다. 데이터가 오류일 가능성이 낮을 경우, 해당 메모리 셀의 연판정 데이터는 '0'일 수 있다.
한편, 메모리 장치(150)가 오류 가능성이 50%에 대응하여 제2 구간(SEC1)을 설정했다고 가정한다. 메모리 셀의 문턱 전압이 제2 구간(SEC1)에 속할 경우, 메모리 장치(150)가 수행하는 해당 메모리 셀에 대한 첫번째 읽기 동작에서 해당 메모리 셀에 저장된 데이터는 '0'일 수 있다. 메모리 장치(150)가 수행하는 해당 메모리 셀에 대한 두번째 읽기 동작에서는 해당 메모리 셀에 저장된 데이터가 '1'일 수 있다. 해당 메모리 셀의 문턱 전압이 제2 구간(SEC1)에 속하는 경우, 메모리 장치(150)는 해당 메모리 셀의 경판정 데이터(hard decision data, hard data)를 의미 없음(Don't Care, X)으로 결정할 수 있으나, 도 5에서 설명하는 실시예에서는 경판정 데이터를 '0'으로 결정할 수 있다. 대신, 메모리 장치(150)는 해당 메모리 셀의 연판정 데이터(soft decision data, soft data)를 '1'으로 결정할 수 있다.
도 5를 참조하면, 메모리 셀로부터 출력된 경판정 데이터와 연판정 데이터의 조합은 '00', '01', '10'의 3가지로 결정될 수 있다. 메모리 장치(150)가 경판정 데이터와 연판정 데이터의 조합으로 '11'을 출력하는 경우는 발생하지 않을 수 있다. 경판정 데이터와 연판정 데이터의 조합이 두 비트의 데이터(4가지 경우)가 아닌 3가지 경우의 경우에는 메모리 장치(150) 내에서 해당 데이터를 한 비트의 데이터와 같이 전달할 수 있다. 메모리 장치(150) 내 전달 방식은 도 20 내지 도 21을 참조하여 후술한다.
도 6은 메모리 장치의 제1예를 설명한다. 도 6은 읽기 동작 중 메모리 셀에 저장된 데이터가 출력되는 경로를 중심으로 설명한다.
도 6을 참조하면, 메모리 장치(150)는 메모리 셀(402), 센싱 래치(404), 캐시 래치(406), 입출력 감지 증폭기(408), 및 입출력 제어 회로(380)를 포함할 수 있다. 메모리 셀(402)은 도 3 내지 도 4에서 설명한 셀 어레이(330)에 포함될 수 있다. 센싱 래치(404)는 도 1에서 설명한 데이터 래치(294), 도 3에서 설명한 페이지 버퍼(322), 및 도 4에서 설명한 데이터 레지스터(254)에 대응할 수 있다. 캐시 래치(406)는 도 1에서 설명한 캐시 래치(296) 및 도 4에서 설명한 캐시 레지스터(256)에 대응할 수 있다. 캐시 래치(406)에 저장된 경판정 데이터 혹은 연판정 데이터는 입출력 감지 증폭기(408)를 통해 감지, 증폭되어 입출력 제어 회로(380)로 전달될 수 있다.
도 3 및 도 6을 참조하면, 메모리 셀(403)을 포함하는 셀 어레이(330)와 센싱 래치(404)와 캐시 래치(406)를 포함하는 페이지 버퍼 회로
도 7은 도 6에서 설명한 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 동작을 설명한다. 읽기 동작은 메모리 장치(150)의 내부에서 수행되는 동작(Internal)과 메모리 장치(150)와 컨트롤러(130) 사이에서 수행되는 동작(IO)으로 구분하여 설명할 수 있다.
메모리 장치(150)가 수행하는 읽기 동작은 페이지 읽기 동작(Page Read)과 연판정 데이터 읽기 동작(Soft Data Read)으로 구분될 수 있다. 도 7에서는 메모리 장치(150)는 읽기 명령에 대응하여 수행하는 읽기 동작 중 경판정 데이터와 연판정 데이터를 독립적으로 획득하는 경우를 예로 들어 설명한다.
제1 페이지(Page0)에 대한 읽기 명령(Read CMD)이 메모리 장치(150)에 입력되면, 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 제어 회로(180)는 제1 페이지(Page0)에서 경판정 데이터를 획득하기 위한 센싱 동작(Page0 hard sensing)을 수행할 수 있다. 획득된 경판정 데이터는 센싱 래치(404)에서 캐시 래치(406)로 전달될 수 있다(QS to QC Transfer).
컨트롤러(130)는 메모리 장치(150)의 상태 정보를 확인할 수 있고, 메모리 장치(150)는 제1 페이지(Page0)에 대한 읽기 동작이 완료되었는 지를 확인할 수 있다(SR). 제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)이 입력되면, 메모리 장치(150)는 경판정 데이터를 출력할 수 있다(Hard Dout).
경판정 데이터가 출력되면 페이지 읽기 동작(Page read)은 종료된다. 컨트롤러(130)는 경판정 데이터를 바탕으로 메모리 장치(150)에서 전달된 데이터의 오류를 확인하고 정정할 수 있다. 만약 데이터에서 오류가 발견되지 않거나 오류가 정정되었다면, 컨트롤러(130)가 메모리 장치(150)에 전달한 제1 페이지(Page0)에 대한 읽기 명령(Read CMD)에 대한 동작은 종료될 수 있다. 만약 데이터에서 오류가 발견되었는데 오류가 정정되지 않았다면, 컨트롤러(130)는 메모리 장치(150)에 제1 페이지(Page0)에 대한 연판정 데이터 읽기 명령(Soft Read CMD)를 전달할 수 있다.
연판정 데이터 읽기 명령(Soft Read CMD)이 입력되면, 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 제어 회로(180)는 제1 페이지(Page0)에서 연판정 데이터를 획득하기 위한 센싱 동작(Page0 soft sensing)을 수행할 수 있다. 획득된 연판정 데이터는 센싱 래치(404)에서 캐시 래치(406)로 전달될 수 있다(QS1 to QC Transfer).
컨트롤러(130)는 메모리 장치(150)의 상태 정보를 확인할 수 있고, 메모리 장치(150)는 제1 페이지(Page0)에 대한 읽기 동작이 완료되었는 지를 확인할 수 있다(SR). 제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)이 입력되면, 메모리 장치(150)는 연판정 데이터를 출력할 수 있다(Soft Dout).
도 6 및 도 7을 참조하면, 메모리 장치(150)는 메모리 셀(402)과 연결된 하나의 센싱 래치(404)와 하나의 캐시 래치(406)를 포함하고 있다. 메모리 장치(150)는 메모리 셀(402)로부터 경판정 데이터와 연판정 데이터를 함께 혹은 연속적으로 획득하지 못하기 때문에, 컨트롤러(130)가 제1 페이지(Page0)로부터 출력된 데이터에 에러가 포함되면 연판정 데이터를 수신하는 데 소요되는 시간이 길어질 수 있다.
도 8은 메모리 장치의 제2예를 설명한다.
도 8을 참조하면, 메모리 장치(150)는 메모리 셀(402), 복수의 센싱 래치(404A, 404B), 캐시 래치(406), 입출력 감지 증폭기(408), 및 입출력 제어 회로(380)를 포함할 수 있다. 메모리 셀(402)은 도 3 내지 도 4에서 설명한 셀 어레이(330)에 포함될 수 있다. 복수의 센싱 래치(404A, 404B)는 도 1에서 설명한 데이터 래치(294), 도 3에서 설명한 페이지 버퍼(322), 및 도 4에서 설명한 데이터 레지스터(254)에 대응할 수 있다. 캐시 래치(406)는 도 1에서 설명한 캐시 래치(296) 및 도 4에서 설명한 캐시 레지스터(256)에 대응할 수 있다.
메모리 장치(150)는 메모리 셀(402)로부터 경판정 데이터(Hard Data) 및 연판정 데이터(Soft Data)를 함께 혹은 연속적으로 획득할 수 있다. 메모리 장치(150)는 하나의 메모리 셀(402)에 연결된 복수의 센싱 래치(404A, 404B)를 포함할 수 있다. 예를 들어, 메모리 셀(402)에서 경판정 데이터(Hard Data)를 획득하여 제1 센싱 래치(404A)에 저장하고, 메모리 셀(402)에서 연판정 데이터(Soft Data)를 획득하여 제2 센싱 래치(404B)에 저장할 수 있다. 복수의 센싱 래치(404A, 404B)에 저장된 경판정 데이터(Hard Data) 및 연판정 데이터(Soft Data)를 순차적으로 캐시 래치(406)에 전달할 수 있다. 캐시 래치(406)에 저장된 경판정 데이터 혹은 연판정 데이터는 입출력 감지 증폭기(408)를 통해 감지, 증폭되어 입출력 제어 회로(380)로 전달될 수 있다.
도 9는 도 8에서 설명한 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 동작을 설명한다. 읽기 동작은 메모리 장치(150)의 내부에서 수행되는 동작(Internal)과 메모리 장치(150)와 컨트롤러(130) 사이에서 수행되는 동작(IO)으로 구분하여 설명할 수 있다.
도 8 및 도 9에서는 메모리 장치(150)는 읽기 명령에 대응하여 수행하는 읽기 동작 중 경판정 데이터와 연판정 데이터를 함께 혹은 연속적으로 획득하는 경우를 예로 들어 설명한다.
제1 페이지(Page0)에 대한 읽기 명령(Read CMD)이 메모리 장치(150)에 입력되면, 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 제어 회로(180)는 제1 페이지(Page0)에서 경판정 데이터 및 연판정 데이터를 획득하기 위한 센싱 동작(Page0 hard/soft sensing)을 수행할 수 있다. 획득된 경판정 데이터는 제1 센싱 래치(404A)에서 캐시 래치(406)로 전달될 수 있다(QS to QC Transfer).
컨트롤러(130)는 메모리 장치(150)의 상태 정보를 확인할 수 있고, 메모리 장치(150)는 제1 페이지(Page0)에 대한 읽기 동작으로 경판정 데이터와 연판정 데이터가 확보되었는 지를 확인할 수 있다(SR). 제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)이 입력되면, 메모리 장치(150)는 캐시 래치(406)에 저장된 경판정 데이터를 출력할 수 있다(Hard Dout).
컨트롤러(130)는 경판정 데이터를 바탕으로 메모리 장치(150)에서 전달된 데이터의 오류를 확인하고 정정할 수 있다. 만약 데이터에서 오류가 발견되지 않거나 오류가 정정되었다면, 컨트롤러(130)가 메모리 장치(150)에 전달한 제1 페이지(Page0)에 대한 읽기 명령(Read CMD)에 대한 동작은 종료될 수 있다. 만약 데이터에서 오류가 발견되었는데 오류가 정정되지 않았다면, 컨트롤러(130)는 메모리 장치(150)에 제1 페이지(Page0)에 대한 연판정 데이터 읽기 명령(Soft Read CMD)를 전달할 수 있다. 실시예에 따라, 컨트롤러(130)는 제1 페이지(Page0)에 대한 경판정 데이터를 확보한 후, 제1 페이지(Page0)에 대한 연판정 데이터를 확보하기 위해 연판정 데이터 읽기 명령(Soft Read CMD)를 메모리 장치(150)에 전달할 수 있다.
연판정 데이터 읽기 명령(Soft Read CMD)이 입력되면, 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 제1 페이지(Page0)에 대한 연판정 데이터(Soft Data)는 경판정 데이터(Hard Data)와 함께 혹은 연속적으로 획득되어 제2 센싱 래치(404B)에 저장되어 있으므로, 제어 회로(180)는 제1 페이지(Page0)에서 연판정 데이터를 획득하기 위한 센싱 동작(Page0 soft sensing)을 수행할 필요가 없다. 획득된 연판정 데이터는 센싱 래치(404)에서 캐시 래치(406)로 전달될 수 있다(QS to QC Transfer).
컨트롤러(130)는 메모리 장치(150)의 상태 정보를 확인할 필요가 없다. 제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)이 입력되면, 메모리 장치(150)는 연판정 데이터를 출력할 수 있다(Soft Dout).
도 8 및 도 9을 참조하면, 메모리 장치(150)는 메모리 셀(402)과 연결된 복수의 센싱 래치(404A, 404B)와 하나의 캐시 래치(406)를 포함하고 있다. 메모리 장치(150)는 메모리 셀(402)로부터 경판정 데이터와 연판정 데이터를 함께 혹은 연속적으로 획득하여 서로 다른 센싱 래치(404A, 404B)에 저장할 수 있기 때문에, 컨트롤러(130)가 제1 페이지(Page0)로부터 출력된 데이터에 에러가 포함되면 연판정 데이터(Soft Data)를 수신하는 데 소요되는 시간을 줄일 수 있다.
도 10은 메모리 장치에 포함된 페이지 버퍼 회로의 제1예를 설명한다. 도 10은 도 3에서 설명한 페이지 버퍼 회로(320)에 대응하는 제1 페이지 버퍼 회로(320A) 내 일부 구성에 대한 예를 설명한다.
도 10을 참조하면, 제1 페이지 버퍼 회로(320A)에 포함된 메모리 셀(402)과 연결된 센스 라인(SO)과 연결된 데이터 래치(294) 및 캐시 래치(296)를 설명한다. 데이터 래치(294)는 복수의 인버터가 노드(Q2, Q2_N)에 연결되어 있고, 리셋 신호(RST2) 및 셋 신호(SET2)에 의해 읽기 동작 후 데이터 래치(294)에 저장된 값을 리셋하거나, 프로그램 동작을 위해 특정 값으로 설정할 수 있다. 데이터 래치(294)는 메모리 셀(402)에 저장된 데이터를 센싱하기 전 센스 라인(SO)에 의해 접지 전압과 연결될 수 있다. 데이터 래치(294)와 연결된 캐시 래치(296)은 복수의 인버터가 노드(QC, QC_N)에 연결되어 있고, 리셋 신호(CRST)에 의해 저장된 값은 리셋될 수 있다. 센스 라인(SO)은 메모리 셀(402)과 연결될 수 있으며, 메모리 셀(402)로부터 전달된 값은 제어 신호(TRAN2, TRANC_N, TRANC)를 통해 데이터 래치(294) 혹은 캐시 래치(296)에 저장될 수 있다.
메모리 셀(402), 데이터 래치(294), 및 캐시 래치(296)가 모두 센스 라인(SO)을 통해 연결되어 있으므로, 경판정 데이터 혹은 연판정 데이터가 메모리 셀(402)에서 데이터 래치(294)로 전달되는 과정과 데이터 래치(294)에서 캐시 래치(296)로 전달되는 과정은 동시에 수행될 수 없다. 또한, 캐시 전송 신호(CS)에 대응하여 캐시 래치(296)로부터 입출력 라인(BITOUTB, BITOUT)을 통해 경판정 데이터 혹은 연판정 데이터가 전송되는 과정 역시 동시에 수행될 수 없다. 따라서, 제1 페이지 버퍼 회로(320A)에 하나의 메모리 셀(402)에 대응하여 복수의 데이터 래치(294)가 포함되더라도, 메모리 장치(150)의 입출력 속도를 개선하는 데 한계가 있다.
도 11은 메모리 장치에 포함된 페이지 버퍼 회로의 제2예를 설명한다. 도 11은 도 3에서 설명한 페이지 버퍼 회로(320)에 대응하는 제2 페이지 버퍼 회로(320B) 내 일부 구성에 대한 예를 설명한다.
도 10을 참조하면, 제2 페이지 버퍼 회로(320B)에 포함된 메모리 셀(402)과 연결된 센스 라인(SO)과 연결된 데이터 래치(294) 및 캐시 래치(296)를 설명한다. 데이터 래치(294)는 복수의 인버터가 노드(Q2, Q2_N)에 연결되어 있고, 리셋 신호(RST2) 및 셋 신호(SET2)에 의해 읽기 동작 후 데이터 래치(294)에 저장된 값을 리셋하거나, 프로그램 동작을 위해 특정 값으로 설정할 수 있다. 데이터 래치(294)는 메모리 셀(402)에 저장된 데이터를 센싱하기 전 센스 라인(SO)에 의해 접지 전압과 연결될 수 있다. 데이터 래치(294)와 연결된 캐시 래치(296)은 복수의 인버터가 노드(QC, QC_N)에 연결되어 있고, 리셋 신호(CRST)에 의해 저장된 값은 리셋될 수 있다. 센스 라인(SO)은 메모리 셀(402)과 연결될 수 있으며, 메모리 셀(402)로부터 전달된 값은 제어 신호(TRAN2, TRANC_N, TRANC)를 통해 데이터 래치(294) 혹은 캐시 래치(296)에 저장될 수 있다.
메모리 셀(402), 데이터 래치(294), 및 캐시 래치(296)가 모두 센스 라인(SO)을 통해 연결되어 있을 뿐만 아니라, 데이터 래치(294)와 캐시 래치(296)를 연결하는 추가 라인이 있고, 전송 제어 신호(TRAN2C)에 의해 연결될 수 있다.
데이터 래치(294)와 캐시 래치(296)가 센스 라인(SO) 외에도 전송 제어 신호(TRAN2C)을 통해 연결될 수 있으므로, 데이터 래치(294)에서 캐시 래치(296)로 경판정 데이터 혹은 연판정 데이터를 전달하는 동작을 다른 동작과 독립적으로 혹은 병렬로 수행할 수 있다. 메모리 셀(402)과 센스 라인(SO)을 통해 연결된 데이터 래치(294)가 두 개인 경우(즉, 도 8에서 설명한 메모리 장치(150)와 같이 복수의 센싱 래치(404A, 404B)를 포함하는 경우), 메모리 셀(402)로부터 획득한 경판정 데이터를 하나의 센싱 래치(404A)를 통해 캐시 래치(296)에 저장하고, 메모리 셀(402)에서 연판정 데이터를 읽어 다른 센싱 래치(404B) 에 저장할 수 있다. 메모리 셀(402)에서 연판정 데이터를 획득하여 다른 데이터 래치에 저장하는 동안, 이미 데이터 래치에 저장되어 있던 경판정 데이터를 별도의 라인을 통해 캐시 래치(296)로 전달할 수 있다.
도 8에서 설명한 실시예와 같이, 메모리 장치(150) 내 두 개의 데이터 래치와 하나의 캐시 래치가 포함된 경우, 하나의 데이터 래치에서 캐시 래치(296)로 전달되는 과정이 메모리 셀(402)에서 다른 하나의 데이터 래치로 데이터를 획득하는 과정 혹은 캐시 전송 신호(CS)에 대응하여 캐시 래치(296)로부터 입출력 라인(BITOUTB, BITOUT)을 통해 경판정 데이터 혹은 연판정 데이터가 전송되는 과정과 병렬로 수행될 수 있다. 따라서, 제2 페이지 버퍼 회로(320B)에 하나의 메모리 셀(402)에 대응하는 복수의 데이터 래치(294)를 통해 메모리 장치(150)의 입출력 속도를 개선할 수 있다.
도 12는 도 11에서 설명한 페이지 버퍼 회로를 포함하는 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 동작을 설명한다. 읽기 동작은 메모리 장치(150)의 내부에서 수행되는 동작(Internal)과 메모리 장치(150)와 컨트롤러(130) 사이에서 수행되는 동작(IO)으로 구분하여 설명할 수 있다. 도 12는 순차적인 읽기 동작(sequential read, cache read)에서의 경판정 데이터와 연판정 데이터를 출력하는 동작을 설명한다. 순차적인 읽기 동작(sequential read, cache read)은 제1 페이지(Page0)와 제2 페이지(Page1)에서 수행될 수 있고, 제1 페이지(Page0)와 제2 페이지(Page1)는 동일한 비트 라인 혹은 도 11에서 설명한 동일한 센스 라인(SO)을 통해 동일한 데이터 래치와 동일한 캐시 래치에 연결될 수 있다.
도 12를 참조하면, 제1 페이지(Page0)에 대한 읽기 명령(Read CMD)이 메모리 장치(150)에 입력되면, 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 제어 회로(180)는 제1 페이지(Page0)에서 경판정 데이터 및 연판정 데이터를 획득하기 위한 센싱 동작(Page0 hard/soft sensing)을 수행할 수 있다. 획득된 경판정 데이터는 제1 센싱 래치(404A)에서 캐시 래치(406)로 전달될 수 있고 연판정 데이터는 제2 센싱 래치(404B)에 저장될 수 있다(Store hard data to QC, Store soft data to Q2).
컨트롤러(130)는 메모리 장치(150)의 상태 정보를 확인할 수 있고, 메모리 장치(150)는 제1 페이지(Page0)에 대한 읽기 동작으로 경판정 데이터와 연판정 데이터가 확보되었는 지를 확인할 수 있다(SR).
컨트롤러(130)는 제2 페이지(Page1)에 대한 읽기 명령(Read CMD)을 메모리 장치(150)에 전달할 수 있다. 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 제어 회로(180)는 제2 페이지(Page1)에서 경판정 데이터 및 연판정 데이터를 획득하기 위한 센싱 동작(Page0 hard/soft sensing)을 수행할 수 있다.
메모리 장치(150)는 제1 페이지(Page0)에 대한 경판정 데이터 및 연판정 데이터를 컨트롤러(130)로 출력하지 않은 상태이므로, 제2 페이지(Page1)에 대한 경판정 데이터 및 연판정 데이터를 획득하는 동작을 빠르게 진행할 필요는 없다. 메모리 장치(150)가 제2 페이지(Page1)에 대한 경판정 데이터 및 연판정 데이터를 함께 혹은 연속적으로 획득하는 동작은 제1 페이지(Page0)에 대한 경판정 데이터 및 연판정 데이터를 출력하는 동안 수행되더라도 메모리 장치(150)의 데이터 입출력 성능을 악화시키지 않을 수 있다.
제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)이 입력되면, 메모리 장치(150)는 캐시 래치(406)에 저장된 경판정 데이터를 출력할 수 있다(Hard Dout). 이후, 컨트롤러(130)는 제1 페이지(Page0)에 대한 경판정 데이터를 확보한 후, 제1 페이지(Page0)에 대한 연판정 데이터를 확보하기 위해 연판정 데이터 읽기 명령(Soft Read CMD)를 메모리 장치(150)에 전달할 수 있다.
실시예에 따라, 컨트롤러(130)는 경판정 데이터를 바탕으로 메모리 장치(150)에서 전달된 데이터의 오류를 확인하고 정정할 수 있다. 만약 데이터에서 오류가 발견되지 않거나 오류가 정정되었다면, 컨트롤러(130)가 메모리 장치(150)에 전달한 제1 페이지(Page0)에 대한 읽기 명령(Read CMD)에 대한 동작은 종료될 수 있다. 만약 데이터에서 오류가 발견되었는데 오류가 정정되지 않았다면, 컨트롤러(130)는 메모리 장치(150)에 제1 페이지(Page0)에 대한 연판정 데이터 읽기 명령(Soft Read CMD)를 전달할 수 있다.
연판정 데이터 읽기 명령(Soft Read CMD)이 입력되면, 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 메모리 장치(150)는 제1 페이지(Page0)에 대한 연판정 데이터를 이미 확보한 상태이므로, 메모리 장치(150)는 제2 페이지(Page1)에 경판정 데이터(Hard Data) 및 연판정 데이터(Soft Data)를 함께 혹은 연속적으로 획득하는 동작을 계속할 수 있다. 또한, 제2 센싱 래치(404B)에 저장된 제1 페이지(Page0)에 대한 연판정 데이터를 캐시 래치(406)로 전달할 수 있다(Q2 to QC Transfer).
컨트롤러(130)가 데이터 출력 명령(Dout CMD)을 전달하면, 메모리 장치(150)는 제1 페이지(Page0)에 대한 연판정 데이터를 출력할 수 있다(Soft Dout). 제어 회로(180)는 제2 페이지(Page1)에서 경판정 데이터 및 연판정 데이터를 획득하기 위한 센싱 동작(Page1 hard/soft sensing)을 수행할 수 있다.
도 13을 참조하면, 메모리 장치(150)는 메모리 셀(402)과 연결된 복수의 센싱 래치(404A, 404B)와 하나의 캐시 래치(406)를 포함하는 경우, 메모리 장치(150)는 순차적인 읽기 동작(sequential read, cache read)에 대응하여 경판정 데이터와 연판정 데이터를 출력하는 과정에서 복수의 메모리 셀에서 경판정 데이터 및 연판정 데이터를 획득하고 전달하는 메모리 장치(150)의 내부 동작을 병렬로 수행함으로써, 순차적인 읽기 동작(sequential read, cache read)에서 경판정 데이터와 연판정 데이터를 출력하는 데 지연을 줄일 수 있다.
도 13은 메모리 장치의 제3예를 설명한다.
도 13을 참조하면, 메모리 장치(150)는 메모리 셀(402), 복수의 센싱 래치(404A, 404B), 복수의 캐시 래치(406A, 406B), 입출력 감지 증폭기(408), 및 입출력 제어 회로(380)를 포함할 수 있다. 메모리 셀(402)은 도 3 내지 도 4에서 설명한 셀 어레이(330)에 포함될 수 있다. 복수의 센싱 래치(404A, 404B)는 도 1에서 설명한 데이터 래치(294), 도 3에서 설명한 페이지 버퍼(322), 및 도 4에서 설명한 데이터 레지스터(254)에 대응할 수 있다. 캐시 래치(406)는 도 1에서 설명한 캐시 래치(296) 및 도 4에서 설명한 캐시 레지스터(256)에 대응할 수 있다.
메모리 장치(150)는 메모리 셀(402)로부터 경판정 데이터(Hard Data) 및 연판정 데이터(Soft Data)를 함께 혹은 연속적으로 획득할 수 있다. 메모리 장치(150)는 하나의 메모리 셀(402)에 연결된 복수의 센싱 래치(404A, 404B)를 포함할 수 있다. 예를 들어, 메모리 셀(402)에서 경판정 데이터(Hard Data)를 획득하여 제1 센싱 래치(404A)에 저장하고, 메모리 셀(402)에서 연판정 데이터(Soft Data)를 획득하여 제2 센싱 래치(404B)에 저장할 수 있다. 복수의 센싱 래치(404A, 404B)에 저장된 경판정 데이터(Hard Data) 및 연판정 데이터(Soft Data)를 순차적으로 복수의 캐시 래치(406A, 406B)에 전달할 수 있다. 복수의 캐시 래치(406A, 406B)에 저장된 경판정 데이터 혹은 연판정 데이터는 입출력 감지 증폭기(408)를 통해 감지, 증폭되어 입출력 제어 회로(380)로 전달될 수 있다.
메모리 장치(150) 내 하나의 메모리 셀(402)에 연결된 복수의 센싱 래치(404A, 404B)와 복수의 캐시 래치(406A, 406B)를 포함하고 있어, 도 8에서 설명한 실시예에 비하여 메모리 셀(402)에서 획득한 경판정 데이터(Hard Data)와 연판정 데이터(Soft Data)를 임시 저장하고 전달하기 더욱 용이할 수 있다.
도 14는 도 13에서 설명한 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 동작을 설명한다. 읽기 동작은 메모리 장치(150)의 내부에서 수행되는 동작(Internal)과 메모리 장치(150)와 컨트롤러(130) 사이에서 수행되는 동작(IO)으로 구분하여 설명할 수 있다. 도 14에서는 메모리 장치(150) 내 제1 페이지(Page0)에 대한 랜덤 읽기 동작(Normal Read)의 경우와 제1 페이지(Page0) 내지 제3 페이지(Page2)에 대한 순차적인 읽기 동작(sequential read, Cache Read)의 경우를 구분하여 설명한다.
랜덤 읽기 동작(Normal Read)의 경우, 컨트롤러(130)는 메모리 장치(150)에 제1 페이지(Page0)에 대한 읽기 명령(Read CMD)를 전달할 수 있다. 제1 페이지(Page0)에 대한 읽기 명령(Read CMD)이 메모리 장치(150)에 입력되면, 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 제어 회로(180)는 제1 페이지(Page0)에서 경판정 데이터 및 연판정 데이터를 획득하기 위한 센싱 동작(Page0 hard/soft sensing)을 수행할 수 있다. 획득된 경판정 데이터는 제1 센싱 래치(404A)에서 제1 캐시 래치(406A)로 전달될 수 있고, 획득된 연판정 데이터는 제2 센싱 래치(404B)에서 제2 캐시 래치(406B)로 전달될 수 있다(QS1/2 to QC1/2 Transfer).
컨트롤러(130)는 메모리 장치(150)의 상태 정보를 확인할 수 있고, 메모리 장치(150)는 제1 페이지(Page0)에 대한 읽기 동작으로 경판정 데이터와 연판정 데이터가 확보되었는 지를 확인할 수 있다(SR). 제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)이 입력되면, 메모리 장치(150)는 캐시 래치(406)에 저장된 경판정 데이터를 출력할 수 있다(Hard Dout).
컨트롤러(130)는 제1 페이지(Page0)에 대한 경판정 데이터를 확보한 후, 제1 페이지(Page0)에 대한 연판정 데이터를 확보하기 위해 연판정 데이터 읽기 명령(Soft Read CMD)를 메모리 장치(150)에 전달할 수 있다. 연판정 데이터 읽기 명령(Soft Read CMD)이 입력되면, 메모리 장치(150)는 제1 페이지(Page0)로부터 확보한 연판정 데이터를 제2 캐시 래치(406B)로 전달할 수 있다. 제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)이 입력되면, 메모리 장치(150)는 제2 캐시 래치(406B)에 저장된 연판정 데이터를 출력할 수 있다(Soft Dout).
도 13을 참조하면, 메모리 장치(150)는 메모리 셀(402)과 연결된 복수의 센싱 래치(404A, 404B)와 복수의 캐시 래치(406A, 406B)를 포함하고 있다. 메모리 장치(150)는 메모리 셀(402)로부터 경판정 데이터와 연판정 데이터를 함께 혹은 연속적으로 획득하여 서로 다른 센싱 래치(404A, 404B)에 저장하고 서로 다른 캐시 래치(406A, 406B)를 통해 전달될 수 있기 때문에, 컨트롤러(130)가 제1 페이지(Page0)로부터 출력된 데이터에 에러가 포함되면 연판정 데이터(Soft Data)를 수신하는 데 소요되는 시간을 줄일 수 있다.
순차적인 읽기 동작(sequential read, Cache Read)의 경우, 제1 페이지(Page0)에 대한 읽기 명령(Read CMD)이 메모리 장치(150)에 입력되면, 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 제어 회로(180)는 제1 페이지(Page0)에서 경판정 데이터 및 연판정 데이터를 획득하기 위한 센싱 동작(Page0 hard/soft sensing)을 수행할 수 있다. 획득된 경판정 데이터는 제1 센싱 래치(404A)에서 제1 캐시 래치(406A)로 전달될 수 있고, 획득된 연판정 데이터는 제2 센싱 래치(404B)에서 제2 캐시 래치(406B)로 전달될 수 있다(QS1/2 to QC1/2 Transfer).
컨트롤러(130)는 메모리 장치(150)의 상태 정보를 확인할 수 있고, 메모리 장치(150)는 제1 페이지(Page0)에 대한 읽기 동작으로 경판정 데이터와 연판정 데이터가 확보되었는 지를 확인할 수 있다(SR).
컨트롤러(130)는 제2 페이지(Page1)에 대한 읽기 명령(Read CMD)을 메모리 장치(150)에 전달할 수 있다. 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 제어 회로(180)는 제2 페이지(Page1)에서 경판정 데이터 및 연판정 데이터를 획득하기 위한 센싱 동작(Page0 hard/soft sensing)을 수행할 수 있다. 복수의 센싱 래치(404A, 404B)와 복수의 캐시 래치(406A, 406B)가 메모리 장치(150)에 포함된 경우, 제1 페이지(Page0)에 대한 경판정 데이터와 연판정 데이터를 복수의 센싱 래치(404A, 404B)에서 복수의 캐시 래치(406A, 406B)로 이동시킬 수 있다. 제1 페이지(Page0)에 대한 경판정 데이터와 연판정 데이터를 복수의 센싱 래치(404A, 404B)에서 복수의 캐시 래치(406A, 406B)로 이동시키면, 메모리 장치(150)가 제2 페이지(Page1)로부터 확보한 경판정 데이터와 연판정 데이터를 복수의 센싱 래치(404A, 404B)에 저장할 수 있다.
제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)이 입력되면, 메모리 장치(150)는 제1 캐시 래치(406A)에 저장된 경판정 데이터를 출력할 수 있다(Hard Dout). 이후, 컨트롤러(130)는 제1 페이지(Page0)에 대한 경판정 데이터를 확보한 후, 제1 페이지(Page0)에 대한 연판정 데이터를 확보하기 위해 연판정 데이터 읽기 명령(Soft Read CMD)를 메모리 장치(150)에 전달할 수 있다.
연판정 데이터 읽기 명령(Soft Read CMD)이 입력되더라도, 메모리 장치(150)는 제1 페이지(Page0) 및 제2 페이지(Page1)에 대한 경판정 및 연판정 데이터를 이미 확보한 상태이므로, 메모리 장치(150)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 필요가 없다. 컨트롤러(130)는 제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)를 전달하고, 메모리 장치(150)는 제1 페이지(Page0)에 대한 연판정 데이터를 출력할 수 잇다(Soft Dout).
컨트롤러(130)는 제3 페이지(Page2)에 대한 읽기 명령(Read CMD)을 전달할 수 있다. 메모리 장치(150)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 메모리 장치(150)는 제1 페이지(Page0)에 대한 경판정 데이터와 연판정 데이터를 모두 출력했다. 이후, 제2 페이지(Page1)에 대한 경판정 데이터와 연판정 데이터는 복수의 센싱 래치(404A, 404B)에서 복수의 캐시 래치(406A, 406B)로 이동시킬 수 있다(QS1/2 to QC1/2 Transfer). 복수의 센싱 래치(404A, 404B)가 사용 가능해진 후, 메모리 장치(150)는 제3 페이지(Page2)로부터 경판정 데이터(Hard Data) 및 연판정 데이터(Soft Data)를 함께 혹은 연속적으로 획득하는 동작을 수행할 수 있다(Page2 hard/soft sensing). 컨트롤러(130)가 데이터 출력 명령(Dout CMD)을 전달하면, 메모리 장치(150)는 제2 페이지(Page0)에 대한 경판정 데이터를 출력할 수 있다(Hard Dout).
도 14를 참조하면, 메모리 장치(150)는 메모리 셀(402)과 연결된 복수의 센싱 래치(404A, 404B)와 복수의 캐시 래치(406A, 406B)를 포함하는 경우, 메모리 장치(150)는 랜덤 읽기 동작(Normal Read) 뿐만 아니라 순차적인 읽기 동작(sequential read, cache read)에 대응하여 경판정 데이터와 연판정 데이터를 출력하는 과정과 복수의 메모리 셀에서 경판정 데이터 및 연판정 데이터를 획득하고 전달하는 메모리 장치(150)의 내부 동작을 병렬로 수행함으로써, 랜덤 읽기 동작(Normal Read) 및 순차적인 읽기 동작(sequential read, cache read)에서 경판정 데이터와 연판정 데이터를 출력하는 데 지연을 줄일 수 있다.
도 15는 메모리 장치의 제4예를 설명한다.
도 13을 참조하면, 메모리 장치(150)는 메모리 셀(402), 복수의 센싱 래치(404A, 404B), 복수의 캐시 래치(406A, 406B), 복수의 입출력 감지 증폭기(408A, 408B), 및 입출력 제어 회로(380)를 포함할 수 있다. 메모리 셀(402)은 도 3 내지 도 4에서 설명한 셀 어레이(330)에 포함될 수 있다. 복수의 센싱 래치(404A, 404B)는 도 1에서 설명한 데이터 래치(294), 도 3에서 설명한 페이지 버퍼(322), 및 도 4에서 설명한 데이터 레지스터(254)에 대응할 수 있다. 캐시 래치(406)는 도 1에서 설명한 캐시 래치(296) 및 도 4에서 설명한 캐시 레지스터(256)에 대응할 수 있다.
메모리 장치(150)는 메모리 셀(402)로부터 경판정 데이터(Hard Data) 및 연판정 데이터(Soft Data)를 함께 혹은 연속적으로 획득할 수 있다. 메모리 장치(150)는 하나의 메모리 셀(402)에 연결된 복수의 센싱 래치(404A, 404B)를 포함할 수 있다. 예를 들어, 메모리 셀(402)에서 경판정 데이터(Hard Data)를 획득하여 제2 센싱 래치(404B)에 저장하고, 메모리 셀(402)에서 연판정 데이터(Soft Data)를 획득하여 제1 센싱 래치(404A)에 저장할 수 있다. 복수의 센싱 래치(404A, 404B)에 저장된 경판정 데이터(Hard Data) 및 연판정 데이터(Soft Data)를 순차적으로 복수의 캐시 래치(406A, 406B)에 전달할 수 있다. 복수의 캐시 래치(406A, 406B)에 저장된 경판정 데이터 혹은 연판정 데이터는 복수의 입출력 감지 증폭기(408A, 408B)를 통해 감지, 증폭되어 입출력 제어 회로(380)로 전달될 수 있다.
메모리 장치(150)는 연판정 데이터를 압축할 수 있는 데이터 압축 회로(412)를 더 포함할 수 있다. 연판정 데이터를 감지, 증폭한 제1 입출력 감지 증폭기(408A)와 연결된 데이터 압축 회로(412)는 연판정 데이터를 압축할 수 있고, 데이터 압축 회로(412)에 의해 압축된 연판정 데이터는 레지스터(414)에 저장될 수 있다. 실시예에 따라, 데이터 압축 회로(412)는 런 렝스 부호화(Run-length encoding, RLE) 또는 런 길이 부호화를 통해 연판정 데이터를 압축할 수 있다. 런 렝스 부호화(RLE) 또는 런 길이 부호화는 간단한 비손실 압축 방법으로서 데이터에서 같은 값이 연속해서 나타나는 것을 그 개수와 반복되는 값만으로 표현하는 방법이다. 예를 들어, 런 렝스 부호화(RLE)를 통해, 데이터 내 '1'이 연속하여 나타나는 개수 혹은 '0'이 연속하여 나타나는 개수만으로 데이터를 표시할 수 있다. 데이터 압축 회로(412)는 압축된 연판정 데이터의 크기가 일정하도록 설정할 수 있다. 예를 들면, 데이터 압축 회로(412)는 384 bit의 연판정 데이터를 64 bit의 압축된 연판정 데이터로 압축할 수 있다(예, 데이터 압축비 (Data Compression Ratio), 1:6).
메모리 장치(150)는 제2 입출력 감지 증폭기(408B)와 레지스터(414)와 연결되어 경판정 데이터 혹은 압축된 연판정 데이터를 선택적으로 입출력 제어 회로(380)로 전달할 수 있는 멀티플렉서(416)를 포함할 수 있다.
메모리 장치(150) 내 하나의 메모리 셀(402)에 연결된 복수의 센싱 래치(404A, 404B)와 복수의 캐시 래치(406A, 406B)를 포함하고 있어, 도 8에서 설명한 실시예에 비하여 메모리 셀(402)에서 획득한 경판정 데이터(Hard Data)와 연판정 데이터(Soft Data)를 임시 저장하고 전달하기 더욱 용이할 수 있다. 또한, 메모리 장치(150)가 복수의 입출력 감지 증폭기(408A, 408B)를 포함하고 있으므로, 입출력 제어 회로(380)로 연결된 입출력 라인에 복수의 입출력 감지 증폭기(408A, 408B)의 출력 중 하나를 선택하여 전달하기 위해 멀티 플렉서(416)를 포함할 수 있다. 경판정 데이터와 연판정 데이터를 처리하는 데이터 패스를 구별하여, 연판정 데이터를 압축하는 과정으로 인해 경판정 데이터의 입출력 속도가 낮아지는 것을 피할 수 있다. 또한, 메모리 장치(150)는 연판정 데이터를 압축하기 위한 동작 마진을 확보할 수 있다.
도 16은 도 15에서 설명한 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 동작을 설명한다. 읽기 동작은 메모리 장치(150)의 내부에서 수행되는 동작(Internal)과 메모리 장치(150)와 컨트롤러(130) 사이에서 수행되는 동작(IO)으로 구분하여 설명할 수 있다. 도 14와 유사하게, 도 16에서는 메모리 장치(150) 내 제1 페이지(Page0)에 대한 랜덤 읽기 동작(Normal Read)의 경우와 제1 페이지(Page0) 내지 제3 페이지(Page2)에 대한 순차적인 읽기 동작(sequential read, Cache Read)의 경우를 구분하여 설명한다.
랜덤 읽기 동작(Normal Read)의 경우, 컨트롤러(130)는 메모리 장치(150)에 제1 페이지(Page0)에 대한 읽기 명령(Read CMD)를 전달할 수 있다. 제1 페이지(Page0)에 대한 읽기 명령(Read CMD)이 메모리 장치(150)에 입력되면, 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 제어 회로(180)는 제1 페이지(Page0)에서 경판정 데이터 및 연판정 데이터를 획득하기 위한 센싱 동작(Page0 hard/soft sensing)을 수행할 수 있다. 획득된 경판정 데이터와 연판정 데이터는 제2 센싱 래치(404B) 및 제1 센싱 래치(404A)에서 제2 캐시 래치(406B) 및 제1 캐시 래치(406A)로 전달될 수 있다(QS1/2 to QC1/2 Transfer).
컨트롤러(130)는 메모리 장치(150)의 상태 정보를 확인할 수 있고, 메모리 장치(150)는 제1 페이지(Page0)에 대한 읽기 동작으로 경판정 데이터와 연판정 데이터가 확보되었는 지를 확인할 수 있다(SR). 제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)이 입력되면, 메모리 장치(150)는 캐시 래치(406)에 저장된 경판정 데이터를 출력할 수 있다(Hard Dout).
컨트롤러(130)는 제1 페이지(Page0)에 대한 경판정 데이터를 확보한 후, 제1 페이지(Page0)에 대한 연판정 데이터를 확보하기 위해 연판정 데이터 읽기 명령(Soft Read CMD)를 메모리 장치(150)에 전달할 수 있다. 연판정 데이터 읽기 명령(Soft Read CMD)이 입력되면, 메모리 장치(150)는 제1 페이지(Page0)로부터 확보한 연판정 데이터를 제2 캐시 래치(406B)로 전달할 수 있다. 제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)이 입력되면, 메모리 장치(150)는 제2 캐시 래치(406B)에 저장된 연판정 데이터를 출력할 수 있다(Soft Dout).
도 15를 참조하면, 메모리 장치(150)는 메모리 셀(402)과 연결된 복수의 센싱 래치(404A, 404B)와 복수의 캐시 래치(406A, 406B)를 포함하고 있다. 메모리 장치(150)는 메모리 셀(402)로부터 경판정 데이터와 연판정 데이터를 함께 혹은 연속적으로 획득하여 서로 다른 센싱 래치(404A, 404B)에 저장하고 서로 다른 캐시 래치(406A, 406B)를 통해 전달될 수 있기 때문에, 컨트롤러(130)가 제1 페이지(Page0)로부터 출력된 데이터에 에러가 포함되면 연판정 데이터(Soft Data)를 수신하는 데 소요되는 시간을 줄일 수 있다.
순차적인 읽기 동작(sequential read, Cache Read)의 경우, 제1 페이지(Page0)에 대한 읽기 명령(Read CMD)이 메모리 장치(150)에 입력되면, 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 제어 회로(180)는 제1 페이지(Page0)에서 경판정 데이터 및 연판정 데이터를 획득하기 위한 센싱 동작(Page0 hard/soft sensing)을 수행할 수 있다. 획득된 경판정 데이터와 연판정 데이터는 제2 센싱 래치(404B) 및 제1 센싱 래치(404A)에서 제2 캐시 래치(406B) 및 제1 캐시 래치(406A)로 전달될 수 있다(QS1/2 to QC1/2 Transfer).
컨트롤러(130)는 메모리 장치(150)의 상태 정보를 확인할 수 있고, 메모리 장치(150)는 제1 페이지(Page0)에 대한 읽기 동작으로 경판정 데이터와 연판정 데이터가 확보되었는 지를 확인할 수 있다(SR).
컨트롤러(130)는 제2 페이지(Page1)에 대한 읽기 명령(Read CMD)을 메모리 장치(150)에 전달할 수 있다. 메모리 장치(150) 내 제어 회로(180)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 제어 회로(180)는 제2 페이지(Page1)에서 경판정 데이터 및 연판정 데이터를 획득하기 위한 센싱 동작(Page0 hard/soft sensing)을 수행할 수 있다. 복수의 센싱 래치(404A, 404B)와 복수의 캐시 래치(406A, 406B)가 메모리 장치(150)에 포함된 경우, 제1 페이지(Page0)에 대한 경판정 데이터와 연판정 데이터를 복수의 센싱 래치(404A, 404B)에서 복수의 캐시 래치(406A, 406B)로 이동시킬 수 있다. 제1 페이지(Page0)에 대한 경판정 데이터와 연판정 데이터를 복수의 센싱 래치(404A, 404B)에서 복수의 캐시 래치(406A, 406B)로 이동시키면, 메모리 장치(150)가 제2 페이지(Page1)로부터 확보한 경판정 데이터와 연판정 데이터를 복수의 센싱 래치(404A, 404B)에 저장할 수 있다.
제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)이 입력되면, 메모리 장치(150)는 제1 캐시 래치(406A)에 저장된 경판정 데이터를 출력할 수 있다(Hard Dout). 제1 페이지(Page0)에 대한 경판정 데이터가 출력되는 동안, 제1 페이지(Page0)에 대한 연판정 데이터를 압축할 수 있다(Soft Data Compression). 컨트롤러(130)는 제1 페이지(Page0)에 대한 경판정 데이터를 확보한 후, 제1 페이지(Page0)에 대한 연판정 데이터를 확보하기 위해 연판정 데이터 읽기 명령(Soft Read CMD)를 메모리 장치(150)에 전달할 수 있다.
연판정 데이터 읽기 명령(Soft Read CMD)이 입력되더라도, 메모리 장치(150)는 제1 페이지(Page0) 및 제2 페이지(Page1)에 대한 경판정 및 연판정 데이터를 이미 확보한 상태이므로, 메모리 장치(150)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 필요가 없다. 컨트롤러(130)는 제1 페이지(Page0)에 대한 데이터 출력 명령(Dout CMD)를 전달하고, 메모리 장치(150)는 제1 페이지(Page0)에 대한 압축된 연판정 데이터를 출력할 수 잇다(Compressed Soft Dout).
컨트롤러(130)는 제3 페이지(Page2)에 대한 읽기 명령(Read CMD)을 전달할 수 있다. 메모리 장치(150)는 상태 신호(R/B#)를 논리 로우(Low) 레벨로 만들 수 있다. 메모리 장치(150)는 제1 페이지(Page0)에 대한 경판정 데이터와 연판정 데이터를 모두 출력했다. 이후, 제2 페이지(Page1)에 대한 경판정 데이터와 연판정 데이터는 복수의 센싱 래치(404A, 404B)에서 복수의 캐시 래치(406A, 406B)로 이동시킬 수 있다(QS1/2 to QC1/2 Transfer). 복수의 센싱 래치(404A, 404B)가 사용 가능해진 후, 메모리 장치(150)는 제3 페이지(Page2)로부터 경판정 데이터(Hard Data) 및 연판정 데이터(Soft Data)를 함께 혹은 연속적으로 획득하는 동작을 수행할 수 있다(Page2 hard/soft sensing). 컨트롤러(130)가 데이터 출력 명령(Dout CMD)을 전달하면, 메모리 장치(150)는 제2 페이지(Page1)에 대한 경판정 데이터를 출력할 수 있다(Hard Dout). 제2 페이지(Page1)에 대한 경판정 데이터가 출력되는 동안 제2 페이지(Page1)에 대한 연판정 데이터를 압축할 수 있다(Soft Data Compression).
도 16을 참조하면, 메모리 장치(150)는 메모리 셀(402)과 연결된 복수의 센싱 래치(404A, 404B), 복수의 캐시 래치(406A, 406B) 및 복수의 입출력 감지 증폭기(408A, 408B)를 포함하는 경우, 메모리 장치(150)는 랜덤 읽기 동작(Normal Read) 뿐만 아니라 순차적인 읽기 동작(sequential read, cache read)에 대응하여 경판정 데이터와 연판정 데이터를 출력하는 과정과 복수의 메모리 셀에서 경판정 데이터 및 연판정 데이터를 획득하고 전달하는 메모리 장치(150)의 내부 동작 및 연판정 데이터를 압축하는 과정을 병렬로 수행함으로써, 랜덤 읽기 동작(Normal Read) 및 순차적인 읽기 동작(sequential read, cache read)에서 경판정 데이터와 연판정 데이터를 출력하는 데 지연을 줄일 수 있다.
도 17은 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 방법의 제1예를 설명한다.
도 17을 참조하면, 메모리 플레인(Plane0)에서 출력된 경판정 데이터 및 연판정 데이터는 페이지 버퍼(Page Buffer)를 통해 출력될 수 있다. 메모리 플레인(Plane0)은 도 3에서 설명한 셀 어레이(330)에 포함될 수 있다. 페이지 버퍼(Page Buffer)는 도 3에서 설명한 페이지 버퍼 회로(320)에 대응할 수 있다.
메모리 플레인(Plane0)에서 출력된 경판정 데이터와 연판정 데이터는 18k Byte의 크기를 가질 수 있다. 경판정 데이터는 압축되지 않고, 데이터 패스(Data path)를 통해 출력될 수 있다. 여기서, 데이터 패스(Data path)는 도 4에서 설명한 입출력 제어 회로(380)와 채널(I/O[7:0])에 대응할 수 있다. 도 17에서는 메모리 장치(150)가 컨트롤러(130)와 1바이트(8비트)의 채널 폭을 가지는 경우를 예로 들어 설명한다. 메모리 플레인(Plane0)에서 출력된 경판정 데이터(Hard Data)가 모두 출력된 후, 압축된 연판정 데이터(Compressed Soft Data)를 출력할 수 있다.
도 18은 메모리 장치에서 경판정 데이터와 연판정 데이터를 출력하는 방법의 제2예를 설명한다. 도 18은 도 17과 동일한 크기의 경판정 데이터와 연판정 데이터를 출력하는 경우를 예로 들어 설명한다.
도 18을 참조하면, 메모리 플레인(Plane0)에서 출력된 경판정 데이터와 연판정 데이터는 48 Byte의 크기로 분리되어 전달될 수 있다. 메모리 장치(150)는 48 Byte의 연판정 데이터를 8 Byte의 압축된 연판정 데이터로 압축할 수 있다.
도 17 및 도 18을 참조하면, 경판정 데이터와 연판정 데이터를 출력하거나 압축하는 동작의 크기가 달라질 수 있다. 경판정 데이터와 연판정 데이터를 출력하는 크기가 클수록 메모리 장치(150)는 경판정 데이터와 연판정 데이터를 임시 저장하거나, 연판정 데이터를 압축한 후 압축된 연판정 데이터를 임시 저장하기 위한 래치 및 레지스터의 크기가 커질 수 있다.
반면, 경판정 데이터와 연판정 데이터를 출력하는 크기가 작을 수록 메모리 장치(150)는 경판정 데이터와 연판정 데이터를 임시 저장하거나, 연판정 데이터를 압축한 후 압축된 연판정 데이터를 임시 저장하기 위한 래치 및 레지스터의 크기를 줄일 수 있다. 반면, 메모리 장치(150) 내 데이터를 센싱하고, 전달하고, 압축하는 과정을 병렬로 수행하기 위해 도 15에서 설명한 메모리 장치(150)와 같이 하나의 메모리 셀에 대응하여 복수의 센싱 래치, 복수의 캐시 래치, 및 복수의 입출력 증폭기가 포함될 수 있다.
도 19는 메모리 장치에 포함된 입출력 감지 증폭기의 제1예를 설명한다.
도 19를 참조하면, 입출력 감지 증폭기(408A)는 캐시 래치(406A) 및 입출력 라인(GDL) 구동부(418)와 연결될 수 있다. 캐시 래치(406A)의 두 노드(QC, QC_N)는 제어 신호(CS)에 대응하여 입출력 감지 증폭기(408A)의 입력단(DAT, DAT_N)과 연결될 수 있다. 입출력 감지 증폭기(408A)는 입력단(DAT, DAT_N)을 통해 전달된 데이터를 출력단(DL, DL_N)으로 출력할 수 있다.
캐시 래치(406A) 및 입출력 감지 증폭기(408A)는 1비트의 데이터(data)와 반전 데이터(inverted data)를 입출력하는 구조를 가지고 있다. 예를 들어, 캐시 래치(406A) 내 제1 노드(QC)의 값이 '1'인 경우, 캐시 래치(406A) 내 반전 노드인 제2 노드(QC_N)의 값은 '0'이다. 캐시 래치(406A)의 제1 노드(QC)는 입출력 감지 증폭기(408A)의 반전 입력단(DAT_N)과 연결되며, 캐시 래치(406A)의 제2 노드(QC_N)는 입출력 감지 증폭기(408A)의 입력단(DAT)과 연결된다. 입출력 감지 증폭기(408A)는 입력단(DAT)을 통해 입력된 '0'을 감지 증폭하여 출력단(DL)으로 '0'을 출력하고, 반전입력단(DAT_N)을 통해 입력된 '1'을 감지 증폭하여 반전출력단(DL_N)으로 '1'을 출력한다. 입출력 감지 증폭기(408A)의 출력단(DL)에 기초하여, 입출력 라인 구동부(GDL)는 입출력 라인(GDL)을 '0'으로 유지할 수 있다.
캐시 래치(406A) 내 제1 노드(QC)의 값이 '0'인 경우, 캐시 래치(406A) 내 반전 노드인 제2 노드(QC_N)의 값은 '1'이다. 캐시 래치(406A)의 제1 노드(QC)는 입출력 감지 증폭기(408A)의 반전 입력단(DAT_N)과 연결되며, 캐시 래치(406A)의 제2 노드(QC_N)는 입출력 감지 증폭기(408A)의 입력단(DAT)과 연결된다. 입출력 감지 증폭기(408A)는 입력단(DAT)을 통해 입력된 '1'을 감지 증폭하여 출력단(DL)으로 '1'을 출력하고, 반전입력단(DAT_N)을 통해 입력된 '0'을 감지 증폭하여 반전출력단(DL_N)으로 '0'을 출력한다. 입출력 감지 증폭기(408A)의 출력단(DL)에 기초하여, 입출력 라인 구동부(GDL)는 입출력 라인(GDL)을 '1'로 유지할 수 있다.
도 20은 메모리 장치의 제5예를 설명한다. 도 20에서 설명한 메모리 장치(150)는 도 15에서 설명한 메모리 장치(150)와 유사하지만, 캐시 래치(406C) 및 입출력 감지 증폭기(408C)의 구성과 동작에 차이가 있다.
도 15에서 설명한 메모리 장치(150)에서는 경판정 데이터(Hard Data)와 연판정 데이터(Soft Data)를 서로 구분하여 각 1비트의 데이터로 전달하였으나, 도 20에서 설명한 메모리 장치(150) 내 캐시 래치(406C)는 경판정 데이터(Hard Data)와 연판정 데이터(Soft Data)를 함께 전달할 수 있다. 캐시 래치(406C)는 경판정 데이터(Hard Data)와 연판정 데이터(Soft Data)를 1비트가 아닌 1.5비트에 대응시킬 수 있다. 여기서, 1비트는 데이터의 두 가지 상태('0'과 '1')를 표현할 수 있으나, 1.5비트는 데이터의 3가지 상태를 표현할 수 있음을 나타낸다.
캐시 래치(406C)가 3가지 상태를 표현할 수 있는 경우, 경판정 데이터와 연판정 데이터를 함께 출력할 수 있으므로, 하나의 메모리 셀(402)에 하나의 캐시 래치(406C)가 연결될 수 있다. 하나의 메모리 셀(402)에 연결된 복수의 센스 래치(404A, 404B)에 경판정 데이터와 연판정 데이터를 각각 저장한 후, 복수의 센스 래치(404A, 404B)에 저장된 경판정 데이터와 연판정 데이터에 기초하여 캐시 래치(406C)는 3가지 데이터(Hard/Soft 1.5bit Data)를 출력할 수 있다.
1비트의 경판정 데이터와 1비트의 연판정 데이터를 조합하면, 2비트의 데이터가 생성될 수 있다. 하지만, 도 5를 참조하면, 2비트의 데이터 중 '11'은 메모리 장치(150) 내에서 발생하지 않을 수 있다. 따라서, 캐시 래치(406C)는 '00', '01', '10'의 3가지 데이터가 출력되도록 구성될 수 있다.
또한, 입출력 감지 증폭기(408C)는 캐시 래치(406C)가 출력하는 '00', '01', '10'의 3가지 데이터의 입력을 인지하고, 데이터 라인(GDL)을 통해 전달할 경판정 데이터(Hard Data GDL)과 연판정 데이터(Soft Data GDL)을 출력할 수 있다.
도 21은 메모리 장치에 포함된 감지 증폭기의 제2예를 설명한다. 구체적으로, 도 21은 도 20에서 설명된 메모리 장치(150)에 포함된 캐시 래치(406C) 및 입출력 감지 증폭기(408C)의 구성과 동작을 설명한다.
도 21을 참조하면, 입출력 감지 증폭기(408C)는 캐시 래치(406C) 및 입출력 라인(GDL) 구동부(418)와 연결될 수 있다. 캐시 래치(406C)의 두 노드(QC, QC_N)는 제어 신호(CS)에 대응하여 입출력 감지 증폭기(408C)의 입력단(DAT, DAT_N)과 연결될 수 있다. 입출력 감지 증폭기(408C)는 입력단(DAT, DAT_N)을 통해 전달된 데이터를 출력단(DL, DL_N)으로 출력할 수 있다.
캐시 래치(406C)의 두 노드(QC, QC_N)는 경판정 데이터를 저장하는 제1 센싱 래치(404A)에 연결되고, 캐시 래치(406C)에는 연판정 데이터의 반전값(Q2)가 인가되는 제2 센싱 래치(404B)와 연결되는 트랜지스터와 1.5비트 동작 모드의 비활성화 신호(1.5bit OFF)와 연결되는 트랜지스터를 포함할 수 있다. 입출력 감지 증폭기(408A)는 1비트의 데이터(data)와 반전 데이터(inverted data)를 입출력하는 구조를 가지고 있다.
예를 들어, 캐시 래치(406C)의 3가지 상태 중 하나로서, 연판정 데이터의 반전값(Q2)이 '1'이고 캐시 래치(406C) 내 제1 노드(QC)의 값이 '1'인 경우, 캐시 래치(406C) 내 반전 노드인 제2 노드(QC_N)의 값은 '0'일 수 있다. 캐시 래치(406C)의 제1 노드(QC)는 입출력 감지 증폭기(408A)의 반전 입력단(DAT_N)과 연결되며, 캐시 래치(406C)의 제2 노드(QC_N)는 입출력 감지 증폭기(408C)의 입력단(DAT)과 연결된다. 입출력 감지 증폭기(408C)는 입력단(DAT)을 통해 입력된 '0'을 감지 증폭하여 출력단(DL)으로 '0'을 출력하고, 반전입력단(DAT_N)을 통해 입력된 '1'을 감지 증폭하여 반전출력단(DL_N)으로 '1'을 출력한다. 입출력 감지 증폭기(408C)의 출력단(DL)에 기초하여, 입출력 라인 구동부(GDL)는 데이터 라인(GDL)을 통해 전달할 경판정 데이터(Hard Data GDL)를 '0'으로 출력하고, 데이터 라인(GDL)을 통해 전달할 연판정 데이터(Soft Data GDL)는 상관없음(don't care, X) 혹은 '0'을 출력할 수 있다.
캐시 래치(406C)의 3가지 상태 중 다른 하나로서, 연판정 데이터의 반전값(Q2)이 '1'이고 캐시 래치(406C) 내 제1 노드(QC)의 값이 '0'인 경우, 캐시 래치(406C) 내 반전 노드인 제2 노드(QC_N)의 값은 '1'일 수 있다. 캐시 래치(406C)의 제1 노드(QC)는 입출력 감지 증폭기(408C)의 반전 입력단(DAT_N)과 연결되며, 캐시 래치(406C)의 제2 노드(QC_N)는 입출력 감지 증폭기(408C)의 입력단(DAT)과 연결된다. 입출력 감지 증폭기(408C)는 입력단(DAT)을 통해 입력된 '1'을 감지 증폭하여 출력단(DL)으로 '1'을 출력하고, 반전입력단(DAT_N)을 통해 입력된 '0'을 감지 증폭하여 반전출력단(DL_N)으로 '0'을 출력한다. 입출력 감지 증폭기(408C)의 출력단(DL)에 기초하여, 입출력 라인 구동부(GDL)는 데이터 라인(GDL)을 통해 전달할 경판정 데이터(Hard Data GDL)를 '1'으로 출력하고, 데이터 라인(GDL)을 통해 전달할 연판정 데이터(Soft Data GDL)는 상관없음(don't care, X) 혹은 '0'을 출력할 수 있다.
캐시 래치(406C)의 3가지 상태 중 다른 하나로서, 연판정 데이터의 반전값(Q2)이 '0'이고 캐시 래치(406C)의 제1 노드(QC)와 제2 노드(QC_N)가 플로팅(float) 상태를 유지할 수 있다. 캐시 래치(406C)의 제1 노드(QC)와 제2 노드(QC_N)가 플로팅(float) 상태이면, 입출력 감지 증폭기(408C)의 두 입력단(DAT, DAT_N)은 모두 '1'이 될 수 있다. 입출력 감지 증폭기(408C)의 두 입력단(DAT, DAT_N)이 모두 '1'이면, 입출력 감지 증폭기(408C)의 두 출력단(DL, DL_N)도 모두 '1'이 된다. 입출력 감지 증폭기(408C)의 두 출력단(DL, DL_N)에 기초하여, 입출력 라인 구동부(GDL)는 데이터 라인(GDL)을 통해 전달할 연판정 데이터(Soft Data GDL)를 '1'으로 출력하고, 데이터 라인(GDL)을 통해 전달할 경판정 데이터(Hard Data GDL)는 상관없음(don't care, X) 혹은 '0'을 출력할 수 있다.
전술한 방식으로, 캐시 래치(406C)는 1비트의 데이터 저장과 전송에 대응하는 동작을 통해 도 5에서 설명한 바와 같이 메모리 셀의 문턱 전압의 속하는 3가지 구간(SEC0, SEC1, SEC2)에 대응하는 3가지의 데이터 상태(예, '00', '01', '10'의 3가지의 연판정/경판정 데이터 조합)를 가리킬 수 있다. 이를 통해, 메모리 장치(150)는 데이터 입출력 속도를 개선할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (25)

  1. 복수의 메모리 셀들로 구성된 메모리 그룹;
    상기 복수의 메모리 셀 중 제1 메모리 셀로부터 제1 경판정 데이터(hard decision data) 및 제1 연판정 데이터(soft decision data)를 함께 읽는 제어 장치; 및
    상기 제1 메모리 셀과 비트 라인을 통해 연결되며 상기 제1 경판정 데이터와 상기 제1 연판정 데이터를 저장하는 복수의 데이터 래치 및 상기 복수의 데이터 래치로부터 상기 제1 경판정 데이터와 상기 제1 연판정 데이터를 전달받아 저장하는 적어도 하나의 캐시 래치를 포함하는 페이지 버퍼 회로
    를 포함하는, 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 데이터 래치는
    상기 제1 메모리 셀에서 읽어진 상기 제1 경판정 데이터를 저장하는 제1 데이터 래치; 및
    상기 제1 메모리 셀에서 읽어진 상기 제1 연판정 데이터를 저장하는 제2 데이터 래치
    를 포함하는, 메모리 장치.
  3. 제2항에 있어서,
    상기 적어도 하나의 캐시 래치는 상기 제1 데이터 래치와 제1 데이터 패스를 통해 연결되고, 상기 제2 데이터 래치와 제2 데이터 패스를 통해 연결되는,
    메모리 장치.
  4. 제2항에 있어서,
    상기 적어도 하나의 캐시 래치는
    상기 제1 데이터 래치와 연결된 제1 캐시 래치; 및
    상기 제2 데이터 래치와 연결된 제2 캐시 래치
    를 포함하는, 메모리 장치.
  5. 제1항에 있어서,
    제1 읽기 명령 및 상기 제1 메모리 셀에 대한 제1 주소를 수신하고, 상기 제1 읽기 명령에 대한 상기 제1 경판정 데이터 및 상기 제1 연판정 데이터를 출력하는 입출력 제어 회로;
    상기 페이지 버퍼 회로와 상기 입출력 제어 회로를 연결하는 입출력 라인; 및
    상기 제1 경판정 데이터 및 상기 제1 연판정 데이터를 상기 입출력 라인을 통해 전달하기 위한 입출력 증폭 회로
    를 더 포함하는, 메모리 장치.
  6. 제5항에 있어서,
    상기 입출력 증폭 회로는 상기 복수의 데이터 래치에 대응하는 복수의 감지 증폭기를 포함하는,
    메모리 장치.
  7. 제5항에 있어서,
    상기 캐시 래치 및 상기 입출력 증폭 회로는 서로 반전된 신호를 전달하기 위한 한 쌍의 입출력 라인을 통해 상기 경판정 데이터와 상기 연판정 데이터를 조합한 3가지의 데이터 상태를 출력하는,
    메모리 장치.
  8. 제5항에 있어서,
    상기 입출력 증폭 회로를 통해 전달된 상기 제1 연판정 데이터를 압축하기 위한 데이터 압축 회로;
    상기 데이터 압축 회로에서 출력된 제1 압축 연판정 데이터를 저장하는 레지스터; 및
    상기 제1 경판정 데이터 및 상기 제1 압축 연판정 데이터 중 하나를 상기 입출력 라인을 통해 출력하는 멀티플렉서
    를 더 포함하는, 메모리 장치.
  9. 제5항에 있어서,
    상기 입출력 라인은 상기 제1 경판정 데이터 및 상기 제1 연판정 데이터 중 하나를 전달하는,
    메모리 장치.
  10. 제5항에 있어서,
    상기 입출력 제어 회로는 채널을 통해 연결된 에러 정정(error correction) 장치로 상기 제1 경판정 데이터를 출력한 후 상기 제1 연판정 데이터를 출력하는,
    메모리 장치.
  11. 제5항에 있어서,
    상기 입출력 제어 회로는 채널을 통해 연결된 에러 정정(error correction) 장치에 상기 제1 경판정 데이터와 상기 제1 연판정 데이터를 교번적으로 출력하는,
    메모리 시스템.
  12. 제5항에 있어서,
    상기 제어 장치가 상기 제1 읽기 명령에 대응하여 상기 제1 메모리 셀에서 상기 경판정 데이터와 상기 연판정 데이터를 연속하여 읽은 후, 상기 입출력 제어 회로는 상기 제1 읽기 명령에 대응하는 상기 경판정 데이터를 출력하고,
    상기 입출력 제어 회로가 상기 제1 읽기 명령과 관련된 제1 연판정 데이터 읽기 명령을 수신한 후 상기 연판정 데이터를 출력하는,
    를 포함하는, 메모리 장치.
  13. 제12항에 있어서,
    상기 입출력 제어 회로가 제2 읽기 명령 및 제2 주소를 수신하면 상기 제어 장치는 상기 제2 읽기 명령에 대응하여 상기 복수의 메모리 셀 중 상기 제2 주소에 대응하는 제2 메모리 셀로부터 제2 경판정 데이터 및 제2 연판정 데이터를 연속하여 읽고,
    상기 제어 장치가 상기 제2 경판정 데이터 및 상기 제2 연판정 데이터를 읽는 동안 상기 입출력 제어 회로는 상기 제1 경판정 데이터와 상기 제1 연판정 데이터를 출력하는,
    메모리 장치.
  14. 제13항에 있어서,
    상기 제2 메모리 셀과 상기 제1 메모리 셀은 동일한 비트 라인을 통해 상기 페이지 버퍼 회로와 연결된,
    메모리 장치.
  15. 읽기 명령과 상기 읽기 명령에 대응하는 주소를 메모리 장치에 전달하고, 상기 메모리 장치로부터 상기 읽기 명령에 대응하는 데이터를 수신한 후, 상기 데이터에 오류가 발견되면 상기 데이터와 관련한 경판정 데이터 및 연판정 데이터를 바탕으로 상기 오류를 정정하는 컨트롤러; 및
    상기 읽기 명령과 상기 주소에 대응하는 제1 메모리 셀로부터 경판정 데이터 및 연판정 데이터를 연속하여 읽어 상기 컨트롤러에 출력하는 상기 메모리 장치를 포함하고,
    상기 메모리 장치는
    복수의 메모리 셀들로 구성된 메모리 그룹;
    상기 복수의 메모리 셀 중 상기 주소에 대응하는 메모리 셀로부터 상기 경판정 데이터(hard decision data) 및 상기 연판정 데이터(soft decision data)를 함께 읽는 제어 장치; 및
    상기 메모리 셀과 비트 라인을 통해 연결되며 상기 경판정 데이터와 상기 연판정 데이터를 저장하는 복수의 데이터 래치 및 상기 복수의 데이터 래치로부터 상기 경판정 데이터와 상기 연판정 데이터를 전달받아 저장하는 적어도 하나의 캐시 래치를 포함하는 페이지 버퍼 회로
    를 포함하는, 메모리 시스템.
  16. 제15항에 있어서,
    상기 복수의 데이터 래치는
    상기 메모리 셀에서 읽어진 상기 경판정 데이터를 저장하는 제1 데이터 래치; 및
    상기 메모리 셀에서 읽어진 상기 연판정 데이터를 저장하는 제2 데이터 래치
    를 포함하는, 메모리 시스템.
  17. 제16항에 있어서,
    상기 적어도 하나의 캐시 래치는 상기 제1 데이터 래치와 제1 데이터 패스를 통해 연결되고, 상기 제2 데이터 래치와 제2 데이터 패스를 통해 연결되는,
    메모리 시스템.
  18. 제16항에 있어서,
    상기 적어도 하나의 캐시 래치는
    상기 제1 데이터 래치와 연결된 제1 캐시 래치; 및
    상기 제2 데이터 래치와 연결된 제2 캐시 래치
    를 포함하는, 메모리 시스템.
  19. 제15항에 있어서,
    상기 메모리 장치는
    상기 읽기 명령 및 상기 주소를 수신하고, 상기 읽기 명령에 대한 상기 경판정 데이터 및 상기 연판정 데이터를 출력하는 입출력 제어 회로;
    상기 페이지 버퍼 회로와 상기 입출력 제어 회로를 연결하는 입출력 라인; 및
    상기 경판정 데이터 및 상기 연판정 데이터를 상기 입출력 라인을 통해 전달하기 위한 입출력 증폭 회로
    를 더 포함하는, 메모리 시스템.
  20. 제19항에 있어서,
    상기 입출력 증폭 회로는 상기 복수의 데이터 래치에 대응하는 복수의 감지 증폭기를 포함하는,
    메모리 시스템.
  21. 제19항에 있어서,
    상기 캐시 래치 및 상기 입출력 증폭 회로는 서로 반전된 신호를 전달하기 위한 한 쌍의 입출력 라인을 통해 상기 경판정 데이터와 상기 연판정 데이터를 조합한 3가지의 데이터 상태를 출력하는,
    메모리 시스템.
  22. 제19항에 있어서,
    상기 입출력 증폭 회로를 통해 전달된 상기 제1 연판정 데이터를 압축하기 위한 데이터 압축 회로;
    상기 데이터 압축 회로에서 출력된 제1 압축 연판정 데이터를 저장하는 레지스터; 및
    상기 제1 경판정 데이터 및 상기 제1 압축 연판정 데이터 중 하나를 상기 입출력 라인을 통해 출력하는 멀티플렉서
    를 더 포함하는, 메모리 시스템.
  23. 제1 읽기 명령 및 제1주소에 대응하여 복수의 메모리 셀 중 제1 메모리 셀로부터 제1 경판정 데이터(hard decision data)와 제1 연판정 데이터(soft decision data)를 연속하여 읽어 제1 데이터 래치및 제2 데이터 래치에 저장하는 제1 단계; 및
    상기 제1 경판정 데이터 및 상기 제1 연판정 데이터를 상기 제1 데이터 래치 및 상기 제2 데이터 래치에서 적어도 하나의 캐시 래치로 전달하는 제2 단계;
    상기 적어도 하나의 캐시 래치에 저장된 제1 경판정 데이터 및 상기 제1 연판정 데이터를 메모리 다이와 연결된 채널을 통해 출력하는 제3 단계; 및
    상기 제2 단계 및 상기 제3 단계를 수행하는 중 제2 읽기 명령 및 제2 주소에 대응하여 상기 제1 메모리 셀과 동일한 비트 라인과 연결된 제2 메모리 셀로부터 제2 경판정 데이터 및 제2 연판정 데이터를 함께 읽는 제4 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  24. 제23항에 있어서,
    상기 제1 연판정 데이터 및 상기 제2 연판정 데이터는 상기 제1 읽기 명령과 관련된 제1 연판정 데이터 읽기 명령 및 상기 제2 읽기 명령과 관련된 제2 연판정 데이터 읽기 명령에 대응하여 출력되는,
    메모리 시스템의 동작 방법.
  25. 제23항에 있어서,
    상기 제1 경판정 데이터 혹은 상기 제2 경판정 데이터는 한 쌍의 라인으로 구성된 입출력 라인을 통해 전달되는 반전 데이터(inverted data)를 포함하고,
    상기 제1 연판정 데이터 혹은 상기 제2 연판정 데이터는 상기 한 쌍의 라인으로 구성된 상기 입출력 라인을 통해 전달되는 3가지 데이터를 포함하는,
    메모리 시스템의 동작 방법.
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